CN211017068U - 一种半导体封装结构 - Google Patents

一种半导体封装结构 Download PDF

Info

Publication number
CN211017068U
CN211017068U CN202020180894.8U CN202020180894U CN211017068U CN 211017068 U CN211017068 U CN 211017068U CN 202020180894 U CN202020180894 U CN 202020180894U CN 211017068 U CN211017068 U CN 211017068U
Authority
CN
China
Prior art keywords
chip
conductive metal
plastic package
package body
plastic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202020180894.8U
Other languages
English (en)
Inventor
黄健
孙闫涛
陈则瑞
顾昀浦
宋跃桦
吴平丽
樊君
张丽娜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiejie Microelectronics Shanghai Technology Co ltd
Original Assignee
Jiejie Microelectronics Shanghai Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiejie Microelectronics Shanghai Technology Co ltd filed Critical Jiejie Microelectronics Shanghai Technology Co ltd
Priority to CN202020180894.8U priority Critical patent/CN211017068U/zh
Application granted granted Critical
Publication of CN211017068U publication Critical patent/CN211017068U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本实用新型公开了一种半导体封装结构，包括：引线框架，所述引线框架包括芯片承载部和引脚；芯片，所述芯片的顶部具有至少一个芯片电极，所述芯片设置在所述芯片承载部上；导电金属片，所述导电金属片连接所述芯片电极和所述引脚；以及塑封体，所述塑封体包覆所述芯片、导电金属片和引线框架；所述塑封体内设置有通孔，所述通孔内部设有将所述导电金属片引致所述塑封体表面的金属件，所述塑封体表面设置有与所述金属件连接的散热金属层。本实用新型对导电金属片的表面形状没有严格要求，本实用新型将芯片、导电金属片和引线框架塑封在塑封体内，并通过通孔将导电金属片引致位于塑封体表面的散热金属层，达到表面散热的效果。

Description

一种半导体封装结构
技术领域
本实用新型涉及半导体技术领域，具体为一种半导体封装结构。
背景技术
电子元器件的封装结构主要包括设置在塑封体内的芯片和引脚等，引脚用于将芯片的内部电路引出端引出，以通过引脚将芯片与外部线路或外部装置连接。
现有技术中，如图1所示，有通过铜片将芯片和引脚相连的方法，并且在塑封之后，铜片表面会露出塑封体，达到更好的散热使得封装的功率密度更高。但在上述封装过程中，在焊接铜片和芯片时，焊料在液态下会使得铜片倾斜及旋转，容易使得铜片和芯片之间贴合不紧密，并且很难保证铜片表面处于水平状态，进而，在塑封过程中，容易在铜片顶面产生溢料飞边，导致塑封后铜片表面会有一层黑胶并且外露的形状不规则。对于留在铜片表面的黑胶很难去除，若通过打磨的方式，会有机械应力作用在芯片的表面，容易造成芯片破片。
实用新型内容
本实用新型的目的在于提供一种半导体封装结构，将芯片、导电金属片和引线框架塑封在塑封体内，并通过通孔将导电金属片引致位于塑封体表面的散热金属层，达到表面散热的效果，该封装结构对导电金属片的表面形状没有严格要求，以解决上述的技术问题。
为实现上述目的，本实用新型提供了一种半导体封装结构，包括：
引线框架，所述引线框架包括芯片承载部和引脚；
芯片，所述芯片设置在所述芯片承载部上，所述芯片的顶部具有至少一个芯片电极；
导电金属片，所述导电金属片连接至少一个所述芯片电极至一所述引脚；以及
塑封体，所述塑封体包覆所述芯片、导电金属片和引线框架；
所述塑封体内设置有通孔，所述通孔内部设有将所述导电金属片引致所述塑封体表面的金属件，所述塑封体表面设置有与所述金属件连接的散热金属层。
进一步地，所述芯片承载部的顶面设置所述芯片，所述芯片承载部的底面露出所述塑封体的下表面。
进一步地，所述引脚至少部分露出所述塑封体的下表面或侧面。
进一步地，所述导电金属片包括由所述芯片顶部向所述引脚方向弯折的弯折部，所述导电金属片的底面与所述芯片电极连接，所述弯折部与所述引脚连接。
进一步地，所述导电金属片为金属铜片。
进一步地，所述散热金属层为金属铜。
进一步地，所述散热金属层的表面还设置有一防氧化金属层。
与现有技术相比，本实用新型具有如下有益效果：本实用新型对导电金属片的表面形状没有严格要求，本实用新型将芯片、导电金属片和引线框架塑封在塑封体内，并通过通孔将导电金属片引致位于塑封体表面的散热金属层，达到表面散热的效果。
附图说明
图1为现有技术中的封装结构的结构示意图；
图2为本实用新型的一实施例的封装结构的结构示意图；
图3为本实用新型的另一实施例的封装结构的结构示意图；
图4为本实用新型的另一实施例的封装结构的结构示意图；
图5A至图5G为本实用新型的一实施例的封装过程的工艺流程图。
图中：1、芯片承载部；2、引脚；3、芯片；4、芯片电极；5、导电金属片；51、弯折部；6、塑封体；7、通孔；8、金属件；9、散热金属层。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
图2示出了本实施例的半导体封装结构的剖面图，包括：
引线框架，所述引线框架包括芯片承载部1和引脚2；
芯片3，所述芯片3的顶部具有芯片电极4，所述芯片3设置在所述芯片承载部1上；
导电金属片5，所述导电金属片5连接至少一个所述芯片电极4至一所述引脚2；以及
塑封体6，所述塑封体6包覆所述芯片3、导电金属片5和引线框架；
所述塑封体6内设置有通孔7，所述通孔7内部设有将所述导电金属片5引致所述塑封体6表面的金属件8，所述塑封体6表面设置有与所述金属件8连接的散热金属层9。
在本实施方式中，为了清楚说明本实用新型的技术方案，所述芯片3为三端器件，其正面示意出两个芯片电极4分别为源极和栅极，其背面为漏极，在其它实施方式中，所述芯片3的正面可以具有一个或多个芯片电极4，本实用新型对芯片3上芯片电极4的数量及形状不进行限制。
其中，所述芯片承载部1的顶面设置所述芯片3，所述芯片承载部1的底面露出所述塑封体6的下表面；所述引脚2至少部分露出所述塑封体6的下表面或侧面。
其中，所述导电金属片5包括由所述芯片3顶部向所述引脚2方向弯折的弯折部51，所述导电金属片5的底面与所述芯片电极4连接，所述弯折部51与所述引脚2连接。较佳地，所述导电金属片5为金属铜片。较佳地，连接源极和引脚2的导电金属片5通过通孔7与散热金属层9连接。通常情况下，栅极通过其他方式散热，因此连接栅极和引脚2的导电金属片5可以直接封装在塑封体6内。当然地，连接栅极和引脚2的导电金属片5也可以设置为通过通孔7连接另一散热金属层9进行散热。
在一较佳地实施例中，所述散热金属层9为金属铜，所述散热金属层9的表面还设置有一防氧化金属层，防止铜氧化。
需要注意的是，芯片3的至少一个芯片电极4通过导电金属片5与引脚2连接，且该导电金属片5通过通孔7与散热金属层9连接，至于芯片3的其他芯片电极4通过何种方式进行连接均在本实用新型的保护范围之内。在一较佳地实施例中，如图3所示，所述芯片3为三端器件，其正面示意出两个芯片电极4分别为源极和栅极，其背面为漏极，通常情况下，栅极通过其他方式散热，因此连接栅极和引脚2的导电金属片5可以直接封装在塑封体6内，不通过通孔7与散热金属层9连接。在另一实施例中，如图4所示，芯片3为三端器件，其正面示意出两个芯片电极4分别为源极和栅极，其背面为漏极，源极通过导电金属片5与引脚2连接，导电金属片5通过通孔7与散热金属层9连接，栅极通过引线键合的方式与引脚2连接，塑封体6包覆用于引线键合的引线。
图5A至图5G示出了上述半导体封装结构的封装过程，包括如下步骤：
步骤S1，如图5A所示，提供一引线框架，所述引线框架包括芯片承载部1和引脚2，在所述芯片承载部1和引脚2上点上焊料。
步骤S2，如图5B所示，提供一芯片3，所述芯片3的顶部具有芯片电极4，将所述芯片3设置在所述芯片承载部1上，芯片3底部通过焊料与芯片承载部1连接，并在芯片电极4上点上焊料。
步骤S3，如图5C所示，将导电金属片5一端的底部与芯片电极4连接，将导电金属片5的弯折部51与引脚2连接。
步骤S4，如图5D所示，通过例如树脂、塑料或其他绝缘材料的塑封材料将芯片3、导电金属片5和引线框架封装于塑封体6内；其中，芯片承载部1的底面露出塑封体6的下表面，引脚2至少部分露出所述塑封体6的下表面或侧面。
步骤S5，如图5E所示，在塑封体6的上表面开设通孔7，通孔7的底部与导电金属片5连通。其中，通孔7的形成方法可以选用本领域常规的制备方法，在此不再赘述。
步骤S6，如图5F所示，通过PVD、CVD或电镀的方式在通孔7内形成金属件8，使其与导电金属片5连接。
步骤S7，如图5G所示，通过PVD、CVD或电镀的方式在塑封体6表面形成散热金属层9，使其与金属件8连接。
需要注意的是，步骤S6和步骤S7可以分开完成，也可以同时完成。
当散热金属层9为易发生氧化的金属材料(例如铜)时，还需要在散热金属层9的表面镀上一层防氧化金属层，以防止散热金属层9氧化。
最后，在引线框架上分离器件，对于QFN采用切割的方式分离，对于non-QFN采用冲压的方式分离。
本实用新型将芯片3、导电金属片5和引线框架塑封在塑封体6内，并通过通孔7将导电金属片5引致位于塑封体6表面的散热金属层9，达到表面散热的效果，对导电金属片5的表面形状没有严格要求。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (7)

1.一种半导体封装结构，其特征在于，包括：
引线框架，所述引线框架包括芯片承载部和引脚；
芯片，所述芯片设置在所述芯片承载部上，所述芯片的顶部具有至少一个芯片电极；
导电金属片，所述导电金属片连接至少一个所述芯片电极至一所述引脚；以及
塑封体，所述塑封体包覆所述芯片、导电金属片和引线框架；
所述塑封体内设置有通孔，所述通孔内部设有将所述导电金属片引致所述塑封体表面的金属件，所述塑封体表面设置有与所述金属件连接的散热金属层。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述芯片承载部的顶面设置所述芯片，所述芯片承载部的底面露出所述塑封体的下表面。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述引脚至少部分露出所述塑封体的下表面或侧面。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述导电金属片包括由所述芯片顶部向所述引脚方向弯折的弯折部，所述导电金属片的底面与所述芯片电极连接，所述弯折部与所述引脚连接。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述导电金属片为金属铜片。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述散热金属层为金属铜。
7.根据权利要求6所述的半导体封装结构，其特征在于，所述散热金属层的表面还设置有一防氧化金属层。
CN202020180894.8U 2020-02-18 2020-02-18 一种半导体封装结构 Active CN211017068U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202020180894.8U CN211017068U (zh) 2020-02-18 2020-02-18 一种半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202020180894.8U CN211017068U (zh) 2020-02-18 2020-02-18 一种半导体封装结构

Publications (1)

Publication Number Publication Date
CN211017068U true CN211017068U (zh) 2020-07-14

Family

ID=71467959

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202020180894.8U Active CN211017068U (zh) 2020-02-18 2020-02-18 一种半导体封装结构

Country Status (1)

Country Link
CN (1) CN211017068U (zh)

Similar Documents

Publication Publication Date Title
US9905497B2 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
CN103367615B (zh) 发光装置用封装成形体及使用了它的发光装置
JP5959386B2 (ja) 樹脂封止型半導体装置およびその製造方法
US6392293B2 (en) Semiconductor package with sloped outer leads
TW200522328A (en) Semiconductor device and manufacturing method thereof
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
KR200492009Y1 (ko) 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지
WO2006001130A1 (ja) 面実装型電子部品及びその製造方法
JP2015179737A (ja) 半導体装置及びその製造方法
JP2017139290A (ja) 樹脂封止型半導体装置
CN102403236B (zh) 芯片外露的半导体器件及其生产方法
CN211017068U (zh) 一种半导体封装结构
CN218101254U (zh) 一种具有侧翼散热结构的cdfn8-7封装体
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
CN212033002U (zh) 一种qfn封装导热焊盘及具有其的qfn封装结构
CN210575932U (zh) 一种引线框架及封装结构
CN209785910U (zh) 大电流半导体功率器件
JP3222687U (ja) リードフレーム構造及びそのパッケージユニット
CN209843690U (zh) 一种一体化成形封装结构
CN113380632A (zh) 半导体封装器件及其制备方法
CN110164831A (zh) 利于焊接的大电流半导体功率器件及其制造方法
CN218585980U (zh) 一种新型半导体封装结构
JP2007096357A (ja) 面実装型電子部品の製造方法
JPH03286558A (ja) 半導体装置およびその製造方法並びにそれに使用されるリードフレーム
TWI761105B (zh) 半導體封裝結構及導線架

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information

Inventor after: Huang Jian

Inventor after: Sun Yantao

Inventor after: Gu Yunpu

Inventor after: Song Yuehua

Inventor after: Wu Pingli

Inventor after: Fan Jun

Inventor after: Zhang Lina

Inventor before: Huang Jian

Inventor before: Sun Yantao

Inventor before: Chen Zerui

Inventor before: Gu Yunpu

Inventor before: Song Yuehua

Inventor before: Wu Pingli

Inventor before: Fan Jun

Inventor before: Zhang Lina

CB03 Change of inventor or designer information