JP3222687U - リードフレーム構造及びそのパッケージユニット - Google Patents

リードフレーム構造及びそのパッケージユニット Download PDF

Info

Publication number
JP3222687U
JP3222687U JP2019002062U JP2019002062U JP3222687U JP 3222687 U JP3222687 U JP 3222687U JP 2019002062 U JP2019002062 U JP 2019002062U JP 2019002062 U JP2019002062 U JP 2019002062U JP 3222687 U JP3222687 U JP 3222687U
Authority
JP
Japan
Prior art keywords
lead frame
lead
frame structure
solder
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019002062U
Other languages
English (en)
Inventor
チア ノン ホアン
チア ノン ホアン
Original Assignee
長華科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 長華科技股▲ふん▼有限公司 filed Critical 長華科技股▲ふん▼有限公司
Application granted granted Critical
Publication of JP3222687U publication Critical patent/JP3222687U/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】ばりの影響を抑えられ、且つリフローを目視し易いリードフレーム構造及びそのパッケージユニットを提供する。【解決手段】リード底面は予備成形樹脂層の下表面２２と同一平面上にあり、はんだ付け面は対応する収容凹部から外に露出し、はんだユニットは、複数のはんだ層４１を備え、はんだ層は収容凹部にそれぞれ位置し、且つはんだ層は少なくとも一部のはんだ付け面と、収容凹部から露出した予備成形樹脂層の表面を覆う。【選択図】図２

Description

本考案はリードフレーム構造及びそのパッケージユニットに関し、特に、ＱＦＮタイプのリードフレーム構造及びそのパッケージユニットに関する。
周知のＱＦＮパッケージ（QFN、quad flat no-lead package。以下単に「ＱＦＮ」とも言う。）を利用してパッケージングした半導体パッケージ構造は、外にリードピンが伸びていないので、半導体パッケージ構造の寸法を大幅に縮小させることができる。このようなＱＦＮタイプのリードフレーム構造としては以下の文献が知られている。
米国特許出願公開第２０１６／０１４８８７７号明細書
しかし、ＱＦＮは外にリードピンが伸びていないので、このような半導体パッケージ構造を、後工程の回路基板とはんだ付けしようとすると、はんだ付けするためのはんだが、一般的なリードピンがある半導体パッケージの場合よりもピンの底面から這い上がって（reflow）ピン（端子）の側面に回り込み難いという問題がある。
しかも、半導体パッケージ構造と回路基板の機械的な強度の問題に加えて、はんだとピンの接触面積が極めて大きいために、はんだがピンの側面に回り込めないとき、製造工程における外観の検査から、ピンとはんだが、しっかりとはんだ付けされたかを直接検出することができず、検出の難易度が高まってしまう場合がある。
図１を参照して従来のＱＦＮについて説明する。ここで、図１は従来の間隙を有するリード構造を有するＱＦＮパッケージユニットを製造する際に行われる２回の切削切断を時系列的に説明するための断面図である。
半導体ユニットがリードフレームに実装された後に、２回の切断が行われるが、まず、１回目の切断として、幅広のカッターでリードフレームのピン１２を抉るように切削する。そうすると、図１の一番上に示したように、ピン１２の底面１２１には凹部１３が形成される。
そして、図１の上から２番目の図のように、この凹部１３を覆うようにメッキ層１４を形成する。最後に、図１の下の図に示したように、１回目に使用したものよりも幅狭のカッターでピン１２を切断することにより、２個のピン１２２に切断する。
このように、幅狭のカッターでピンを切断することにより、ＱＦＮパッケージユニットを切断した後は、外部に露出したピン１２の側面に段差構造１５が生ずる。
このため、ＱＦＮパッケージユニットと他の回路基板（図示せず）をはんだで接続したとき、段差構造１５によってはんだがピン１２の底面から側面に回りこみ易い。
しかし、この方式では、パッケージングされた後に再度２回の切削又は切断を行う必要があるが、複数回にわたって切断等を行うと切断等に用いられる器具が痛み易く、コスト高になる恐れがある。
また、パッケージフレームは一般には銅によって構成されるので、金属のばりが生じ易く、パッケージユニットを小さく作る際は、このような金属のばりが原因となって、隣合うピン１２同士が接触してしまう場合があり、ばりが有るままパッケージングを行うと、パッケージユニットの信頼性が低下してしまう。
本考案は、このような問題に鑑みて、ばりの影響を抑えられ、且つリフローを目視し易いリードフレーム構造及びそのパッケージユニットを提供することを目的とする。
本考案はこのような問題に鑑みて以下の構成を備える。
半導体ユニットのパッケージングに用いられるリードフレーム構造であって、
前記リードフレーム構造は、予備成形樹脂層と、リードフレームと、はんだユニットを備え、
前記予備成形樹脂層は、絶縁高分子材料によって構成され、互いに相対する上表面と、下表面と、互いに縦方向及び前記縦方向と直交する横方向に間隔をあけるように交互に配列された複数の切断線構造と、前記下表面へ開口し、且つ、前記縦方向又は前記横方向の少なくとも１本の前記切断線構造が通過するように一列に並べられる複数の収容凹部と、前記縦方向及び前記横方向に２本づつ隣合う切断線構造によって形成される矩形状のウエハ設置エリアとを備え、
各前記ウエハ設置エリアは矩形状の中心に位置する中心エリアと、前記中心エリアを囲む外周エリアを備え、
各前記収容凹部は前記切断線構造に位置する第１のエリアと、前記第１のエリアの両端から互いに隣合う前記ウエハ設置エリアの前記外周エリアまでそれぞれ延伸する第２のエリアとを備え、
前記リードフレームは、導電性材料によって構成されると共に前記予備成形樹脂層に嵌めこまれるように設けられると共に、それぞれ前記収容凹部に対応する複数のリード線を備え、
各前記リード線は、接線面と、前記下表面側に形成される２個のリード底面と、前記２個のリード底面同士を連接すると共に前記予備成形樹脂層の前記上表面の方向に窪んだはんだ付け面を備え、
前記接線面は、いずれか一方の前記ウエハ設置エリアの前記外周エリアから隣合う前記切断線構造を経て隣合ういずれか他方の前記ウエハ設置エリアの前記外周エリアまで延伸し、前記接線面は前記予備成形樹脂層の前記上表面から露出し且つ前記上表面と同一平面上にあり、
前記２個のリード底面は、２個の隣合う前記ウエハ設置エリアの下表面から露出し且つ前記下表面と同一平面上にあり、各前記はんだ付け面は対応する前記収容凹部から外に露出し、
前記はんだユニットは、複数のはんだ層を備え、
前記はんだ層は前記収容凹部にそれぞれ位置し、且つ前記はんだ層は少なくとも一部の前記はんだ付け面と、前記収容凹部から露出した前記予備成形樹脂層の表面を覆う。
本考案は、リードフレーム構造に収容凹部を形成すると共に、収容凹部にはんだ層を予め充填する。そして、このようなリードフレーム構造を利用して半導体ウエハユニットのパッケージングを行うので、パッケージング後に単体に切断される過程においてはんだ層の切断工程で生じてしまう金属のばりをはんだ層で覆うことができ、切断後に生じてしまう又は残留してしまう金属のばりの問題を低減することができる。
すなわち、金属のばりが尖った先にははんだ層があり、切断すると、金属のばりは、このはんだ層にその先端が包まれる。更に、発生したばりの周りには半周分のはんだ層が密着しているので、ばりの先端が外側に向きにくく、結果的にばりが原因となる短絡が起きにくくなる。
従来の間隙を有するリード構造のＱＦＮパッケージユニットを製造する際に行われる切削切断を時系列的に説明するための断面図である。 本考案の実施形態におけるリードフレーム構造を上側からみた斜視図である。 本考案の実施形態におけるリードフレーム構造を底面側からみた斜視図である。 本考案の図２の４−４断面図である。 本考案のリードフレーム構造の製造工程の説明図である。 本考案のリードフレーム構造の中間製品を正面側から見た斜視図である。 本考案のリードフレーム構造の中間製品を底面側から見た斜視図である。 本考案のリードフレーム構造の中間製品を底面側からみた斜視図である。 リードフレーム構造の中間製品に対して第２回目のエッチングを行う際の斜視図である。 本考案のリードフレーム構造の製造工程の説明図である。 本考案のリードフレーム構造のパッケージングを行った後の中間製品の断面図である。 リードフレーム構造をパッケージングして、切断することにより得られたＱＦＮタイプのリードフレーム構造のパッケージユニットの斜視図である。 図１２の説明を補助するための断面図である。 導電メッキ層を有するリードフレーム構造の断面図である。
次に、図２から図４を参照して、本考案のリードフレーム構造の実施形態を説明する。ここで、図２は本考案の実施形態におけるリードフレーム構造を上側からみた斜視図である。図３は本考案の実施形態におけるリードフレーム構造を底面側からみた斜視図であり、図４は図２の４−４断面図である。
図２に示すように、本考案の実施形態によるリードフレーム構造は、予備成形樹脂層２と、リードフレーム３と、はんだユニット４を備える。
詳細には、予備成形樹脂層２は、縦方向Ｘとこの縦方向Ｘと直交する横方向Ｙの比が略２対１に形成された長尺状の板状体に形成され、絶縁性高分子材料からなり、上表面２１と、この上表面２１とは反対側に形成された下表面２２と、下表面２２から上表面２１に向かって窪んだ複数の収容凹部２３とを有する。
また、予備成形樹脂層２の端面に近接する内側には端面の延伸方向に沿うように切断線構造２４が形成され、この切断線構造２４は縦方向Ｘの略中央で延伸方向を変えて、予備成形樹脂層２の横方向Ｙに沿って予備成形樹脂層２を横断するように延伸する。
その結果、この実施形態では縦方向に隣合う２個の略正方形の切断線構造２４が引かれることになる。また、この略正方形の切断線構造２４の更に内側には、図４に示すように、それぞれウエハ設置エリア２５が形成される。
また、ウエハ設置エリア２５の各々は、図４に示すように、断面視にて２個の隣接する切断線構造２４によって画成され、中心エリア２５１と中心エリア２５１を囲む外周エリア２５２とを有する。
そして、各収容凹部２３は、切断線構造２４に位置する第１のエリア２３１と、この第１のエリア２３１の両端から隣接するウエハ設置エリア２５の外周エリア２５２まで延伸する第２のエリア２３２とをそれぞれ有する。
なお、収容凹部２３の孔径はそれぞれ等しく形成しても良く、第１のエリア２３１の両端から第２のエリア２３２に向かって先細りになっていても良い。すなわち、収容凹部２３の深さが外周エリア２５２に向かうに連れて徐々に浅くなっても良い。
図４に示すように、第１のエリア２３１と第２のエリア２３２の孔径を変化させることにより、収容凹部２３は、第１のエリア２３１と第２のエリア２３２に隣接する境界部２３３が最大の孔径となり、後続のリードフレーム構造をパッケージして切断することにより得られたリードフレーム構造のパッケージユニットは、最大の孔径を有する収容凹部２３又は（後述する）収容凹部２７を得られる。
リードフレーム３は、予備成形樹脂層２に埋め込まれ、図４の中心エリア２５１に位置する複数のウエハホルダ３１と、外周エリア２５２に嵌め込まれ、ウエハホルダ３１との間隙に設けられ互いに電気的には絶縁された複数のリード線３２を備える（図２）。なお、ウエハホルダ３１と各リード線３２とは、それぞれ銅、銅合金、鉄−ニッケル合金等の共通する導電材料からなる。
図２に示すように、各ウエハホルダ３１は、半導体ユニットを取り付けるためのトップ面３１１（図２）と、このトップ面３１１とは反対側の底面３１２（図３）とを有する。トップ面３１１および底面３１２は、それぞれ予備成形樹脂層２の上表面２１と下表面２２からそれぞれ露出し、上表面２１及び下表面２２と同一平面上に形成される（すなわち、面一となる。）。
すなわち、トップ面３１１は予備成形樹脂層２の上表面２１から露出すると共に、底面３１２は予備成形樹脂層２の下表面２２から露出する。リード線３２は、それぞれ収容凹部２３の位置に対応するように設けられる。各リード線３２は、接線面３２１（図２）と、リード底面３２２（図４）と、はんだ付け面３２３を有する。
ここで、接線面３２１は、図４に示すように、隣接する切断線構造２４を介して一方のウエハ設置エリア２５の外周エリア２５２から他方のウエハ設置エリア２５の外周エリア２５２まで延在し、上表面２１から露出すると共に、上表面２１と同一の平面上に形成される。
２個のリード底面３２２は、接線面３２１から下向きに延伸した箇所に形成されると共に、２個の隣合うウエハ設置エリア２５の下表面２２から露出し、下表面２２と同一の平面上に形成されるものである。
はんだユニット４は複数のはんだ層４１を有し、これらはんだ層４１は収容凹部２３に充填されるように設けられ、はんだ層４１は、はんだ付け面３２３の少なくとも一部をそれぞれ覆う。また、はんだ層４１は、収容凹部２３から露出した予備成形樹脂層２の表面に充填されるように設けられる。
詳細には、はんだ層４１は後続のパッケージ用のはんだの材料と同一又は共通する材料の錫を含んだ金属材料によって構成され、はんだ付け面３２３と収容凹部２３から露出した予備成形樹脂層２の表面を、はんだで覆う。
はんだ層４１が設けられることにより、後続のリードフレーム構造によって半導体ユニットをパッケージングした後の切断工程で発生した金属のばりは、はんだ層４１によって覆われるので、切断後にばりが発生してしまっても実質的にはばりの影響が少なく、更に金属のばりが残りにくく、はんだ槽４１によってリード線３２と予備成形樹脂層２の接着強度を増加することにより、切断時に切断の外力によって発生するリード線３２と予備成形樹脂層２の剥離を抑制する。
その他、パッケージング後のパッケージユニットがはんだを利用して電気回路（図示せず）と接続されたとき、はんだ層４１を利用してはんだとの親和性を高めることができ、リフローするはんだを増加して、目視し易くする。
次に、上述したリードフレーム構造の製造方法を図５を参照して説明する。ここで、図５は本考案のリードフレーム構造の製造工程の説明図である。銅合金或いは鉄ニッケル合金等によって構成された基板９００を準備する。
基板９００において、縦方向Ｘ及び横方向Ｙに互いに間隔をあけるように切断線構造２４を形成するが、この切断線構造２４は、縦方向Ｘと横方向Ｙにそれぞれ隣合うよう２本ずつ設けられ且つ縦方向Ｘの切断線構造２４と横方向Ｙの切断線構造２４は直交する。この結果、ウエハ設置エリア２５は互いに間隔をあけてアレイ状を呈するように配列される。なお、図５においては、説明の便宜のために縦方向Ｘに隣合う２個のウエハ設置エリア２５のみを示すものとする。
次に、図５、図６、図７、図８を参照して第１次のエッチング工程を説明する。ここで、図６は本考案のリードフレーム構造の製造工程の正面図であり、図７は本考案のリードフレーム構造の製造工程における背面図であり、リードフレームの中間製品を説明する図である。
基板９００の不必要な部分をエッチングにより除去し、ウエハ設置エリア２５の所定の位置にウエハホルダ３１を形成する（図６）。また、切断線構造２４から隣合うウエハホルダ３１に延伸し、対応するウエハホルダ３１と距離をあけた複数のリード中間製品３２０を形成する。
そして、第１のエッチング処理が施された基板９００を金型（図示せず）に挟み込み、モールド方式によって成形樹脂材料２８を流し込む（図８）。ここで、成形樹脂材料はエポキシ樹脂その他の絶縁性のものを使用する。また、成形樹脂材料２８は、エッチングされた基板９００の孔・隙間を埋めるように充填される（図８）。成形樹脂材料２８が硬化した後、予備成形樹脂層２が形成され、図８に示すような、ＱＦＮタイプのリードフレームの中間製品が得られる。なお、図８は中間製品を背面側からみた斜視図である。
図９は本考案のリードフレーム構造の中間製品に対して２回目のエッチングを行う際の背面側からみた斜視図である。２回目のエッチングを行うと、収容凹部２３が形成された予備成形樹脂層２を得ることができる。
詳細には、２回目のエッチングはリード中間製品３２０の背面側からエッチングするものであり、リード中間製品３２０を、切断線構造２４の位置と切断線構造２４の両側に対応するエリアからリード中間製品３２０のトップ面３１１側へエッチングして、複数の収容凹部２３を形成し（図９）、エッチングを除去した後に残留するリード中間製品３２０にリード線３２を形成し、リード線３２は対応する収容凹部２３から外側に露出するはんだ付け面３２３を有する。
図４、図９、図１０を参照して説明する。ここで、図１０は図９の要部拡大図である。収容凹部２３にはんだを付け、リード３２を覆うはんだ付け面３２３と、予備成形樹脂層２の収容凹部２３から露出した表面にはんだ層４１を形成すると、図４に示すリードフレーム構造を得ることができる。
図１１を参照して説明する。ここで、図１１は本考案のリードフレーム構造をパッケージングした後の中間製品の断面図である。
図１１に示すように、リードフレーム構造を利用して、半導体ユニットのパッケージングを行うとき、先ずは半導体ウエハ５１をウエハホルダ３１のトップ面３１１に設け、続いて、ボンディングワイヤ工程を経て接続する。すなわち、半導体ウエハ５１とリード線３２を導線５２を用いて電気的に接続し、半導体ウエハユニット５を作成する。その後、絶縁材料を用いてパッケージングを行うべく、半導体ウエハユニット５と予備成形樹脂層２の上表面２１を覆うモールド層６を形成して、図１１に示したリードフレーム構造のパッケージユニットの中間製品を得る。
そして、切断線構造２４に沿って切断を行い（例えば図１１に矢印で示す箇所で切断を行う。）、図１２で示したような単一のパッケージングされたリードフレーム構造のパッケージユニット（ＱＦＮタイプのリードフレーム構造のパッケージユニット）を得ることができる。
図１１から図１３を参照して説明する。ここで、図１３は図１２の１３−１３断面図である。リードフレーム構造のパッケージユニットは、パッケージングされたリードフレーム構造のパッケージユニットの切断線構造２４に沿って切断することにより得られるので、切断後は、リードフレーム構造のパッケージユニットのリード線３２は予備成形樹脂層２の外周面である切断面２６（図１２）から露出し、切断面２６と共通する平面の側面３２４を形成する。
そして、収容凹部２３を切断した後、切断面２６から下表面２２に貫通する収容凹部２７を形成する。また、はんだ層４１は、収容凹部２７を覆うものであり、更に、収容凹部２７から露出した予備成形樹脂層２の表面となるものである。
すなわち、予備成形樹脂層２は、絶縁高分子材料によって構成され、互いに相対する上表面２１と、下表面２２と、上表面２１と下表面２２を連接する切断面２６と、切断面２６と下表面２２が接する角部に形成され、且つ、切断面２６及び下表面２２がそれぞれ面する側に向かって開口する複数の収容凹部２７とを備える。
なお、リードフレーム構造のパッケージユニットの寸法が小さく、若しくはヒートシンクの放熱性要求が低いときは、ウエハホルダ３１は不要であり、半導体ウエハ５１を直接予備成形樹脂層２の中心エリア２５１に設けても差し支えない。
図１４を参照して説明する。ここで、図１４は導電メッキ層７を有するリードフレーム構造の断面図である。これらの実施形態において、図９に示すような収容凹部２３を有するリードフレーム構造を形成した後に、まず、導電メッキ層７を付ける工程を行う。ウエハホルダ３１とリード線３２の露出する表面に一層又は複数の層からなる導電メッキ層７を形成し（なお、図１４の導電メッキ層７は一層からなるが、これは例示にすぎない）、収容凹部２３にはんだを埋めるように設けて、はんだ層４１を形成する。
導電メッキ層７は金属又は合金であっても差し支えなく、例えばリード線３２の構成材料と異なる、ニッケル、パラジウム、銀、若しくは金等の金属又は合金であり、導電メッキ層７を利用することにより、はんだと、リード線３２との接着性が高まるために、はんだ層４１とリード線３２の接着を補助することができ、更に、リードフレーム構造と後続のパッケージングに用いる高分子絶縁パッケージ材料との接着性を高めることができ、導線との密着性が高まり信頼性も向上する。
以上のように、本考案は、リードフレーム構造に収容凹部２３を形成すると共に、収容凹部２３にはんだ層４１を予め充填する。そして、このようなリードフレーム構造を利用して半導体ウエハユニット５にパッケージングを行うので、パッケージング後に単体に切断される過程においてはんだ層４１の切断工程で生じてしまう金属（リード線３２）のばりを覆う。（つまり、金属のばりが尖った先にははんだ層が４１あり、図１１の矢印に従って切断すると、金属のばりの先端には、はんだ層４１があるのでばりの先端がはんだで包まれる。）
更に、発生したばりには、切断面２６側に形成されるはんだ層４１が密着しており、ばりとはんだが容易に剥がれ難いため、ばりの先端が外側に向きにくく、結果的にばりが原因となる短絡が起きにくくなり、切断後に生じてしまう又は残留してしまう金属のばりの問題を低減することができる。
更に、はんだ層４１がリード線３２と予備成形樹脂層２との接着強度を増加することができるので、切断時に切断による外力によって引き起こされるリード線３２と予備成形樹脂層２の剥離の可能性を低減できる。
また、パッケージングされて単体に切断された後のパッケージユニットは、後続のはんだを利用した電気回路（図示せず）との接続時に、はんだ層４１がはんだとの親和性を高めることができ、はんだがリフローする程度を増加でき、はんだとリード線３２との接触面積を増やすことができ、更に、目視による確認をし易くし、本考案の目的を達成し得る。
本考案のリードフレーム構造は、切断線構造２４が通過するように一列に並べられる複数の収容凹部２３が形成され、且つ各収容凹部２３に埋めこまれるはんだ層４１を設けるので、切断により生じる外周面である切断面２６にできたばりは、はんだ層４１を用いて包みこむことができるので、ばりを起因とする各種のデメリット（端子同士が短絡してしまう等）を回避し易い。
すなわち、切断線構造２４に沿って予備成形樹脂層２を切断すると、収容凹部２３が切断されてばりが出るが、当該ばりをも含めてそのばりの先にははんだ層４１となるはんだが流し込まれているので、結果的に当該ばりの影響を受けにくい。
また、本考案のリードフレーム構造のパッケージユニットは、切断により外周に生じる切断面２６と下表面２２が接する角部に形成され、且つ、切断面２６及び下表面２２がそれぞれ面する側に向かって開口する複数の収容凹部２７が形成され、且つ各収容凹部２７に埋めこまれるはんだ層４１を設けるので、切断により生じる切断面２６にできたばりは、はんだ層４１を用いて包むことができるので、ばりを起因とする各種のデメリット（端子同士が短絡してしまう等）を軽減できる。
以上の説明は、本考案の実施例に過ぎず、これを以って本実用新案登録請求の範囲を限定するものではない。また、本考案の実用新案請求の範囲及び明細書の内容に簡単な付加や変化を加えたに過ぎないものについても、実用新案登録請求の範囲に記載された考案の技術的範囲に属するものとする。
２ 予備成形樹脂層
２１ 上表面
２２ 下表面
２３ 収容凹部
２３１ 第１のエリア
２３２ 第２のエリア
２３３ 境界部
２４ 切断線構造
２５ ウエハ設置エリア
２５１ 中心エリア
２５２ 外周エリア
２６ 切断面
２７ 収容凹部
２８ 成形樹脂材料
３ リードフレーム
３１ ウエハホルダ
３１１ トップ面
３１２ 底面
３２ リード線
３２０ リード中間製品
３２１ 接線面
３２２ リード底面
３２３ はんだ付け面
３２４ 側面
４ はんだユニット
４１ はんだ層
５ 半導体ウエハユニット
５１ 半導体ウエハ
５２ 導線
６ モールド層
７ 導電メッキ層
９００ 基板

Claims (9)

  1. 半導体ユニットのパッケージングに用いられるリードフレーム構造であって、
    前記リードフレーム構造は、予備成形樹脂層と、リードフレームと、はんだユニットを備え、
    前記予備成形樹脂層は、絶縁高分子材料によって構成され、互いに相対する上表面と、下表面と、互いに縦方向及び前記縦方向と直交する横方向に間隔をあけるように交互に配列された複数の切断線構造と、前記下表面へ開口し、且つ、前記縦方向又は前記横方向の少なくとも１本の前記切断線構造が通過するように一列に並べられる複数の収容凹部と、前記縦方向及び前記横方向に２本づつ隣合う切断線構造によって形成される矩形状のウエハ設置エリアとを備え、
    各前記ウエハ設置エリアは矩形状の中心に位置する中心エリアと、前記中心エリアを囲む外周エリアを備え、
    各前記収容凹部は前記切断線構造に位置する第１のエリアと、前記第１のエリアの両端から互いに隣合う前記ウエハ設置エリアの前記外周エリアまでそれぞれ延伸する第２のエリアとを備え、
    前記リードフレームは、導電性材料によって構成されると共に前記予備成形樹脂層に嵌めこまれるように設けられると共に、それぞれ前記収容凹部に対応する複数のリード線を備え、
    各前記リード線は、接線面と、前記下表面側に形成される２個のリード底面と、前記２個のリード底面同士を連接すると共に前記予備成形樹脂層の前記上表面の方向に窪んだはんだ付け面を備え、
    前記接線面は、いずれか一方の前記ウエハ設置エリアの前記外周エリアから隣合う前記切断線構造を経て隣合ういずれか他方の前記ウエハ設置エリアの前記外周エリアまで延伸し、前記接線面は前記予備成形樹脂層の前記上表面から露出し且つ前記上表面と同一平面上にあり、
    前記２個のリード底面は、前記接線面から延伸し、２個の隣合う前記ウエハ設置エリアの下表面から露出し且つ前記下表面と同一平面上にあり、各前記はんだ付け面は対応する前記収容凹部から外に露出し、
    前記はんだユニットは、複数のはんだ層を備え、
    前記はんだ層は前記収容凹部にそれぞれ位置し、且つ前記はんだ層は少なくとも一部の前記はんだ付け面と、前記収容凹部から露出した前記予備成形樹脂層の表面を覆う
    ことを特徴とするリードフレーム構造。
  2. 前記はんだ層は前記切断線構造と対応するよう位置する前記はんだ付け面と、前記はんだ付け面と互いに隣合う前記予備成形樹脂層の表面を少なくとも覆う
    ことを特徴とする請求項１に記載のリードフレーム構造。
  3. 前記はんだ層は前記収容凹部の体積の少なくとも２分の１を覆う
    ことを特徴とする請求項２に記載のリードフレーム構造。
  4. 前記リードフレームは、更に複数のウエハホルダを備え、
    前記ウエハホルダは、前記ウエハ設置エリアの前記中心エリアにそれぞれ嵌めあわされるように設けられると共に、前記リード線と互いに間隔をあけて設けられ、且つ各前記ウエハホルダのトップ面と底面は、それぞれ前記上表面と前記下表面から露出すると共に、前記上表面と前記下表面と同一の平面を形成する
    ことを特徴とする請求項１に記載のリードフレーム構造。
  5. 前記ウエハホルダの前記トップ面と前記リード線の前記接線面は、前記リード線の構成材料と異なる少なくとも一層の導電メッキを更に備える
    ことを特徴とする請求項４に記載のリードフレーム構造。
  6. 予備成形樹脂層と、リードフレームユニットと、はんだユニットと、半導体ウエハユニットを備えたリードフレーム構造のパッケージユニットであって、
    前記予備成形樹脂層は、絶縁高分子材料によって構成され、互いに相対する上表面と、下表面と、前記上表面と前記下表面を連接する切断面と、前記切断面と前記下表面が接する角部に形成され、且つ、前記切断面及び前記下表面がそれぞれ面する側に向かって開口する複数の収容凹部とを備え、
    前記予備成形樹脂層は、中心に位置する中心エリアと、前記中心エリアを囲む外周エリアを備え、
    前記リードフレームユニットは、導電材料によって構成されると共に前記予備成形樹脂層に嵌めこまれるように設けられ、
    前記リードフレームユニットは、互いに電気的に独立し、前記外周エリアに嵌めこまれるように設けられて、前記収容凹部に対応する複数のリード線を備え、
    各前記リード線は、
    前記上表面から露出し、且つ前記上表面と同一の平面を形成する接線面と、
    前記接線面から延伸すると共に前記切断面から露出し且つ前記切断面と同一の平面を形成する側面と、
    前記下表面から露出すると共に前記下表面と同一の平面を形成するリード底面と、
    前記側面と前記リード底面を連接するはんだ付け面とを備え、
    前記はんだ付け面は対応する前記収容凹部から外に露出し、
    前記はんだユニットは、複数のはんだ層を備え、前記はんだ層はそれぞれ前記収容凹部に埋めこまれるよう設けられ、
    前記半導体ウエハユニットは、
    前記予備成形樹脂層の前記中心エリアに設けられる半導体ウエハと、
    前記半導体ウエハを前記リード線の前記接線面に電気的に接続する導線と、を備える
    ことを特徴とするリードフレーム構造のパッケージユニット。
  7. 前記リードフレームユニットは、更に前記中心エリアに嵌めこまれるように設けられるウエハホルダと、
    前記ウエハホルダのトップ面と前記トップ面と相対する底面は、それぞれ対応する前記中心エリアの前記上表面と前記下表面から露出すると共に、前記上表面と前記下表面と同一の平面を形成し、且つ前記半導体ウエハは前記ウエハホルダの前記トップ面に設けられる
    ことを特徴とする請求項６に記載のリードフレーム構造のパッケージユニット。
  8. 前記はんだ層は、
    前記リード線の前記接線面との間に、前記リード線と構成材料が異なる少なくとも一層の導電メッキ層を更に備える
    ことを特徴とする請求項６に記載のリードフレーム構造のパッケージユニット。
  9. 前記半導体ウエハユニットと前記上表面には、これらを覆うモールド層が更に設けられる
    ことを特徴とする請求項６に記載のリードフレーム構造のパッケージユニット。
JP2019002062U 2019-01-31 2019-06-07 リードフレーム構造及びそのパッケージユニット Active JP3222687U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108201596 2019-01-31
TW108201596U TWM578020U (zh) 2019-01-31 2019-01-31 預成形填錫溝槽導線架及其封裝元件

Publications (1)

Publication Number Publication Date
JP3222687U true JP3222687U (ja) 2019-08-15

Family

ID=67352616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019002062U Active JP3222687U (ja) 2019-01-31 2019-06-07 リードフレーム構造及びそのパッケージユニット

Country Status (4)

Country Link
US (1) US10937728B2 (ja)
JP (1) JP3222687U (ja)
KR (1) KR20200001803U (ja)
TW (1) TWM578020U (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102514564B1 (ko) * 2021-06-28 2023-03-29 해성디에스 주식회사 홈이 형성된 리드를 포함하는 리드 프레임

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160148877A1 (en) 2014-11-20 2016-05-26 Microchip Technology Incorporated Qfn package with improved contact pins
US20180122731A1 (en) * 2016-11-02 2018-05-03 Texas Instruments Incorporated Plated ditch pre-mold lead frame, semiconductor package, and method of making same

Also Published As

Publication number Publication date
TWM578020U (zh) 2019-05-11
US20200251412A1 (en) 2020-08-06
US10937728B2 (en) 2021-03-02
KR20200001803U (ko) 2020-08-11

Similar Documents

Publication Publication Date Title
US9905497B2 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
JP3547704B2 (ja) リードフレーム及び半導体装置
JP3165078B2 (ja) 表面実装部品の製造方法
JP3436159B2 (ja) 樹脂封止型半導体装置の製造方法
TWI409926B (zh) 導線架
JP3218933U (ja) プリフォームリードフレーム及びリードフレームパッケージデバイス
JP6370071B2 (ja) 半導体装置及びその製造方法
TW200416992A (en) Semiconductor device and the manufacturing method of the same
US8309401B2 (en) Method of manufacturing non-leaded package structure
JP2008135688A (ja) 半導体装置および半導体装置の製造方法
JP2015072947A (ja) 半導体装置及びその製造方法
JP3222687U (ja) リードフレーム構造及びそのパッケージユニット
JP7144157B2 (ja) 半導体装置およびその製造方法
JP2008252054A (ja) 半導体装置および半導体装置の製造方法
JP2009164240A (ja) 半導体装置
US8829685B2 (en) Circuit device having funnel shaped lead and method for manufacturing the same
CN210467806U (zh) 具有外凸微型引脚的半导体封装组件
JPH01196153A (ja) 樹脂封止半導体装置
CN212033002U (zh) 一种qfn封装导热焊盘及具有其的qfn封装结构
US20210296216A1 (en) Semiconductor device, lead frame, and method for manufacturing semiconductor device
KR20210000777U (ko) 반도체 패키지
CN106298749B (zh) 发光二极管、电子器件及其制作方法
JP3503502B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP3061177B2 (ja) 樹脂封止型半導体装置およびその製造方法
CN211017068U (zh) 一种半导体封装结构

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Ref document number: 3222687

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250