CN102403236B - 芯片外露的半导体器件及其生产方法 - Google Patents
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Abstract
本发明一般涉及一种半导体器件，更确切的说，本发明涉及一种芯片外露的无引脚半导体器件及其生产方法。本发明提出了一种基于缩小封装体尺寸需求的无引脚半导体器件，将构成芯片漏极电极的背面金属层直接暴露于用于塑封芯片的塑封体的外部的，其背面金属层作为焊盘直接用于组装焊接至印刷电路板(PCB)上，同时还作为芯片的导热途径。其芯片与背面金属层、栅极焊盘、源极焊盘之间的导电路径短，自感系数及封装电阻低，能提供卓越的电性能和散热性能。
Description
技术领域
本发明一般涉及一种半导体器件，更确切的说，本发明涉及一种芯片外露的无引脚半导体器件及其生产方法。
背景技术
电子产品主要采用表面组装技术(SMT)来组装电子元器件，组装至印刷电路板(PCB)上的半导体功率器件中，散热和器件尺寸是两个极其重要的性能参数，通常我们期望得到具高散热性和较小尺寸、较薄厚度的半导体功率器件。
另则，在传统的半导体器件的塑封体内部，用于电性连接内部芯片与半导体器件的引脚之类的外部接触端子的键合线(Bonding Wire)，易于带来负面效应的离散电感，如何竭力避开该缺陷以改善功率器件的电气性能是需解决的问题之一。
专利号为US7154168的美国专利公开了一种倒装芯片的半导体器件及其制造方法，该半导体器件具有在塑封体上预留的一个或多个窗口，并据此敞开的窗口而外露出芯片背部，该半导体器件还包含多个排列于半导体器件塑封体两侧的引脚。同时，专利号为US7256479的美国专利公开了一种利用倒装芯片的封装方式通过焊球将芯片焊接至引线框架的制造方法，该半导体器件的芯片的一面设置的一层导电层暴露于塑封体的外部，该半导体器件亦包含多个排列于半导体器件塑封体两侧的引脚。然，上述已公开的专利的技术方案在解决半导体器件的整体性散热问题上取得的效果并不理想，尤其是封装体内芯片的散热途径更有待改善，其延伸出塑封体的引脚难以实质性的减小半导体器件尺寸，且生产该器件的制作工艺过程复杂、于实际应用中的代价成本过高。
发明内容
鉴于此，为了解决上述局限和难题，本发明的就在于提出了一种基于缩小封装体尺寸需求的无引脚半导体器件，将构成芯片漏极电极的背面金属层直接暴露于用于塑封芯片的塑封体的外部的，其背面金属层作为焊盘直接用于组装焊接至印刷电路板(PCB)的散热焊盘上，同时还作为芯片的导热途径。
为了获得上述无引脚半导体器件，本发明所提供的一种芯片外露的半导体器件的生产方法，包括以下步骤：
于一包含多颗芯片的晶圆的正面进行电镀形成芯片上的电镀区；
于所述晶圆背面进行研磨用于减薄晶圆的厚度；
在减薄后的晶圆的背面沉积一层金属层；
于所述电镀区表面涂覆一层导电材料；
在所述金属层表面粘贴一层切割膜；
切割所述晶圆及金属层用于将芯片从晶圆上分离并形成位于芯片背面的背面金属层；
提供一种引线框架，利用所述导电材料将所述芯片粘贴至与之相应的引线框架的正面的基岛区；
粘合一层胶带至引线框架的正面；
从引线框架的背面注入塑封料；
移除胶带；
切割引线框架和塑封料以形成多颗以塑封体塑封包覆所述芯片的半导体器件。
上述的方法，任意一芯片在晶圆的正面设有一层构成芯片栅极电极的第一栅极金属层和一层构成芯片源极电极的第一源极金属层，电镀区包含电镀于第一栅极金属层表面的一层第二栅极金属层和电镀于第一源极金属层表面的一层第二源极金属层。
上述的方法，所述芯片的背面金属层构成芯片的漏极电极。
上述的方法，所述的基岛区包括位于同一平面的一个第一金属接触片和数个第二金属接触片。
上述的方法，将所述芯片粘贴至引线框架的基岛区是以倒装芯片的生产工艺方式实现的。
上述的方法，通过涂覆于第二栅极金属层表面的导电材料将第二栅极金属层与第一金属接触片黏接；以及
通过涂覆于第二源极金属层表面的导电材料将第二源极金属层与数个第二金属接触片黏接。
上述的方法，第一金属接触片通过一栅极焊盘延伸结构连接至一栅极焊盘；
数个第二金属接触片通过一源极焊盘延伸结构连接至一源极焊盘。
上述的方法，完成芯片粘贴后，栅极焊盘的一底面、源极焊盘的一底面、背面金属层的底面、引线框架的正面位于同一平面。
上述的方法，粘合至引线框架的正面的一层胶带接触并覆盖栅极焊盘的一底面、源极焊盘的一底面、背面金属层的底面、引线框架的正面。
上述的方法，移除胶带后从所述塑封料中外露出背面金属层的底面、栅极焊盘的底面、源极焊盘的底面。
上述的方法，引线框架通过多个连筋与基岛区连接。
上述的方法，连筋用于将栅极焊盘延伸结构、源极焊盘延伸结构连接至引线框架上。
上述的方法，塑封料还用于塑封包覆栅极焊盘、栅极焊盘延伸结构、第一金属接触片、源极焊盘、源极焊盘延伸结构、第二金属接触片、背面金属层及导电材料。
上述的方法，切割引线框架和塑封料还用于在所述塑封体的一侧壁外露出栅极焊盘的一侧面、源极焊盘的一侧面。
上述的方法，在晶圆背面沉积的一层金属层为钛镍银合金。
基于上述方法，本发明的一种芯片外露的半导体器件，包括：
一芯片，于芯片正面设置有一层第一栅极金属层及一层第一源极金属层，于芯片背面设置有一层背面金属层；以及
电镀于第一栅极金属层表面的一层第二栅极金属层和电镀于第一源极金属层表面的一层第二源极金属层；
一栅极焊盘及与栅极焊盘连接的一栅极焊盘延伸结构，栅极焊盘延伸结构设有一延伸至靠近第二栅极金属层的第一金属接触片，通过在第二栅极金属层上涂覆导电材料将第二栅极金属层与第一金属接触片黏接；
一源极焊盘及与源极焊盘连接的一源极焊盘延伸结构，源极焊盘延伸结构设有延伸至靠近第二源极金属层的数个第二金属接触片，通过在第二源极金属层上涂覆导电材料将第二源极金属层与第二金属接触片黏接；
用于塑封包覆芯片、第一栅极金属层、第一源极金属层、第二栅极金属层、第二源极金属层及背面金属层的塑封体，其中，背面金属层的底面外露于塑封体的底面。
上述的芯片外露的半导体器件，第一栅极金属层构成所述芯片的栅极电极，第一源极金属层构成所述芯片的源极电极，背面金属层构成所述芯片的漏极电极。
上述的芯片外露的半导体器件，塑封体还用于塑封包覆栅极焊盘、栅极焊盘延伸结构、第一金属接触片、源极焊盘、源极焊盘延伸结构、第二金属接触片及导电材料。
上述的芯片外露的半导体器件，栅极焊盘的底面、源极焊盘的底面均外露于所述塑封体的底面；以及
栅极焊盘的一侧面、源极焊盘的一侧面均外露于所述塑封体的一侧壁。
上述的芯片外露的半导体器件，栅极焊盘延伸结构垂直于栅极焊盘，源极焊盘延伸结构垂直于源极焊盘。
上述的芯片外露的半导体器件，第一金属接触片和数个第二金属接触片位于同一平面。
上述的芯片外露的半导体器件，第二栅极金属层、第二源极金属层、背面金属层均为钛镍银合金。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是半导体器件的顶面结构俯视示意图。
图2是半导体器件的底面结构俯视示意图。
图3是半导体器件的透视结构示意图。
图4是半导体器件中芯片及第一栅极金属层表面的第二栅极金属层、第一源极金属层表面的第二源极金属层的结构示意图。
图5是半导体器件中栅极焊盘、栅极焊盘延伸结构、第一金属接触片和源极焊盘、源极焊盘延伸结构、数个第二金属接触片的结构示意图。
图6是半导体器件中芯片粘贴至第一金属接触片和源极焊盘、数个第二金属接触片上的结构示意图。
图7是包含多个芯片的晶圆的正面结构俯视示意图。
图8是位于晶圆上的芯片的正面结构俯视示意图。
图9是晶圆的截面结构示意图。
图10是对晶圆进行背部研磨的示意图。
图11是在晶圆背面沉积一层金属层的示意图。
图12是于电镀区表面涂覆一层导电材料的示意图。
图13是在晶圆背面的金属层表面粘贴一层切割膜的示意图。
图14是切割晶圆的示意图。
图15是切割晶圆得到的芯片的结构示意图。
图16是本发明使用的引线框架的正面结构俯视示意图。
图17是基岛区与基岛区周围的引线框架连接的结构示意图。
图18是基岛区及连接引线框架的连筋的结构示意图。
图19是芯片粘贴至基岛区的结构示意图。
图20是完成芯片粘贴的引线框架的正面结构俯视示意图。
图21是粘合一层胶带至引线框架的正面的流程示意图。
图22是粘合一层胶带至引线框架正面的结构俯视示意图。
图23是粘合有一层胶带的引线框架的截面结构示意图。
图24是位于粘合有一层胶带的引线框架中的芯片的截面结构示意图。
图25是从引线框架的背面注入塑封料的示意图。
图26是完成塑封料注入的引线框架的截面结构示意图。
图27是移除胶带的引线框架的截面结构示意图。
图28是位于移除胶带的引线框架中的芯片的截面结构示意图。
图29是切割引线框架和塑封料所切割连筋的示意图。
图30是切割引线框架和塑封料所得到的半导体器件的透视结构示意图。
图31是切割引线框架和塑封料所得到的半导体器件的截面结构示意图。
具体实施方式
根据本发明的权利要求和发明内容所公开的内容，本发明的技术方案具体如下所述：
参见图1所示，半导体器件100为无引脚封装(No-Iead Package)结构，半导体器件100的密封材料为塑封体130，塑封体130包含顶面101、底面102和一侧壁103，在侧壁103上外露出半导体器件100的栅极焊盘121的一侧面121′、源极焊盘122的一侧面122′。
参见图2所示，半导体器件100的底面102有外露出塑封体130的背面金属层113、栅极焊盘121的一底面121″及源极焊盘122的一底面122″，其中，背面金属层113外露于塑封体130的一面为背面金属层113的底面113′。
参见图3所示，半导体器件100包含的芯片110被塑封于塑封体130中，塑封体130一般源于固化的环氧塑封料(Epoxy Molding Compound)。
参见图4所示，芯片110的正面110′设置有一层第一栅极金属层110a及一层第一源极金属层110c，芯片110的背面110″设置有一层背面金属层113，背面金属层113包含底面113′；以及电镀于第一栅极金属层110a表面的一层第二栅极金属层110b和电镀于第一源极金属层110c表面的一层第二源极金属层110d。芯片110的栅极区、源极区(未示出)位于芯片110的正面110′，芯片110的漏极区(未示出)位于芯片110的背面110″，第一栅极金属层110a与芯片110的栅极区(未示出)电接触构成芯片110的栅极电极，第一源极金属层110c与芯片110的源极区(未示出)电接触构成芯片110的源极电极，背面金属层113与芯片110的漏极区(未示出)电接触构成芯片110的漏极电极。栅极电极和源极电极通常为铝铜或铝硅铜。第二栅极金属层110b、第二源极金属层110d、背面金属层113的优选材料为钛镍银合金(Ti/Ni/Ag)。
参见图4所示，芯片110的第二栅极金属层110b上涂覆有导电材料111、第二源极金属层110d上多处涂覆有导电材料112，导电材料111、112的优选材料为导电银浆(Epoxy)或焊锡膏(Solder paste)。结合图4所示的芯片110结构，图3展示的半导体器件100的结构中，包含一栅极焊盘121及与栅极焊盘121连接的一栅极焊盘延伸结构121a，栅极焊盘延伸结构121a设有一延伸至靠近芯片110的第二栅极金属层110b(未示出)的第一金属接触片121b，通过在第二栅极金属层110b上涂覆的导电材料111将第二栅极金属层110b与第一金属接触片121b黏接；图3展示的半导体器件100还包含源极焊盘122及与源极焊盘122连接的一源极焊盘延伸结构122a，源极焊盘延伸结构122a设有延伸至靠近芯片110的第二源极金属层110d(未示出)的数个第二金属接触片122b，通过在第二源极金属层110d上涂覆的数处导电材料112将第二源极金属层110d与数个第二金属接触片122b黏接。即是：图3中第一金属接触片121b通过图4中的导电材料111与第二栅极金属层110b黏接，图3中数个第二金属接触片122b通过图4中的数处导电材料112与第二源极金属层110d黏接。
参见图5所示，在如图3的半导体器件100中，第一金属接触片121b通过一栅极焊盘延伸结构121a连接至栅极焊盘121；数个第二金属接触片122b通过一源极焊盘延伸结构122a连接至源极焊盘122。栅极焊盘延伸结构121a垂直于栅极焊盘121，源极焊盘延伸结构122a垂直于源极焊盘122。第一金属接触片121b和数个第二金属接触片122b位于同一平面。
参见图6所示，在如图3的半导体器件100中，芯片110通过图4中的导电材料111、112以倒装芯片(Flip Chip)的方式被粘贴至第一金属接触片121b、数个第二金属接触片122b上，使得背面金属层113的底面113′与栅极焊盘121的一底面121″、源极焊盘122的一底面122″位于同一平面。
图3、4中，塑封体130用于塑封包覆芯片110、第一栅极金属层110a、第一源极金属层110c、第二栅极金属层110b、第二源极金属层110d及背面金属层113，塑封体130还用于塑封包覆栅极焊盘121、栅极焊盘延伸结构121a、第一金属接触片121b、源极焊盘122、源极焊盘延伸结构122a、第二金属接触片122b及导电材料111、112。图2中，外露于塑封体130的底面102的栅极焊盘121的底面121″用于形成芯片110的外部栅极接触端子，外露于塑封体130的底面102的源极焊盘122的底面122″用于形成芯片110的外部源极接触端子，外露于塑封体130的底面的背面金属层113的底面113′用于形成芯片110的外部漏极接触端子。通常，外部栅极接触端子、外部源极接触端子及外部漏极接触端子作为电信号传输端子用于将半导体器件100连接至外部元器件，分别体现为半导体器件100的栅极(Gate)、源极(Source)及漏极(Drain)。
图4中，芯片110的正面110′设置的一层第一栅极金属层110a及一层第一源极金属层110c通常为金属铝的合金，例如铝铜或铝硅铜，第一栅极金属层110a与第一源极金属层110c以钝化层绝缘隔离。在传统IC封装领域，铝材质的第一栅极金属层110a与第一源极金属层110c被用作键合区通过引线键合(Wire Bonding)电性连接至IC的引脚上，然则，铝材质极度容易氧化，异于传统技术，本发明极力避免易于氧化的第一栅极金属层110a、第一源极金属层110c直接黏接到第一金属接触片121b、第二金属接触片122b上，以电镀化学稳定性较好的钛镍银合金(Ti/Ni/Ag)的第二栅极金属层110b、第二源极金属层110d于第一栅极金属层110a、第一源极金属层110c上。
图2中，利用表面组装技术(SMT)将半导体器件100组装至印刷电路板(PCB)上，暴露的背面金属层113通过焊锡膏之类的焊接料焊接到PCB的散热焊盘上，使得半导体器件100焊接到PCB上之后具有极佳的电和热性能。半导体器件100不像传统的半导体封装(如TSOP封装)那样在塑封体内部布置有鸥翼状键合线(Bonding Wire)，其芯片100与背面金属层113、栅极焊盘121、源极焊盘122之间的导电路径短，自感系数以及封装体内布线电阻很低，所以，它能提供卓越的电性能。此外，它还通过外露的背面金属层113、栅极焊盘121、源极焊盘122提供了出色的散热性能，PCB的用于焊接背面金属层113的散热焊盘具有直接散热的通道，用于释放半导体器件100封装内的热量。通常，将背面金属层113、栅极焊盘121、源极焊盘122直接焊接在PCB电路板上，PCB中的散热过孔有助于将多余的功耗扩散到铜接地板中，从而吸收多余的热量。无引脚封装(No-Iead Package)设计由于体积小、重量轻，这种封装适合对尺寸、重量和性能都有要求的应用。
本发明另外一方面在于提供一种基于上述技术特征的芯片外露的半导体器件的生产方法，包括以下步骤：
于一包含多颗芯片的晶圆的正面进行电镀形成芯片上的电镀区；
于所述晶圆背面进行研磨用于减薄晶圆的厚度；
在减薄后的晶圆的背面沉积一层金属层；
于所述电镀区表面涂覆一层导电材料；
在所述金属层表面粘贴一层切割膜；
切割所述晶圆及金属层用于将芯片从晶圆上分离并形成位于芯片背面的背面金属层；
提供一种引线框架，利用所述导电材料将所述芯片粘贴至与之相应的引线框架的正面的基岛区；
粘合一层胶带至引线框架的正面；
从引线框架的背面注入塑封料；
移除胶带；
切割引线框架和塑封料以形成多颗以塑封体塑封包覆所述芯片的半导体器件。
具体而言，具体步骤见下述技术方案。
参见图7所示，晶圆(Wafer)200包含多个铸造在一起的芯片(Die)210，于晶圆200的正面201进行电镀(Plating)形成芯片210上的电镀区。图8展示了芯片210的正面结构，任意一芯片210在晶圆200的正面设有一层构成芯片210栅极电极的第一栅极金属层(未示出)和一层构成芯片210源极电极的第一源极金属层(未示出)，因此，于晶圆200的正面201进行电镀后，电镀区包含电镀于第一栅极金属层表面的一层第二栅极金属层211和电镀于第一源极金属层表面的一层第二源极金属层212。图8中未示出第一栅极金属层被第二栅极金属层211覆盖住，未示出第一源极金属层被第二源极金属层212覆盖住。
参见图9所示，晶圆200的截面结构示意图，晶圆200包括正面201和背面202，于背面202进行研磨(Wafer Backside Grinding)用于减薄晶圆200的厚度，减薄后的晶圆200见图10所示。
参见图11所示，在减薄后的晶圆200的背面202′沉积一层电性能及化学稳定性强的钛镍合金或银镍合金的金属层213。
参见图12所示，结合图8示出的芯片210，于晶圆200正面201的芯片210上的电镀区表面涂覆一层具粘合性能的导电银浆(Epoxy)或焊锡膏(Solder paste)的导电材料，形成涂覆于任意一芯片210的第二栅极金属层211表面的导电材料211′；以及涂覆于芯片210的第二源极金属层212表面的多处导电材料212′。本发明可选择性的在第二源极金属层212表面预定的区域涂覆多个导电材料212′区域。
参见图13所示，在金属层213表面粘贴一层切割膜214，切割膜214通常为蓝膜(Blue Tape)。参见图14所示，进行晶圆切割(Wafer Saw)，从正面201切割晶圆200及切割膜214，图中切口215为预定的切割线，金属层213同时被切割，切割膜214在纵向上部分被切割，用于将晶圆200分割成多颗图15中带有背面金属层213′的芯片210，背面金属层213′源自对金属层213的切割。至此，多颗芯片210从晶圆200上分离，背面金属层213′构成芯片210的漏极电极。参见图15所示，任意一颗带有背面金属层213′的芯片210的正面201′即同于图14中晶圆200正面201，芯片210的背面202″即同于图14中晶圆200背面202′，结合图15、8所示的芯片210，图15中，在正面201′上形成涂覆于芯片210的第二栅极金属层211(图15未示出，需参考图8)表面的导电材料211′以及涂覆于芯片210的第二源极金属层212(图15未示出，需参考图8)表面的多个导电材料212′区域。
参见图16所示，展示了引线框架(Leadframe)300的正面301与未示出的背面302，本发明的引线框架300包含多个芯片组装区310。图17中展出了芯片组装区310与引线框架300连接的示意结构，芯片组装区310的具体结构见于图18，芯片组装区310包含用于粘贴芯片的基岛区(Paddle)，基岛区由数个第二金属接触片312b与一个第一金属接触片311b组成，数个第二金属接触片312b与一个第一金属接触片311b位于同一平面。芯片组装区310中，第一金属接触片311b通过一栅极焊盘延伸结构311a连接至一栅极焊盘311上，数个第二金属接触片312b通过一源极焊盘延伸结构312a连接至一源极焊盘312上，在该结构中，采用栅极焊盘延伸结构311a垂直于栅极焊盘311、源极焊盘延伸结构312a垂直于源极焊盘312。结合图17、18所示，源极焊盘延伸结构312a连接有一个连筋312c，通过连筋312c，数个第二金属接触片312b、源极焊盘312连接至引线框架300上；栅极焊盘延伸结构311a连接有一个连筋311c，通过连筋311c，第一金属接触片311b、栅极焊盘311连接至引线框架300上。本发明公开了一个较为简洁的基岛区与引线框架连接方式，事实上，上述第一金属接触片311b、栅极焊盘311及栅极焊盘延伸结构311a和数个第二金属接触片312b、源极焊盘312及源极焊盘延伸结构312a连接到引线框架300还可以选择其他的连筋设置方式，例如通过连接于栅极焊盘311、源极焊盘312上的其他的连筋将栅极焊盘311、源极焊盘312连接至引线框架300上。其中，栅极焊盘311的一底面311′、源极焊盘312的一底面312′、引线框架300的正面301位于同一平面。
参见图19所示，利用倒装芯片(Flip Chip)的封装工艺，进行芯片粘贴(DieAttach)。依据图15所示的芯片210正面201′上涂覆的导电材料211′、212′，将芯片210粘贴至与之相应的图16中引线框架300的正面301的基岛区，如图15，由于芯片210在正面201′上形成有位于第二栅极金属层211(未示出)表面的导电材料211′以及位于第二源极金属层212(未示出)表面的多个导电材料212′区域，完成芯片粘贴之后，则第二栅极金属层211刚好通过导电材料211′与图18中第一金属接触片311b黏接，第二源极金属层212刚好通过多个导电材料212′区域与图18中数个第二金属接触片312b黏接，以至得到如图19所示的在基岛区(Paddle)完成芯片粘贴的结构示意图，芯片210粘贴至基岛区的第一金属接触片311b、数个第二金属接触片312b上之后，背面金属层213′的底面213″与栅极焊盘311的一底面311′、源极焊盘312的一底面312′位于同一平面。
参见图20所示，引线框架300已经完成芯片粘贴，即是图16中引线框架300的芯片组装区310完成粘贴芯片210。此时，如图21、22所示，粘合一层胶带400至引线框架300的正面301，得到如图23所示的粘合有一层胶带400至引线框架300的正面301的截面结构，与正面301相对的另一面为引线框架300的背面302。
参见图24所示，位于粘合有一层胶带400的引线框架300中的芯片210的截面结构中，胶带400接触并覆盖源极焊盘312的一底面312′、背面金属层213′的底面213″及引线框架300的正面301，之前已提及栅极焊盘311的一底面311′、源极焊盘312的一底面312′、引线框架300的正面301位于同一平面，结合图19，同样，图24中未示出的栅极焊盘311的一底面311′亦被胶带400接触并覆盖住。
参见图25所示，从引线框架300的背面302注入塑封料进行塑封(Molding)。在塑封工艺中，引线框架300安置在塑封设备的模具(Mold Chase)的模腔(Cavity)中，模具包括上模具(Top Chase)和下模具(Bottom Chase)，胶带400紧密贴合在下模具的上表面，塑封料在引线框架300的背面302的一侧进行塑封注入，塑封料一般为环氧塑封料(Epoxy MoldingCompound)。完成塑封工艺后，如图26所示，引线框架300的背面302及引线框架300与芯片210、第二金属接触片312b、第一金属接触片311b、栅极焊盘延伸结构311a、栅极焊盘311、源极焊盘延伸结构312a、源极焊盘312、连筋312c、连筋312c等各部件之间的缝隙处均填充有塑封料500。
在塑封过程中，与胶带400接触并被覆盖住的源极焊盘312的底面312′、栅极焊盘311的底面311′、背面金属层213′的底面213″受到胶带400的保护而不被塑封料触及，以防止源极焊盘312的底面312′、栅极焊盘311的底面311′、背面金属层213′的底面213″与下模具(Bottom Chase)的上表面之间有塑封料侵入(Invasion)而产生溢料(Bleeding)。如果源极焊盘312的底面312′、栅极焊盘311的底面311′、背面金属层213′的底面213″粘附有不必要塑封料，那么在SMT工艺中，底面312′、底面311′、底面213″难以黏合焊锡膏并导致它们无法保持正常的组装至PCB电路板的焊盘上，而这不是我们所期望的。
参见图27所示，从引线框架300正面301移除胶带400。至此，得到如图28的位于移除胶带400的引线框架300中的芯片210的截面结构，芯片210周围的缝隙处已经填充有塑封料500，芯片210、第二金属接触片312b、第一金属接触片311b、栅极焊盘延伸结构311a、栅极焊盘311、源极焊盘延伸结构312a、源极焊盘312、连筋312c、连筋312c及其他各部件均被塑封料500密封保护，但是，由于胶带400被移除，因此，与胶带400接触并被覆盖住的源极焊盘312的一底面312′、栅极焊盘311的一底面311′、背面金属层213′的底面213″、引线框架300的正面301均予以外露。
完成塑封后，对被塑封的引线框架300进行切割(Package Saw)，切割引线框架300和塑封料500是同时进行的。
参见图29所示，切割线312d、311d是预先设计好的切割位置，连筋312c、连筋312c在切割(Package Saw)工艺中被切割断，实际上，切断后的连筋312c、连筋312c或多或少的会部分被保留在源极焊盘延伸结构312a、栅极焊盘延伸结构311a上(为了简洁和便于叙述起见，下文中不再示出)。芯片210连同第二金属接触片312b、第一金属接触片311b、栅极焊盘延伸结构311a、栅极焊盘311、源极焊盘延伸结构312a、源极焊盘312及其他附着于芯片210上的各部件均被从引线框架300中切割分离出来，得到如图30所示的半导体器件600。
参见图30、31所示，图30为半导体600的透视示意结构，图31是半导体器件600的截面结构，塑封体500′源于对塑封料500的切割。综合图8至31，半导体器件600包含：栅极焊盘311及与栅极焊盘311连接的栅极焊盘延伸结构311a，栅极焊盘延伸结构311a设有一延伸至靠近芯片210的第二栅极金属层211的第一金属接触片311b，通过在第二栅极金属层211上涂覆的导电材料211′将第二栅极金属层211与第一金属接触片311b黏接；源极焊盘312及与源极焊盘312连接的源极焊盘延伸结构312a，源极焊盘延伸结构312a设有延伸至靠近芯片210的第二源极金属层212的数个第二金属接触片312b，通过在第二源极金属层212上涂覆的多处导电材料212′将第二源极金属层212与数个第二金属接触片312b黏接。图19中源极焊盘312的一底面312′、栅极焊盘311的一底面311′、背面金属层213′的底面213″均外露于图30、31中半导体器件600的底面602。图30、31中，与底面602相对的是半导体器件600的顶面601，相邻顶面601、底面602的是导体器件600的一侧壁603。
参见图30所示，在上述方法中，切割塑封料500和引线框架300得到塑封体500′的同时，源极焊盘312的一侧面312″、栅极焊盘311的一侧面311″暴露于半导体器件600的侧壁603。
得到的半导体器件600，外露的栅极焊盘311的底面311′用于形成芯片210的外部栅极接触端子，外露的源极焊盘312的底面312′用于形成芯片210的外部源极接触端子，外露的背面金属层213′的底面213″用于形成芯片210的外部漏极接触端子。基于对半导体器件600的共面性(Coplanity)要求，背面金属层213′的底面213″与栅极焊盘311的一底面311′及源极焊盘312的一底面312′位于同一平面的，使得底面213″、底面311′及底面312′粘附焊锡膏焊接至PCB电路板上后，可保障半导体器件600与PCB之间保持良好的导电性能、散热性能，以具备稳定的可靠性。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。基于本发明理念，本发明公开的半导体器件还存在较多的变形形式，例如，本发明是以单芯片为例说明，根据同样的发明理念，本发明也可应用于双芯片或多芯片器件；或者，将本发明应用于包含引脚的器件。这些变形形式毫无疑虑的被发明人看做是本发明的重要组成部分。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例。尽管上述发明提出了现有的较佳实施例，然，这些内容并不作为局限。本领域的技术人员应掌握，本发明具有多种其他特殊形式，无需过多实验，就能将本发明应用于这些实施例。
因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (22)
1.一种芯片外露的半导体器件的生产方法，其特征在于，包括以下步骤：
于一包含多颗芯片的晶圆的正面进行电镀形成芯片上的电镀区；
于所述晶圆背面进行研磨用于减薄晶圆的厚度；
在减薄后的晶圆的背面沉积一层金属层；
于所述电镀区表面涂覆一层具粘合性能的导电银浆或焊锡膏的导电材料；
在所述金属层表面粘贴一层切割膜；
切割所述晶圆及金属层用于将芯片从晶圆上分离并形成位于芯片背面的背面金属层；
提供一种引线框架，利用所述导电材料将所述芯片粘贴至与之相应的引线框架的正面的基岛区；
粘合一层胶带至引线框架的正面；
从引线框架的背面注入塑封料；
移除胶带；
切割引线框架和塑封料以形成多颗以塑封体塑封包覆所述芯片的半导体器件。
2.如权利要求1所述的方法，其特征在于，任意一芯片在晶圆的正面设有一层构成芯片栅极电极的第一栅极金属层和一层构成芯片源极电极的第一源极金属层，电镀区包含电镀于第一栅极金属层表面的一层第二栅极金属层和电镀于第一源极金属层表面的一层第二源极金属层。
3.如权利要求1所述的方法，其特征在于，所述背面金属层构成芯片的漏极电极。
4.如权利要求2所述的方法，其特征在于，所述的基岛区包括位于同一平面的一个第一金属接触片和数个第二金属接触片。
5.如权利要求4所述的方法，其特征在于，将所述芯片粘贴至引线框架的基岛区是以倒装芯片的生产工艺方式实现的。
6.如权利要求5所述的方法，其特征在于，通过涂覆于第二栅极金属层表面的导电材料将第二栅极金属层与第一金属接触片黏接；以及
通过涂覆于第二源极金属层表面的导电材料将第二源极金属层与数个第二金属接触片黏接。
7.如权利要求5所述的方法，其特征在于，第一金属接触片通过一栅极焊盘延伸结构连接至一栅极焊盘；
数个第二金属接触片通过一源极焊盘延伸结构连接至一源极焊盘。
8.如权利要求7所述的方法，其特征在于，完成芯片粘贴后，栅极焊盘的一底面、源极焊盘的一底面、背面金属层的底面、引线框架的正面位于同一平面。
9.如权利要求8所述的方法，其特征在于，粘合至引线框架的正面的一层胶带接触并覆盖栅极焊盘的底面、源极焊盘的底面、背面金属层的底面、引线框架的正面。
10.如权利要求9所述的方法，其特征在于，移除胶带后从所述塑封料中外露出背面金属层的底面、栅极焊盘的底面、源极焊盘的底面。
11.如权利要求7所述的方法，其特征在于，引线框架通过多个连筋与基岛区连接。
12.如权利要求11所述的方法，其特征在于，连筋用于将栅极焊盘延伸结构、源极焊盘延伸结构连接至引线框架上。
13.如权利要求7所述的方法，其特征在于，塑封料还用于塑封包覆栅极焊盘、栅极焊盘延伸结构、第一金属接触片、源极焊盘、源极焊盘延伸结构、第二金属接触片、背面金属层及导电材料。
14.如权利要求13所述的方法，其特征在于，切割引线框架和塑封料还用于在所述塑封体的一侧壁外露出栅极焊盘的一侧面、源极焊盘的一侧面。
15.如权利要求1所述的方法，其特征在于，在晶圆背面沉积的一层金属层为钛镍银合金。
16.一种芯片外露的半导体器件，其特征在于，包括：
一芯片，于芯片正面设置有一层第一栅极金属层及一层第一源极金属层，于芯片背面设置有一层背面金属层；以及
电镀于第一栅极金属层表面的一层第二栅极金属层和电镀于第一源极金属层表面的一层第二源极金属层；
一栅极焊盘及与栅极焊盘连接的一栅极焊盘延伸结构，栅极焊盘延伸结构设有一延伸至靠近第二栅极金属层的第一金属接触片，通过在第二栅极金属层上涂覆导电材料将第二栅极金属层与第一金属接触片黏接；
一源极焊盘及与源极焊盘连接的一源极焊盘延伸结构，源极焊盘延伸结构设有延伸至靠近第二源极金属层的数个第二金属接触片，通过在第二源极金属层上涂覆导电材料将第二源极金属层与第二金属接触片黏接；
所述芯片利用导电材料粘贴在由引线框架切割而来的基岛区，基岛区包括一个第一金属接触片和数个第二金属接触片，通过源极焊盘延伸结构上或者源极焊盘上连接的连筋将数个第二金属接触片连接至引线框架上，通过栅极焊盘延伸结构上或栅极焊盘上连接的连筋将第一金属接触片连接至引线框架上，连筋在一切割工艺中被切割断；
用于塑封包覆芯片、第一栅极金属层、第一源极金属层、第二栅极金属层、第二源极金属层及背面金属层的塑封体，其中，背面金属层的底面外露于塑封体的底面。
17.如权利要求16所述的芯片外露的半导体器件，其特征在于，第一栅极金属层构成所述芯片的栅极电极，第一源极金属层构成所述芯片的源极电极，背面金属层构成所述芯片的漏极电极。
18.如权利要求16所述的芯片外露的半导体器件，其特征在于，塑封体还用于塑封包覆栅极焊盘、栅极焊盘延伸结构、第一金属接触片、源极焊盘、源极焊盘延伸结构、第二金属接触片及导电材料。
19.如权利要求18所述的芯片外露的半导体器件，其特征在于，栅极焊盘的底面、源极焊盘的底面均外露于所述塑封体的底面；以及
栅极焊盘的一侧面、源极焊盘的一侧面均外露于所述塑封体的一侧壁。
20.如权利要求16所述的芯片外露的半导体器件，其特征在于，栅极焊盘延伸结构垂直于栅极焊盘，源极焊盘延伸结构垂直于源极焊盘。
21.如权利要求16所述的芯片外露的半导体器件，其特征在于，第一金属接触片和数个第二金属接触片位于同一平面。
22.如权利要求16所述的芯片外露的半导体器件，其特征在于，第二栅极金属层、第二源极金属层、背面金属层均为钛镍银合金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010282218.2A CN102403236B (zh) | 2010-09-07 | 2010-09-07 | 芯片外露的半导体器件及其生产方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010282218.2A CN102403236B (zh) | 2010-09-07 | 2010-09-07 | 芯片外露的半导体器件及其生产方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102403236A CN102403236A (zh) | 2012-04-04 |
| CN102403236B true CN102403236B (zh) | 2015-03-04 |
Family
ID=45885313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010282218.2A Active CN102403236B (zh) | 2010-09-07 | 2010-09-07 | 芯片外露的半导体器件及其生产方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102403236B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972073B (zh) * | 2014-04-18 | 2016-12-07 | 丽智电子(昆山)有限公司 | 芯片背面及侧面涂布保护材料的方法 |
| CN104793298B (zh) * | 2015-04-13 | 2017-03-22 | 华进半导体封装先导技术研发中心有限公司 | 一种带侧面焊盘的载板结构及其制作方法 |
| CN109192715B (zh) * | 2018-09-20 | 2024-03-22 | 江苏长电科技股份有限公司 | 引线框结构、封装结构及其制造方法 |
| WO2021097756A1 (en) * | 2019-11-21 | 2021-05-27 | Texas Instruments Incorporated | Packaged electronic device with low resistance backside contact |
| CN113690204A (zh) * | 2021-08-22 | 2021-11-23 | 福建晋润半导体技术有限公司 | 一种可沟槽刻蚀的超结功率mosfet结构设计及使用方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7211877B1 (en) * | 1999-09-13 | 2007-05-01 | Vishay-Siliconix | Chip scale surface mount package for semiconductor device and process of fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3455762B2 (ja) * | 1999-11-11 | 2003-10-14 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
| US7955893B2 (en) * | 2008-01-31 | 2011-06-07 | Alpha & Omega Semiconductor, Ltd | Wafer level chip scale package and process of manufacture |
-
2010
- 2010-09-07 CN CN201010282218.2A patent/CN102403236B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211877B1 (en) * | 1999-09-13 | 2007-05-01 | Vishay-Siliconix | Chip scale surface mount package for semiconductor device and process of fabricating the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102403236A (zh) | 2012-04-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
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|
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|
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