CN205750775U - 源同步数据传送装置与系统 - Google Patents

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Abstract

本披露涉及源同步数据传送装置与系统。一种源同步数据传输系统包括数据传输装置和数据接收装置。专用数据线将数据信号从该数据传输装置承载至该数据接收装置。专用时钟线将调制时钟信号从该数据传输装置承载至该数据接收装置。该数据传输装置包括时钟数据驱动器，该时钟数据驱动器被配置成用于通过对该调制时钟信号的振幅进行调制来将数据编码到该调制时钟信号中。从而，该源同步数据传输系统的该时钟线承载该时钟信号和附加数据。

Description

源同步数据传送装置与系统
技术领域
本披露涉及用于数据传输的时钟链路领域。本披露更具体地涉及源同步链路以及将数据和时钟编码到同一个信号中的领域。
背景技术
时钟电路调节在计算机系统中的部件之间(如在印刷电路板上的两个集成电路裸片之间)数据的传输。
当数据将要被从数据传输装置传输到数据接收装置时，数据与由时钟信号生成器所生成的时钟信号相结合地从传输装置输出。当数据接收装置接收到来自数据传输装置的数据时，数据接收装置提取结合时钟信号的数据以便适当地检索数据。
已经设计了许多种用于使数据接收装置与时钟信号同步的方案，通过该时钟信号将数据从数据传输装置中输出。
一种芯片间方案是源同步时钟链路，其中，数据传输装置通过一个或多个数据通道将数据传输至接收装置。在传统的源同步时钟方案中，数据传输装置还通过专用时钟通道将时钟信号传输至接收装置。源同步时钟方案的优势在于：接收装置可以与时钟信号相同步，而不需要复杂的时钟恢复电路。然而，附加的专用时钟信号通道连接了传输装置和接收装置。
实用新型内容
本实用新型的实施例旨在提供能够解决上述问题的源同步数据传送装置与系统。
本实用新型的一方面提供了一种源同步数据传送装置，包括：时钟信号生成器，该时钟信号生成器生成时钟信号；第一驱动器，该第一驱动器耦接至该时钟信号生成器的输出端并且接收该时钟信号，该第一驱动器输出基于该时钟信号的调制时钟信号并且通过基于第一数据的值对该调制时钟信号的振幅的绝对值进行调制来将该数据编码到该调制时钟信号中；以及时钟输出端，该时钟输出端耦接至该第一驱动器并且向接收装置输出该调制时钟信号。
在一个实施例中，该源同步数据传送装置包括被配置成用于向该接收装置输出第二数据的数据输出端。
在一个实施例中，该源同步数据传送装置包括至该第一驱动器的数据源，其中，从该数据源检索该第一数据和该第二数据。
在一个实施例中，该调制时钟信号的时钟周期的上升边和下降沿两者指示该第一数据的单独位。
在一个实施例中，该第一驱动器在第一阈值与第二阈值之间对该时钟信号的振幅进行调制，其中，该第一阈值和该第二阈值各自表示该第一数据的对应数据值。
在一个实施例中，该第一驱动器在至少四个不同的阈值之间对该调制时钟信号的振幅进行调制，每个阈值表示该第一数据的对应数据值。
在一个实施例中，该时钟信号生成器是时钟倍频器。
在一个实施例中，该时钟信号生成器是时钟缓冲器。
本实用新型的另一方面提供了一种系统，包括数据传送装置和数据接收装置。该数据传送装置包括：时钟信号生成器，该时钟信号生成器被配置用于生成时钟信号；驱动器，该驱动器被配置成用于接收该时钟信号并且基于该时钟信号生成调制时钟信号；时钟输出端，该时钟输出端耦接至该驱动器并且被配置成用于输出该调制时钟信号；以及数据输出端，该数据输出端被配置成用于输出数据信号。该数据接收装置包括：时钟输入端，该时钟输入端耦接至该数据传送装置的该时钟输出端并且被配置成用于接收来自该时钟输出端的该调制时钟信号；数据输入端，该数据输入端耦接至该数据传送装置的该数据输出端并且被配置成用于接收来自该数据传送装置的该数据输出端的该数据信号，该数据接收装置被配置成用于从该调制时钟信号中检索第一数据并且从该数据信号中检索第二数据。
在一个实施例中，该第一接收装置和该第二接收装置是对应的集成电路裸片。
在一个实施例中，该第一接收装置和该第二接收装置各自位于同一个印刷电路板上。
在一个实施例中，该数据接收装置被配置成用于将该调制时钟信号或从该调制时钟信号导出的归一化时钟信号用作检索该第一数据和该第二数据的主时钟信号。
在一个实施例中，该调制时钟信号基于振幅的多个绝对值在该调制时钟信号的每个时钟周期中包括该第一数据的多个位。
在一个实施例中，该调制时钟信号基于多个数据值的多个判定阈值在该调制时钟信号的每半个时钟周期中包括该第一数据的多个位。
在一个实施例中，该数据传输装置包括数据驱动器，该数据驱动器被配置成用于生成该数据信号并且向该数据输出端输出该数据信号。
一个实施例将在同一个信号上包括数据信息和时钟信息，从而减小芯片所需的功率。其还减少了特定芯片上所需要的输出引脚的数量。
根据一个实施例，对时钟信号的绝对振幅进行调制，以便在任何源同步链路的时钟信道上承载数据。这节省了功率，因为否则时钟信道信号将仅仅为了能够输出用于那些数据信道的时钟戳而耗费功率。本实施例提供了一种使时钟信道同样承载数据的方式。如果根本没有数据信道，时钟信道足以在同一个信号线上同时传输数据和时钟戳。
一个实施例是一种源同步数据传输系统，该源同步数据传送系统包括数据传输装置和数据接收装置。该数据传输装置包括时钟信号生成器和耦接至该时钟信号生成器的时钟数据驱动器。该时钟信号生成器生成时钟信号。该时钟数据驱动器接收该时钟信号并且通过调制该时钟信号的振幅来生成调制时钟信号，由此将数据编码到该调制时钟信号中。该调制时钟信号的振幅的可变绝对值反映通过该时钟驱动器被编码到该调制时钟信号中的数据。该数据传输装置在专用时钟通道上将该调制时钟信号传输至该接收装置。该数据传输装置还可以在一条或多条专用数据通道上向该数据接收装置传输带有正常的、未调制振幅的、包括第二数据的数据信号。
该数据接收装置通过这些时钟通道和数据通道接收该调制时钟信号和该数据信号。该数据接收装置从该调制时钟信号中检索该数据并且从该数据信号中检索该第二数据。该数据接收装置通过利用该调制时钟信号来对该第二数据的检索进行定时。
附图说明
图1A是根据一个实施例的数据传输系统的框图。
图1B是根据一个实施例的数据传输系统的框图。
图2是根据一个实施例的时钟信号、调制时钟信号和数据信号的时序图。
图3是根据一个实施例的时钟驱动器电路的示意图。
图4是根据一个替代性实施例的时钟驱动器电路的示意图。
图5是根据一个实施例的数据接收装置的示意图。
图6是根据一个实施例的来自数据接收装置的差分差值放大器的示意图。
图7是根据一个实施例的时钟信号和调制时钟信号的时序图。
具体实施方式
图1A是根据一个实施例的源同步数据传输系统20的框图。源同步数据传输系统20包括数据传输装置22和数据接收装置24。数据传输装置包括时钟信号生成器26、耦接至时钟信号生成器26的数据驱动器28、耦接至时钟信号生成器26的时钟数据驱动器30以及耦接至时钟信号生成器26、数据驱动器28和时钟数据驱动器30的数据源32。数据传输装置22进一步包括耦接至数据驱动器28的数据输出端34以及耦接至时钟数据驱动器30的时钟输出端36。
数据接收装置24包括时钟和数据接收器38、耦接至时钟和数据接收器38的数据检索电路40以及耦接至时钟和数据接收器38和数据检索电路40的存储器42。数据接收装置24进一步包括耦接至数据检索电路40的数据输入端44以及耦接至时钟和数据接收器38的时钟输入端46。
系统20包括数据传输通道48和时钟传输通道50。数据传输通道48耦接于数据传输装置22的数据输出端34与数据接收装置24的数据输入端44之间。数据传输通道50耦接于数据传输装置22的时钟输出端36与数据接收装置24的时钟输入端46之间。
数据传输装置22的时钟信号生成器26生成振荡时钟信号。时钟信号具有特定振荡频率(通常在100MHz与3GHz之间的范围内)，不过在此范围之外的频率也可以被使用。在图2的时序图中示出了由时钟信号生成器26生成的时钟信号的示例，以下进行进一步的讨论。
时钟信号生成器26可以是任何类型的时钟生成电路，其中许多种时钟生成电路在本领域中是众所周知的。所使用的时钟信号生成器的类型不是供本实用新型构思所使用的材料，并且可以包括例如PLL、晶体振荡器、压控振荡器、流控振荡器或生成适合于用作电子电路中的时钟信号的振荡信号的任何类型的时钟振荡器。替代性地，时钟信号生成器26可以是倍频器/分频器，该倍频器/分频器从在数据传输装置22外部的单独的时钟信号生成器接收外部时钟信号并且根据倍频因子/分频因子输出具有为外部时钟信号的频率的倍数的频率的时钟信号。另外，时钟信号生成器26可以是时钟信号缓冲器，该时钟信号缓冲器接收外部时钟信号并且输出具有与外部时钟信号相同的频率的时钟信号。该缓冲器可以被认为是带有为1的倍频因子的倍频器。
时钟数据驱动器30从时钟信号生成器26接收时钟信号，并且基于该时钟信号以及有待用调制时钟信号编码的数据生成调制时钟信号。具体地，时钟数据驱动器30通过对时钟信号的振幅进行调制来生成调制时钟信号。调制时钟信号具有与时钟信号相同的频率，但是调制时钟信号的振幅基于用调制时钟信号编码的第一数据而变化。因此，调制时钟信号承载时钟信号和第一数据两者。
时钟数据驱动器30从数据源32接收第一数据并且通过对时钟信号的振幅进行调制来将第一数据编码到调制时钟信号中。在一个示例中，时钟数据驱动器在两个振幅之一之间调制时钟信号。较低振幅可以表示数字“0”，而较高振幅可以表示数字“1”。当调制时钟信号的振幅改变时，调制时钟信号的频率保持恒定。数据的值基于时钟信号的振幅的绝对值。从而，即使调制时钟信号的振幅改变，调制时钟信号可以充当可靠的定时信号。
数据源32可以是任何可接受的数据源。在一个实施例中，数据源32是数据存储装置，如闪存阵列、磁性硬盘驱动器、光存储装置或其他类型的存储器或数据存储装置。替代性地，数据源32可以包括以下各项中的一项或多项：寄存器、移位寄存器、硬盘驱动器、传感器信号、FIFO、RAM高速缓存或其他类型的临时数据存储设备。进一步地，数据源32可以是CPU或照相机传感器。本实用新型构思在具有有限的电池引脚和输出引脚的传感器中是有益的，其中一个示例是在蜂窝电话或另一种装置中的照相机。可以仅单独使用时钟引脚来将在拍摄照片时该照相机所感测到的数据从照相机传感器(通常是一种CCD)传送至数据目的地42，从而节省了功率以及在芯片上的引脚量。或者，如在图1A中所示出的，可以在两个引脚上传送数据，一个仅具有数据并且另一个具有时钟加数据。参见图1B，在一些实施例中，时钟引脚还可以作为数据引脚操作，从而使得从传感器中仅提供单个输出，时钟和数据都在同一个引脚上。
调制时钟信号通过时钟输出端36和时钟通道50被输出至数据接收装置24。数据接收装置24在时钟输入端46处接收调制时钟信号并且将该调制时钟信号传递至时钟和数据接收器38。数据接收装置24将调制时钟信号作为定时信号用于以数据传输装置22的时钟信号对数据的检索进行同步，如在源同步数据链路中典型的情况。
图1A的源同步数据传输系统20具有还在专用时钟通道50上传输数据的进一步的优点。这是因为调制时钟信号包括在调制时钟信号的改变的绝对振幅中所反映的数据。因此，时钟传输通道50承载用于数据接收装置24的时钟信号以及数据两者。在图2的时序图中示出了调制时钟信号的示例，以下进行进一步的讨论。
除了与调制时钟信号一起传输的第一数据之外，数据传输装置22还在耦接于数据传输装置22的数据输出端34与数据接收装置24的数据输入端44之间的专用数据传输通道48上向数据接收装置24传输第二数据。具体地，数据驱动器28从数据源32检索第二数据并且通过数据输出端34和数据传输通道48向数据接收装置24传输数据信号。用从数据源32读取的第二数据来编码数据信号。
数据接收装置24在数据输入端44处接收数据信号并且将该数据信号传递至数据检索电路40。数据检索电路40还从时钟和数据接收器38接收调制时钟信号。数据检索电路40使用调制时钟信号来与数据传输装置22相同步，由此使得数据检索电路40能够适当地从数据信号中检索第二数据。另外，数据检索电路40从调制时钟信号中检索第一数据。然后，数据检索电路40将第一数据和第二数据传递至数据目的地42。
在一个实施例中，数据目的地42是数据存储装置，如闪存阵列、磁性硬盘驱动器、光存储装置或其他类型的数据存储装置或存储器。替代性地，数据目的地42可以包括以下各项中的一项或多项：寄存器、移位寄存器、FIFO、RAM高速缓存或其他类型的临时数据存储设备。数据目的地42可以是接收数据的任何电路，如CPU、控制器、DSP或利用数据的另一种装置。
虽然关于图1A示出了单个数据传输通道48，实际上，可以存在许多数据通道48，这些数据通道中的每一个数据通道都可以承载单独的数据信号。在一个示例中，存在七个数据通道48，这些数据通道在与同样承载数据的时钟信号一起使用时提供了8个同时传输的位。从而，这七个专用数据通道48与时钟通道50一起允许在调制时钟信号的每一个沿上传输8个位。这对应于正在从数据源32中读取并在调制时钟信号的每个沿上传输给数据接收装置24的数据字。本领域普通技术人员将认识到，可以使用任何数量的数据线，如果期望的话可以存在远远多于七个数据通道48。这准许少一个引脚用于数据，这将在许多类型的电路中是有益的。
图1B是仅提供时钟和数据信号线的实施例。没有单独的数据线。如果期望的话，可以提供单独的数据恢复电路47作为系统的一部分，或像在图1A中那样，可以从时钟和数据接收电路38中的时钟信号中恢复数据。因此，图1B提供了其中不存在数据线的传送电路的示例。而是仅有时钟线。基于时钟信号的绝对值，有待传送的数据的值被嵌入在时钟信号中。
图2是时序图，展示了根据一个实施例的时钟信号、调制时钟信号和数据信号。在图2的示例中，每个信号都包括两个互补的电压信号。以此方式传输数据信号和时钟信号允许正确地接收数据信号和时钟信号的提高的可靠性。然而，本领域普通技术人员将认识到，每个信号可以仅包括单个电压信号。
由图1A的时钟信号生成器26所生成的时钟信号在固定频率处振荡并且具有固定的振幅。在时间T0，时钟信号具有沿事件，其中，两个电压信号均从高转变到低或从低转变到高。取决于在分析哪个电压信号，每个沿事件都可以被认为是时钟信号的上升沿或下降沿。例如，如果我们将在时间T0之前在高值上的电压信号称为第一电压信号并且底部信号为第二电压信号，那么在时间T0，第一电压信号的下降沿发生，同时第二电压信号的上升沿发生。在时间T1，第一电压信号具有上升沿，其中，第一电压信号从低值变成高值。在时间T2，第一电压信号具有下降沿事件。T0与T2之间所经过的时间是时钟信号的完整振荡周期T。时钟信号的频率f是周期T的倒数，或f＝1/T。图2的时钟信号的频率f是例如500MHz。数据信号是双数据速率DDR数据信号。这意味着用时钟信号的每个沿来传输一个数据位。从而，可以用每个时钟周期T在数据信号上传输两个数据位。在图2中，传输数据信号使得数据信号的转变发生在时钟信号的转变之间。这些数据沿和时钟沿保持正交关系，以便在接收器端处为那些数据通道维持足够的设置和保持时间。然而，这些时钟沿和数据沿保持正交关系不是强制性的。还可以通过若干种已知技术调整在接收器处的时钟沿以用于数据中的正时。已经作为一个示例提供了关于正交相关的DDR数据和时钟的说明和信号安排。
数据信号中的每个转变都对应于自前一个位变化而来的当前位的值。例如，在时间T0，数据信号的当前位是逻辑“1”。在T0之后，数据信号中发生转变，指示当前位与前一个位相反，逻辑“0”。在T1之后，数据信号再次发生转变，指示当前位与前一个位相反，现在是逻辑“1”。在T2之后，数据信号中发生转变，指示当前位现在为“0”。在时间T3之后，数据信号中没有发生转变，指示当前位仍然为“0”。在时间T4之后，数据信号中发生转变，指示当前位为“1”。在时间T5之后不发生转变，因此指示当前位仍然为“1”。
调制时钟信号以与时钟信号相同的频率振荡。时钟信号中的每次转变都对应于调制时钟信号中的转变。然而，调制时钟信号的振幅的绝对值可以具有或者第一值V0或者第二值V1。调制时钟信号的振幅的值指示特定数据位。图2的示例，较小的振幅V0指示逻辑“0”，而较高的振幅V1指示逻辑“1”。从而，调制时钟信号不仅根据时钟信号进行振荡，而且它还承载数据。
在时间T0与T1之间，调制时钟信号的振幅是V0，指示逻辑“0”。在时间T1，调制时钟信号转变为振幅V1，指示逻辑“1”。在时间T2，调制时钟信号转变回为振幅V0，指示逻辑“0”。在时间T3，调制时钟信号转变为振幅V1，指示逻辑“1”。在时间T4，调制时钟信号的振幅保持为V1，指示逻辑“1”。在时间T5，调制时钟信号转变为振幅V0，指示逻辑“0”。
如可以从图2中所看到的，调制时钟信号是承载时钟信号的DDR数据。调制时钟信号的每次转变都对应于新的数据位。从而，调制时钟信号的每个振荡周期T承载两个数据位。
图3是根据一个实施例的时钟数据驱动器28的系统图。这是针对使用本实用新型的一个可能示例。时钟数据驱动器28耦接于两个电源轨(2V1)与地之间。具有值R1、R2或R4的多个电阻器耦接于高电压源2V1与对应的第一开关SV1+、SV1-、SV0+或SV0-之间。具有值R0、R3或R5的多个电阻器耦接于输出引脚36a/36b与对应的第二开关SV1+、SV1-、SV0+或SV0-之间。这些第二开关耦接至地。电阻器Rr是与作为终端电阻器的接收装置24相关联的电阻，并且虽然不是时钟数据驱动器28的一部分，电阻器Rr被示出，以便更好地展示调制时钟信号在数据接收装置24的时钟和数据接收器38处被接收时的振幅。Rr＝100Ω。电阻器的示例值R1＝R0＝50Ω。R2║R3＝R4║R5＝50Ω。2*V1是例如400mV。
时钟数据驱动器28通过以与由时钟信号生成器26所生成的时钟信号同步的特定方式选择性地断开和闭合开关SV1+、SV1-、SV0+、SV0-来在输出端36a、36b上生成调制时钟信号。以此方式，输出端36a、36b之间的电压差在值V0与V1之间被调制并且具有与时钟信号完全相同的振荡频率。
在一个实施例中，在将数字“1”编码到调制时钟信号中时，所有的开关SV1+在调制时钟信号的半个周期内是闭合的，同时所有的开关SV1-是断开的。在接下来的半个周期内，所有的开关SV1+被断开并且所有的开关SV1-被闭合。从而，当调制时钟信号中的数据的值是“1”时，开关SV1+和SV1-随着每个沿事件而被交替地断开和闭合。同时，SV0+和SV0-被断开，而数字“1”被编码在调制时钟信号中。这导致输出引脚36a、36b之间的电压的振幅为V1，其中，在时钟信号的每半个周期(即，随着每个沿事件)之后切换极性。
在一个实施例中，在将数字“0”编码到调制时钟信号中时，所有的开关SV0+在调制时钟信号的半个周期内是闭合的，同时所有的开关SV0-是断开的。在接下来的半个周期内，所有的开关SV0+被断开并且所有的开关SV0-被闭合。从而，当调制时钟信号中的数据的值是“0”时，开关SV0+和SV0-随着每个沿事件被交替地断开和闭合。同时，当在调制时钟信号中编码数字“0”时，SV1+和SV1-继续保持断开。这导致输出引脚36a、36b之间的电压的振幅为V0，其中，在时钟信号的每半个周期(即，随着每个延事件)之后切换极性。V0的值是V1的值的一半，或者大约100mV。
图4是根据一个实施例的时钟数据驱动器28的示意图。图4的时钟数据驱动器28包括通过对应的开关选择性地耦接于输出引脚36a、36b之间的四个电源电压2V1、1.5V1、0.5V1。具体地，电源电压2V1通过第一开关SV1+耦接至输出引脚36a。电源电压2V1通过第一开关SV1-耦接至输出引脚36b。电源电压1.5V1通过第一开关SV0+耦接至输出引脚36a。电源电压1.5V1通过第一开关SV0-耦接至输出引脚36b。电源电压0.5V1通过第二开关SV0-耦接至输出引脚36a。电源电压0.5V1通过第二开关SV0+耦接至输出引脚36b。电源电压接地通过第二开关SV1-耦接至输出引脚36a。电源电压接地通过第二开关SV1+耦接至输出引脚36b。电阻器Rt是与数据传输装置22相关联的电阻。Rt＝50Ω。电阻器Rr是与接收装置24相关联的电阻，并且虽然不是时钟数据驱动器28的一部分，电阻器Rr被示出，以便更好地展示调制时钟信号在数据接收装置24的时钟和数据接收器38处被接收时的振幅。Rr＝100Ω。
在一个实施例中，在将数字“1”编码到调制时钟信号中时，所有的开关SV1+在调制时钟信号的半个周期内是闭合的，同时所有的开关SV1-是断开的。在接下来的半个周期内，所有的开关SV1+被断开并且所有的开关SV1-被闭合。从而，当调制时钟信号中的数据的值是“1”时，开关SV1+和SV1-随着每个沿事件而被交替地断开和闭合。同时，SV0+和SV0-被断开，而数字“1”被编码在调制时钟信号中。这导致输出引脚36a、36b之间的电压的振幅为V1，其中，在时钟信号的每半个周期(即，随着每个沿事件)之后切换极性。
在一个实施例中，在将数字“0”编码到调制时钟信号中时，所有的开关SV0+在调制时钟信号的半个周期内是闭合的，同时所有的开关SV0-是断开的。在接下来的半个周期内，所有的开关SV0+被断开并且所有的开关SV0-被闭合。从而，当调制时钟信号中的数据的值是“0”时，开关SV0+和SV0-随着每个沿事件被交替地断开和闭合。同时，当在调制时钟信号中编码数字“0”时，SV1+和SV1-继续保持断开。这导致输出引脚36a、36b之间的电压的振幅为V0，其中，在时钟信号的每半个周期(即，随着每个沿事件)之后切换极性。V0的值是V1的值的一半，或者大约100mV。
图5是根据一个实施例的数据接收装置24的示例示意图。数据接收装置24包括时钟和数据接收器38以及耦接至时钟和数据接收器38的数据检索电路40。时钟和数据接收器38耦接至时钟输入端46a、46b。数据检索电路40耦接至数据输入端44a、44b。
时钟和数据接收器38包括第一差分差值放大器58、第二差分差值放大器60、比较器62、异或门64和延迟电路66。时钟输入端引脚46a、46b通过专用时钟通道50从数据传输装置22接收调制时钟信号。具体地，在时钟输入端引脚46a、46b上的两个互补信号中接收调制时钟信号。如前所述，调制时钟信号可以具有两个振幅之一。当调制时钟信号具有振幅V1时，时钟输入端46a、46b之间的电压差是V1。当调制时钟信号具有振幅V0时，时钟输入端46a、46b之间的电压差是V0，大约是V1的一半。在一个实施例中，V1＝200mV，并且V0等于100mV。
第一差分差值放大器58具有四个信号输入端：上部非反相输入端+、上部反相输入端-、下部非反相输入端+和下部反相输入端-。调制时钟信号被从时钟输入端46a、46b传递至第一差分差值放大器58的上部反相输入端和上部非反相输入端。在第一差分差值放大器58的下部非反相输入端与下部反相输入端之间提供了阈值电压Vth。阈值电压Vth的绝对值在V0与V1之间并且具有被选择为使得第一差分差值放大器58可以可靠地检测调制时钟信号是否在V1或V0上的值。
如果输入引脚46a与46b之间的电压差大于Vth并且为正，第一差分差值放大器58输出高电压或逻辑“1”。对于所有其他的情况，第一差分差值放大器58输出低电压或逻辑“0”。
第二差分差值放大器60被配置成类似于第一差分差值放大器58，除了在差分差值放大器60的下部非反相输入端和下部反相输入端之间接收阈值电压-Vth之外。如果输入引脚46a与46b之间的电压差在振幅上大于Vth并且为负，第二差分差值放大器60输出高电压或逻辑“1”。对于所有其他的情况，第二差分差值放大器60输出低电压或逻辑“0”。
第一差分差值放大器58和第二差分差值放大器60各自向异或门64的对应输入端提供它们的输出。如果差分差值放大器58、60的输出端中任一个输出端为高，那么异或门64输出高电压或逻辑“1”。如果差分差值放大器58、60的输出端中两个输出端均为低，那么异或门64输出低电压或逻辑“0”。异或门64的输出指示被编码到调制时钟信号中的数据。异或门64将其输出传递到数据检索电路40。
调制时钟信号也被从时钟输入端46a、46b传递到比较器62。如果在非反相输入端处的电压大于在反相输入端上的电压，比较器62输出高电压或逻辑“一”。如果在非反相输入端处的电压小于在反相输入端上的电压，比较器62输出低电压或逻辑“0”。比较器62的输出反映没有振幅调制的时钟信号，因为比较器62仅输出逻辑高或逻辑低。
比较器62的输出被传递到可变延迟电路66，该可变延迟电路向来自比较器62的时钟信号输出引入了所选择的延迟，以便适当地使数据检索电路40与由数据接收装置24所接收的数据相同步。可变延迟电路66的输出是时钟信号，通过该时钟信号，数据检索电路40被同步到数据传输装置22。在一个实施例中，可变延迟电路66包括多个串联连接的缓冲器电路。可以增加或减少在该串联中活跃的缓冲器电路的数量，以便通过操作耦接至缓冲器电路66的多个开关来增大或减小延迟。
在一个实施例中，可以通过仅将“0”编码到调制时钟信号中同时在数据通道48上发送训练数据流来校准合适的延迟。可以对延迟电路66进行调整，直至数据信号与调制时钟信号适当地同步。
数据检索电路40包括比较器56，该比较器耦接至通过数据通道48从数据传输装置22接收数据信号的数据输入端44a、44b。如果在非反相输入端处的电压大于在反相输入端上的电压，比较器56输出高电压或逻辑“1”。如果在非反相输入端处的电压小于在反相输入端上的电压，比较器62输出低电压或逻辑“0”。比较器56的输出指示被编码在数据信号中的数据。比较器56的输出将保持恒定，直至接收到新的数据值。
比较器56的输出被传递到两个触发器70c、70d的设定输入端S。触发器70c、70d还在它们的时钟输入端上接收可变延迟电路66的输出。在一个实施例中，可变延迟时钟电路为不同的数据信道提供不同的延迟以对数据和时钟偏移校正适当量。这在附图中被展示为来自可变延迟电路66的单独的输出，但是其还可以通过对每个信道具有不同的可变延迟电路66来实现。关于触发器70d的时钟输入来反转触发器70c的时钟输入。触发器70d、70c的输出Q对应于来自数据信号的检索数据。触发器70c、70d的输出是触发器70c、70d的输出Q的逻辑相反项。
异或门64的输出被传递到两个触发器70a、70b的设定输入端S。触发器70a、70b还在它们的时钟输入端上接收可变延迟电路66的输出。关于触发器70d的时钟输入来反转触发器70a的时钟输入。触发器70a、70b的输出Q对应于来自调制时钟信号的检索数据。触发器70a、70b的输出是触发器70a、70b的输出Q的逻辑相反项。
为确保从调制时钟信号对第一数据的可靠检索，在一个实施例中，可以校准阈值电压Vth以确保对调制时钟信号的振幅V0和V1的可靠检测。在一个示例中，在校准过程期间，时钟数据驱动器28可以将1-0-1-0编码到调制时钟信号中。数据接收装置24可以调整阈值电压Vth，直至数据检索电路40可以可靠地检测到调制时钟信号中的1-0-1-0。数据接收装置24可以包括数模转换器以生成Vth并在校准期间递增地对其进行调整。
图6是根据一个实施例的图5的差分差值放大器58的一个示例的示意图。差分差值放大器58包括一对PMOS晶体管74、76，这些晶体管各自在其源极端子上接收电流源的输出ID1。晶体管74的栅极端子耦接至时钟输入端46a，同时晶体管76的栅极端子耦接至时钟输入端46b。晶体管74的漏极端子耦接至比较器78的反相输入端。晶体管76的漏极端子耦接至比较器78的非反相输入端。两个电阻器R6耦接于地与晶体管78的对应输入端之间。差分差值放大器58进一步包括第二对PMOS晶体管80、82。晶体管80、82的源极端子耦接至第二电流源ID2。晶体管80、82的栅极端子接收其间的Vth。
如果输入引脚46a与46b之间的电压差(V46a-V46b)大于Vth并且为正，第一差分差值放大器58输出高电压或逻辑“1”。对于所有其他的情况，第一差分差值放大器58输出低电压或逻辑“0”。
虽然未在附图中示出，第二差分差值放大器60可以与第一差分差值放大器58基本上完全相同，除了在晶体管80、82的等效物之间施加-Vth之外。
图7是时序图，示出了根据一个实施例的时钟信号和调制时钟信号。具体地，图7的时序图展示了调制时钟信号每半个周期可以承载多个位。例如，如在图7中所示出的，时钟数据驱动器28可以在四个振幅V00、V01、V10、V11之一之间对调制时钟信号的振幅进行调制。这种类型的信号不同于标准的脉冲振幅调制信号，其中，具有相同绝对值的正振幅和负振幅被认为是两种不同的符号。在此所描述的实施例中，V00、V11等根据时钟的绝对值来承载符号(即，差分负或差分正)。从而，V00将意味着相同的符号等等。正差分值和负差分值的切换仅是承载时钟沿信息。
在时间T0，调制时钟信号的振幅转变为振幅V01，指示这些当前数据位具有数字值“01”。在时间T1，调制时钟信号的振幅转变为振幅V10，指示这些当前数据位具有数字值“10”。V10大于V01。在时间T2，调制时钟信号的振幅转变为振幅V00，指示这些当前数据位具有数字值“00”。V00小于V01。在时间T3，调制时钟信号的振幅转变为振幅V11，指示这些当前数据位具有数字值“11”。V11小于V10。在时间T4，调制时钟信号的振幅转变为振幅V00，指示这些当前数据位具有数字值“00”。在时间T5，调制时钟信号的振幅转变为振幅V01，指示这些当前数据位具有数字值“01”。接收还类似地发生在多个判定阈值上。鉴于本披露，本领域的普通技术人员将会理解，可以在调制时钟信号的每半个周期内包括多于两个位。
以上所描述的各个实施例可以被组合以提供进一步的实施例。在本说明书中引用的和/或在申请数据表中列举的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开通过引用而完全并入于此。如果有必要，可以对实施例的各方面进行修改，以采用各专利、申请和公开的概念来提供更进一步的实施例。
鉴于以上的详细说明，可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的整个范围。因此，权利要求并不局限于本公开的范围。

Claims (15)

1.一种源同步数据传送装置，其特征在于，包括：
时钟信号生成器，所述时钟信号生成器生成时钟信号；
第一驱动器，所述第一驱动器耦接至所述时钟信号生成器的输出端并且接收所述时钟信号，所述第一驱动器输出基于所述时钟信号的调制时钟信号并且通过基于第一数据的值对所述调制时钟信号的振幅的绝对值进行调制来将所述数据编码到所述调制时钟信号中；以及
时钟输出端，所述时钟输出端耦接至所述第一驱动器并且向接收装置输出所述调制时钟信号。
2.如权利要求1所述的源同步数据传送装置，其特征在于，包括被配置成用于向所述接收装置输出第二数据的数据输出端。
3.如权利要求2所述的源同步数据传送装置，其特征在于，包括至所述第一驱动器的数据源，其中，从所述数据源检索所述第一数据和所述第二数据。
4.如权利要求1所述的源同步数据传送装置，其特征在于，所述调制时钟信号的时钟周期的上升边和下降沿两者指示所述第一数据的单独位。
5.如权利要求1所述的源同步数据传送装置，其特征在于，所述第一驱动器在第一阈值与第二阈值之间对所述时钟信号的振幅进行调制，其中，所述第一阈值和所述第二阈值各自表示所述第一数据的对应数据值。
6.如权利要求1所述的源同步数据传送装置，其特征在于，所述第一驱动器在至少四个不同的阈值之间对所述调制时钟信号的振幅进行调制，每个阈值表示所述第一数据的对应数据值。
7.如权利要求1所述的源同步数据传送装置，其特征在于，所述时钟信号生成器是时钟倍频器。
8.如权利要求1所述的源同步数据传送装置，其特征在于，所述 时钟信号生成器是时钟缓冲器。
9.一种系统，其特征在于，包括：
数据传送装置，所述数据传送装置包括：
时钟信号生成器，所述时钟信号生成器被配置用于生成时钟信号；
驱动器，所述驱动器被配置成用于接收所述时钟信号并且基于所述时钟信号生成调制时钟信号；
时钟输出端，所述时钟输出端耦接至所述驱动器并且被配置成用于输出所述调制时钟信号；以及
数据输出端，所述数据输出端被配置成用于输出数据信号；
数据接收装置，所述数据接收装置包括：
时钟输入端，所述时钟输入端耦接至所述数据传送装置的所述时钟输出端并且被配置成用于接收来自所述时钟输出端的所述调制时钟信号；
数据输入端，所述数据输入端耦接至所述数据传送装置的所述数据输出端并且被配置成用于接收来自所述数据传送装置的所述数据输出端的所述数据信号，所述数据接收装置被配置成用于从所述调制时钟信号中检索第一数据并且从所述数据信号中检索第二数据。
10.如权利要求9所述的系统，其特征在于，所述数据传送装置和所述数据接收装置是对应的集成电路裸片。
11.如权利要求10所述的系统，其特征在于，所述数据传送装置和所述数据接收装置各自位于同一个印刷电路板上。
12.如权利要求9所述的系统，其特征在于，所述数据接收装置被配置成用于将所述调制时钟信号或从所述调制时钟信号导出的归一化时钟信号用作检索所述第一数据和所述第二数据的主时钟信号。
13.如权利要求9所述的系统，其特征在于，所述调制时钟信号基于振幅的多个绝对值在所述调制时钟信号的每个时钟周期中包括所述第一数据的多个位。
14.如权利要求13所述的系统，其特征在于，所述调制时钟信号基于多个数据值的多个判定阈值在所述调制时钟信号的每半个时钟周期中包括所述第一数据的多个位。
15.如权利要求9所述的系统，其特征在于，所述数据传输装置包括数据驱动器，所述数据驱动器被配置成用于生成所述数据信号并且向所述数据输出端输出所述数据信号。
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