CN1983104A - 接口电路及其时钟输出法、数据处理电路及系统 - Google Patents

接口电路及其时钟输出法、数据处理电路及系统 Download PDF

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Abstract

本发明提供一种接口电路、数据处理电路、数据处理系统、集成电路、接口电路的时钟输出方法。本发明的接口电路，其中根据用来输出时钟和数据的控制信号从一方电平变为另一电平，对与时钟同步、串行输入数据的数据寄存器输出所述时钟和所述数据，其特征在于，该接口电路包括：时钟输出机构，其检测所述控制信号从一方电平变为另一电平时的所述时钟的电平，在检测出所述时钟的一方电平时，直接向所述数据寄存器输出所述时钟，在检测出所述时钟的另一电平时，向所述数据寄存器输出从另一个电平向一方电平变化后的所述时钟。

Description

接口电路及其时钟输出法、数据处理电路及系统
本申请是申请号为：200410079724.6、申请日为2004.9.17、发明名称为：接口电路及其时钟输出法、数据处理电路及系统的发明专利申请的分案申请。
技术领域
本发明涉及接口电路、数据处理电路、数据处理系统、集成电路、接口电路的时钟输出方法。
背景技术
汽车音响、家用音响等一套设备内置有执行与音频有关的数据处理用的多个数据处理电路。这些数据处理电路经由微型计算机等控制器和适当的总线而并联连接，通过从控制器供给数据，从而一边与其他数据处理电路实行的数据处理同步，一边执行所请求的数据处理。
参照图9，说明具有多个数据处理电路和控制器的数据处理系统。图9是用来说明具有多个数据处理电路和控制器的数据处理系统的框图。另外，在图9中，多个数据处理电路是PLL(Phase Locked Loop)、LCD(LiquidCrystal Display)驱动器、DSP(Digital Signal Processor)、FM多路接收电路，但并不限于此。
控制器2与PLL4、LCD驱动器6、DSP8、FM多路接收电路10之间，通过发送控制信号CE用的数据总线DB1、发送时钟CL用的数据总线DB2、发送数据DI用的数据总线DB3、发送数据DO用的数据总线DB4而适当地连接着。
控制器2向PLL4、LCD驱动器6、DSP8、FM多路接收电路10输出控制信号CE、时钟CL、数据DI。另外，控制器2在向PLL4、LCD驱动器6、DSP8、FM多路接收电路10输出控制信号CE、时钟CL的同时，从PLL4、LCD驱动器6、DSP8、FM多路接收电路10输入数据DO。另外，控制器2与PLL4、LCD驱动器6、DSP8、FM多路接收电路10之间也可以不通过数据总线DB4相连。例如，控制器2和LCD驱动器6之间不通过数据总线DB4相连。
PLL4执行电子调谐器的调谐处理等，具有：在其与控制器2之间输入输出数据的接口电路4A和保持从接口电路4A输出的数据的数据寄存器4B。另外，LCD驱动器6执行电子调谐器的频率显示处理等，具有：在其与控制器2之间输入数据的接口电路6A和保持从接口电路6A输出的数据的数据寄存器6B。此外，DSP8例如执行音频数据的数字处理，具有：在其与控制器2之间输入输出数据的接口电路8A和保持从接口电路8A输出的数据的数据寄存器8B。进一步，FM多路接收电路10译码处理FM多路复用的重叠数据，具有：在其与控制器2之间输入输出数据的接口电路10A和保持从接口电路10A输出的数据的数据寄存器10B。
＝＝＝接口电路的一例＝＝＝
参照图9、图10、图11，说明用于图9的PLL4、LCD驱动器6、DSP8、FM多路接收电路10的接口电路的一例。图10是表示接口电路的一例的图。图11是说明图10的接口电路的动作用的时间图。另外，图10的接口电路没有向控制器2输出数据DO用的数据总线DB4。
接口电路输入控制信号CE、时钟CL、数据DI，输出时钟SCL、数据SDI。接口电路由AND门102和AND门104(时钟输出电路)构成。AND门102根据控制信号CE的电平，输出数据DI来作为数据SDI。即，AND门102在控制信号CE为“L”(低电平)时关闭门，在控制信号CE为“H”(高电平)时打开门，输出数据DI来作为数据SDI。另外，AND门104根据控制信号CE的电平输出时钟CL来作为时钟SCL。即，AND门104在控制信号CE为“L”时，关闭门，在控制信号CE为“H”时，打开门，而输出时钟CL作为时钟SCL。
控制器2在控制信号CE为“L”时，将时钟CL固定为“L”，同时，将数据DI设为不恒定。另外，控制器2在控制信号CE为“H”时，输出时钟CL和与该时钟CL同步的数据DI。即，当控制信号CE为“L”时，从AND门102输出“L”的数据SDI，从AND门104输出“L”的时钟SCL。另外，当控制信号CE为“H”时，从AND门102输出与数据DI相同的数据SDI，从AND门104输出与时钟CL相同的时钟SCL。由此，数据寄存器同步于时钟SCL，串行输入数据SDI后保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。另外，控制器2在输出时钟CL和数据DI时，必须将成为目标的数据处理电路设为启动，将与目标不同的其他数据处理电路设为禁止。因此，控制器2本身的程序处理负担变大。
＝＝＝接口电路的其他例子＝＝＝
参照图9、图13、图14，说明用于图9的PLL4、LCD驱动器6、DSP8、FM多路接收电路10的接口电路的其他例子。图13是表示接口电路的其他例的电路图。图14是说明图13的接口电路的动作用的时间图。另外，图13的接口电路没有向控制器2输出数据DO用的数据总线DB4。这里，图13的接口电路以硬件识别成为目标的数据处理电路。由此，可以减轻控制器2本身的程序处理的负担。
PLL4、LCD驱动器6、DSP8、FM多路复用电路10具有识别各自用的固有的地址码。另外，控制器2在控制信号CE为“L”时，输出时钟CL和同步于该时钟CL的数据DI(地址码A0～A7)，在控制信号CE为“H”时，输出时钟CL和与该时钟CL同步的同时、接着数据DI(地址码A0～A7)的数据DI(数据D0～Dn-1)。此外，控制器2即使在控制信号CE为“L”时，也在输出数据DI(地址码A0～A7)之外的期间内，将时钟CL固定为“L”。另外，地址码并不限于8比特。
接口电路输入控制信号CE、时钟CL、数据DI，输出时钟SCL、数据SDI。接口电路由地址寄存器202、地址译码器204、延迟电路206、反相器208、AND门210、OR门212、D型触发器214、AND门216、AND门218(时钟输出电路)构成。地址寄存器202在时钟CL上升的定时中，串行输入数据DI(地址码A0～A7)。地址译码器204译码输入到地址寄存器202的8比特的地址码A0～A7是否与预定的固有地址码一致，在两者的地址码一致时，例如，输出“H”。而且，地址译码器204是具有PLA(Programmable Logic Array)、逻辑门等的硬件。OR门212仅在从控制信号CE从“H”变为“L”的变化点到延迟电路206的延迟时间中输出“L”。AND门210仅在从控制信号CE从“H”变为“L”的变化点到延迟电路206的延迟时间中输出“H”。由此，D型触发器214在控制信号CE从“H”变为“L”的变化点中复位，在控制信号CE从“L”变为“H”的变化点中保持地址译码器204的译码输出，同时，输出与该译码输出相同的数据EN。即，D型触发器214在输入到地址寄存器202的8比特的地址码A0～A7与分配给PLL4、LCD驱动器6、DSP8、FM多路接收电路10等各数据处理电路的固有地址码一致时，输出“H”的数据EN。AND门216根据数据EN的电平，输出数据DI(数据D0～Dn-1)来作为数据SDI。即，AND门216在数据EN为“L”时，关闭门，在数据EN为“H”时，打开门后输出数据DI(数据D0～Dn-1)来作为数据SDI。另外，AND门218根据控制信号CE和数据EN的电平，输出时钟CL来作为时钟SCL。即，AND门218在控制信号CE和数据EN的之一为“L”时关闭门，在控制信号CE和数据EN为“H”时打开门，并输出时钟CL来作为时钟SCL。
由于控制信号CE为“L”时，数据EN也为“L”，所以从AND门216输出“L”的数据SDI，从AND门218输出“L”的时钟SCL。另外，由于控制信号CE为“H”时，数据EN也为“H”，所以从AND门216输出与数据DI(数据D0～Dn-1)相同的数据SDI，从AND门218输出与时钟CL相同的时钟SCL。由此，数据寄存器同步于时钟SCL而串行输入数据SDI后保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。
【专利文献1】
特公平3-31298号公报
在控制器2中，在根据控制器2本身的标准，停止时钟CL时，有将时钟CL固定为“L”的控制器和将时钟CL固定为“H”的控制器。
图11是说明控制器2为将时钟CL固定为“L”的样式时的图10的接口电路的动作用的时间图。另一方面，图12是说明控制器2为将时钟CL固定为“H”的样式时的图10的接口电路的动作用的时间图。在控制器2为将时钟CL固定为“H”的后者的样式时，AND门104在AND门102输出数据D0之前的定时中，输出一个时钟(伪时钟)。由此，有数据寄存器保持数据D0之前的数据“L”，数据处理电路错误执行数据处理的危险。
另外，图14是说明控制器2为将时钟CL固定为“L”的样式时的图13的接口电路的动作用的时间图。另一方面，图15是控制器2为将时钟CL固定为“H”的样式时的图13的接口电路的动作用的时间图。在控制器2为将时钟CL固定为“H”的后者的样式时，AND门216在数据D0之前输出地址码A7，AND门218在AND门216输出地址码A7的定时中，输出一个时钟(伪时钟)。由此，有数据寄存器保持了地址码A7，数据处理电路错误执行数据处理的危险。
此外，即使设数据处理电路或接口电路包括计数时钟SCL的数目的时钟计数器，但根据控制器2的样式，而有不能输出与数据SDI的比特数数目相同的时钟SCL，不能正确执行数据处理的危险。进一步，即使设数据处理电路或接口电路包括对应于控制器2的样式的多个时钟计数器、复杂的时钟计数器，也有想要避免的电路规模极大的问题。
发明内容
本发明的目的在于提供一种接口电路、数据处理电路、数据处理系统、集成电路、接口电路的时钟输出方法。
解决所述问题用的主要发明是一种接口电路，其中根据用来输出时钟和数据的控制信号从一方电平变为另一电平，对与时钟同步、串行输入数据的数据寄存器输出所述时钟和所述数据，其特征在于，该接口电路包括：时钟输出机构，其检测所述控制信号从一方电平变为另一电平时的所述时钟的电平，在检测出所述时钟的一方电平时，直接向所述数据寄存器输出所述时钟，在检测出所述时钟的另一电平时，向所述数据寄存器输出从另一个电平向一方电平变化后的所述时钟。
该接口电路在适当的定时中向数据寄存器输出适当的数据。由此，该接口电路在使电路规模降低的同时，降低了成本，进一步，防止了后级电路规模增大，并使数据处理可靠。
根据本发明，在减小了电路规模的同时，使成本降低，进一步，使后级的数据处理可靠。
附图说明
图1是表示本发明的接口电路的一例的电路图。
图2是表示图1的改良例的电路图。
图3是用来说明控制器为将时钟CL固定为“L”的样式时的图1的接口电路的动作的时间图。
图4是用来说明控制器为将时钟CL固定为“H”的样式时的图1的接口电路的动作的时间图。
图5是表示本发明的接口电路的另一例的电路图。
图6是表示图5的改良例的电路图。
图7是用来说明控制器为将时钟CL固定为“L”的样式时的图5的接口电路的动作的时间图。
图8是用来说明控制器为将时钟CL固定为“H”的样式时的图5的接口电路的动作的时间图。
图9是用来说明具有多个数据处理电路和控制器的数据处理系统的框图。
图10是表示现有的接口电路的一例的电路图。
图11是用来说明控制器为将时钟CL固定为“L”的样式时的图10的接口电路的动作的时间图。
图12是用来说明控制器为将时钟CL固定为“H”的样式时的图10的接口电路的动作的时间图。
图13是表示现有的接口电路的另一例的电路图。
图14是用来说明控制器为将时钟CL固定为“L”的样式时的图13的接口电路的动作用的时间图。
图15是用来说明控制器为将时钟CL固定为“H”的样式时的图13的接口电路的动作用的时间图。
图中：2-控制器，4-PLL，6-LCD驱动器，8-DSP，10-电子调谐器，302-AND门(数据输出电路)，30、314-逻辑电路(时钟输出机构、时钟输出电路)，306-反相器，308-AND门，310-锁存电路，312、316-AND门(门电路)，402-地址寄存器，404-地址译码器，414-D型触发器，416-AND门(数据输出电路)，418、428-逻辑电路(时钟输出机构、时钟输出电路)，420-反相器，422-AND门，424-锁存电路，426、430-AND门(门电路)。
具体实施方式
根据本说明书和附图的记载，至少可以明白下列事项。
＝＝＝接口电路的一例＝＝＝
参照图1、图2、图3、图4，说明用于图9的PLL4、LCD驱动器6、DSP8、FM多路接收电路10的本发明的接口电路。图1是用来说明本发明的接口电路的一例的电路图。图2是用来说明图1的改良例的电路图。图3是用来说明控制器2为将时钟CL固定为“L”的样式时的图1的接口电路的动作的时间图。进一步，图4是用来说明控制器2为将时钟CL固定为“H”的样式时的图1的接口电路的动作的时间图。另外，图1的接口电路没有向控制器2输出数据DO用的数据总线DB4。
<接口电路的构成>
控制器2在控制信号CE为“L”时，将时钟CL固定为“L”，同时，将数据DI设为不恒定。另外，控制器2在控制信号CE为“H”时，输出时钟CL以及与该时钟CL同步的数据DI。
接口电路输入控制信号CE、时钟CL、数据DI，输出时钟SCL、数据SDI。接口电路由AND门302(数据输出电路)和逻辑电路304(时钟输出机构、时钟输出电路)构成。AND门302根据控制信号CE的电平，输出数据DI来作为数据SDI。即，AND门302在控制信号CE为“L”时，关闭门，在控制信号CE为“H”时，打开门，输出数据DI来作为数据SDI。
逻辑电路304根据控制信号CE的电平，输出时钟CL来作为时钟SCL。更详细的，逻辑电路304由反相器306、AND门308、锁存电路310和AND门312(门电路)构成。反相器306输出相对于时钟CL的反转逻辑/CL。AND门308根据控制信号CE的电平输出反转时钟/CL来作为锁存时钟LCL。即，AND门308在控制信号CE为“L”时，关闭门，在控制信号CE为“H”时，打开门，输出反转时钟/CL来作为锁存时钟LCL。锁存电路310根据锁存时钟LCL的电平，锁存成为“H”的电压V(用来允许时钟SCL的输出的数据)，并作为数据SCLEN输出。即，锁存电路310在锁存时钟LCL从“L”上升到“H”的定时，即，在控制信号CE成为“H”的同时、时钟CL成为“L”的定时中，通过锁存电压V，而输出“H”的数据SCLEN。另外，锁存电路310在控制信号CE为“L”时，进行复位，而输出“L”的数据SCLEN。AND门312根据控制信号CE和数据SCLEN的电平，输出时钟CL来作为时钟SCL。即，AND门312在控制信号CE和数据SCLEN的之一是“L”时，关闭门，在控制信号CE和数据SCLEN为“H”时，打开门并输出时钟CL来作为时钟SCL。
图2的逻辑电路314是能与图1的逻辑电路304置换的电路。另外，对于图2中的与图1相同的元件，在记为同一符号的同时，省略说明。
AND门316根据数据SCLEN的电平，输出时钟CL来作为时钟SCL。即，AND门316在数据SCLEN为“L”时，关闭门，在数据SCLEN为“H”时，打开门，并输出时钟CL来作为时钟SCL。
由此，逻辑电路314不需要向AND门316供给控制信号CE用的信号线。即，在集成化具有逻辑电路314的接口电路的情况下，由于不需要芯片上的上述信号线的引线，所以可降低调制波等噪声的影响，进一步，可以使集成电路小型化。
<接口电路的动作>
参照图1和图3，说明控制器2为将时钟CL固定为“L”后停止的样式时的接口电路的动作。
在控制信号CE为“L”时，从AND门302输出“L”的数据SDI。这时，由于复位锁存电路310，所以从AND门312输出“L”的时钟SCL。
在为控制信号CE在从“L”上升到“H”的定时时，由于在控制信号CE为“H”的同时，时钟CL为“L”的状态下停止，所以AND门308输出上升到“H”的锁存时钟LCL。这时，由于锁存电路310解除复位，所以在锁存时钟LCL上升到“H”的定时中通过锁存电压V，而输出“H”的数据SCLEN。
当控制信号CE为“H”时，从AND门302输出与数据DI相同的数据SDI。这时，由于锁存电路310锁存电压V，所以从AND门312输出与时钟CL相同的时钟SCL。
在连接将时钟CL固定为“L”的样式的控制器2和具有图1的接口电路的数据处理电路的情况下，用来打开AND门312的数据SCLEN在与控制信号CE从“L”上升到“H”的定时相同的定时中，从“L”上升到“H”。即，从AND门312输出与数据SDI同步的同时、与数据SDI的比特数数目相同的时钟SCL。由此，数据寄存器同步于时钟SCL而串行输入数据SDI后进行保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。
接着，参照图1和图4，说明控制器2为将时钟CL固定为“H”后停止的样式时的接口电路的动作。
在控制信号CE为“L”时，从AND门302输出“L”的数据SDI。这时，由于复位锁存电路310，所以从AND门312输出“L”的时钟SCL。
在为控制信号CE从“L”上升到“H”的定时时，由于时钟CL在“H”状态下停止，所以AND门308输出“L”的锁存时钟LCL。这时，锁存电路310仅解除复位，不锁存电压V。之后，在为停止的时钟CL最初从“H”下降到“L”的定时时，由于控制信号CE为“H”的同时，时钟CL为“L”，所以AND门308输出上升到“H”的锁存时钟LCL。这时，锁存电路310在锁存时钟LCL上升到“H”的定时中，通过锁存电压V，而输出“H”的数据SCLEN。
在控制信号CE为“H”时，从AND门302输出与数据DI相同的数据SDI。进一步，控制信号CE和数据SCLEN为“H”时，由于锁存电路310锁存电压V，所以从AND门312输出与时钟CL相同的时钟SCL。
在连接将时钟CL固定为“H”的样式的控制器2和具有图1的接口电路的数据处理电路的情况下，在用来打开AND门312的数据SCLEN在比控制信号CE从“L”上升到“H”的定时晚的定时中，即，与停止的时钟CL最初从“H”下降到“L”的定时相同的定时中从“L”上升到“H”。即，从AND门312输出与数据SDI同步的同时、与数据SDI的比特数数目相同的时钟SCL。由此，数据寄存器同步于时钟SCL而串行输入数据SDI后进行保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。
另外，控制器2在输出时钟CL和数据DI时，启动成为目标的数据处理电路，禁止不是目标的其他数据处理电路。
＝＝＝接口电路的其他例子＝＝＝
参照图5、图6、图7、图8，说明用于图9的PLL4、LCD驱动器6、DSP8、FM多路接收电路10的接口电路的其他例子。图5是用来说明接口电路的其他例子的电路图。图6是用来说明图5的改良例的电路图。图7是用来说明控制器2为将时钟CL固定为“L”的样式时的图5的接口电路的动作的时间图。进一步，图8是用来说明控制电路2为将时钟CL固定为“H”的样式时的图5的接口电路的动作的时间图。另外，图5的接口电路没有向控制器2输出数据DO用的数据总线DB4。在这里，图5的接口电路以硬件来识别成为目标的数据处理电路。
<接口电路的构成>
PLL4、LCD驱动器6、DSP8、FM多路接收电路10具有识别各自用的固有的地址码。另外，控制器2在控制信号CE为“L”时，输出时钟CL和同步于该时钟CL的数据DI(地址码A0～A7)，当控制信号CE为“H”时，输出时钟CL和与该时钟CL同步且接着数据DI(地址码A0～A7)的数据DI(数据D0～Dn-1)。另外，控制器2即使在控制信号CE为“L”时，也在输出数据DI(地址码A0～A7)之外的期间将时钟CL固定为“L”(图7)或“H”  (图8)。另外，地址码并不限于8比特。
接口电路输入控制信号CE、时钟CL、数据DI，输出时钟SCL、数据SDI。接口电路由地址寄存器402、地址译码器404、延迟电路406、反相器408、AND门410、OR门412、D型触发器414、AND门416(数据输出电路)和逻辑电路418(时钟输出机构、时钟输出电路)构成。地址寄存器402在时钟CL上升的定时中串行输入数据DI(地址码A0～A7)。地址译码器404译码输入到地址寄存器402中的8比特的地址码A0～A7是否与预定的固有地址码一致，在两者的地址码一致的情况下例如输出“H”。另外，地址译码器404是具有PLA、逻辑门等的硬件。OR门412仅在从控制信号CE从“H”变为“L”的变化点到延迟电路406的延迟时间中输出“L”。AND门410仅在控制信号CE从“L”变为“H”的变化点到延迟电路406的延迟时间中输出“H”。由此，D型触发器414在控制信号CE从“H”变为“L”的变化点被复位，在控制信号CE从“L”变为“H”的变化点保持地址译码器404的译码输出，同时输出与该译码输出相同的数据EN。即，D型触发器414在输入地址寄存器402的8比特的地址码A0～A7与分配给PLL4、LCD驱动器6、DSP8、FM多路接收电路10等各数据处理电路的固有地址码一致时，输出“H”的数据EN。AND门416根据数据EN的电平，输出数据DI(数据D0～Dn-1)来作为数据SDI。即，AND门416在数据EN为“L”时，关闭门，在数据EN为“H”时，打开门并生成数据DI(数据D0～Dn-1)来作为数据SDI。
另外，逻辑电路418根据控制信号CE和数据EN的电平，输出时钟CL来作为时钟SCL。更详细的，逻辑电路418由反相器420、AND门422、锁存电路424、AND门426(门电路)构成。反相器420输出相对于时钟CL的反转时钟/CL。AND门422根据数据EN的电平，输出反转时钟/CL来作为锁存时钟LCL。即，AND门422在数据EN为“L”时关闭门，在数据EN为“H”时，打开门并输出反转时钟/CL来作为锁存时钟LCL。锁存电路424根据锁存时钟LCL的电平，锁存为“H”的电压V(允许时钟SCL的输出用的数据)，并作为数据SCLEN输出。即，锁存电路424在锁存时钟LCL从“L”上升到“H”的定时中，即，数据EN从“L”到“H”的同时、时钟CL从“H”到“L”的定时中，通过锁存电压V而输出“H”的数据SCLEN。而且，锁存电路424在数据EN为“L”时，进行复位，输出“L”的数据SCLEN。AND门426根据控制信号CE和数据SCLEN的电平，输出时钟CL来作为时钟SCL。即，AND门426在控制信号CE和数据SCLEN的之一为“L”时，关闭门，在控制信号CE和数据SCLEN为“H”时，打开门后，并输出时钟CL来作为时钟SCL。
图6的逻辑电路428是能与图5的逻辑电路418置换的电路。另外，对于图6的与图5相同的元件，记为同一序号的同时，省略说明。
AND门430根据数据SCLEN的电平，输出时钟CL来作为时钟SCL。即，AND门430在数据SCLEN为“L”时，关闭门，在数据SCLEN为“H”时，打开门，输出时钟CL来作为时钟SCL。
由此，逻辑电路428不需要向AND门430供给控制信号CE用的信号线。即，在集成化具有逻辑电路428的接口电路的情况下，由于不需要芯片上的上述信号线的引线，故可以降低调制波等噪声的影响，进一步可以小型化集成电路。
<接口电路的动作>
参照图5和图7，说明控制器2为将时钟CL固定为“L”后停止的样式时的接口电路的动作。
在控制信号CE为“L”时，同步于时钟CL向地址寄存器402串行输入数据DI(地址码A0～A7)。这时，D型触发器414在复位后，仅解除复位，不保持地址译码器404的译码输出。即，从AND门416输出“L”的数据SDI。另外，锁存电路424由从D型触发器414输出的“L”的数据EN来进行复位。即，从AND门426输出“L”的时钟SCL。
在控制信号CE从“L”上升到“H”的定时中，D型触发器414保持地址译码器404的译码输出。并且，D型触发器414在输入到地址寄存器402的8比特的地址码A0～A7与预定的固有地址码一致时，输出“H”的数据EN。这时，由于在数据EN为“H”的同时，时钟CL在“L”的状态下停止，所以AND门422输出从“L”上升到“H”的锁存时钟LCL。进一步，锁存电路424由于解除复位，所以在锁存时钟LCH上升到“H”的定时中通过锁存电压V来输出“H”的数据SCLEN。
当控制信号CE为“H”时，由于数据EN为“H”，所以从AND门416输出与数据DI相同的数据SDI(数据D0～Dn-1)。这时，由于锁存电路424锁存电压V，所以从AND门426输出与时钟CL相同的时钟SCL。
在连接将时钟CL固定为“L”的样式的控制器2和具有图5的接口电路的数据处理电路的情况下，用来打开AND门426的数据SCLEN在与控制信号CE和数据EN从“L”上升到“H”的定时相同的定时中从“L”上升到“H”。即，从AND门426输出与数据SDI(数据D0～Dn-1)的比特数相同且同步的时钟SCL。由此，数据寄存器同步于时钟SCL而串行输入数据SDI后保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。
接着，参照图5和图8，说明控制器2为将时钟CL固定为“H”后停止的样式时的接口电路的动作。
在控制信号CE为“L”时，同步于时钟CL向地址寄存器402串行输入数据DI(地址码A0～A7)。这时，D型触发器414在复位后，仅解除复位，不保持地址译码器404的译码输出。即，从AND门416输出“L”的数据SDI。另外，锁存电路424由从D型触发器414输出的“L”的数据EN来进行复位。即，从AND门426输出“L”的时钟SCL。
在控制信号CE从“L”上升到“H”的定时中，D型触发器414保持地址译码器404的译码输出。并且，D型触发器414在输入到地址寄存器402的8比特的地址码A0～A7与预定的固有地址码一致时，输出“H”的数据EN。这时，由于时钟CL在“H”下停止，所以AND门422输出“L”的锁存时钟LCL。进一步，锁存电路424仅解除复位，不锁存电压V。然后，在停止的时钟CL最初从“H”下降到“L”的定时中，由于在数据EN成为“H”的同时，时钟CL为“L”，故AND门422输出上升到“H”的锁存时钟LCL。再有，锁存电路424在锁存时钟LCL上升到“H”的定时中，通过锁存电压V来输出“H”的数据SCLEN。
在数据EN为“H”时，从AND门416输出与数据DI相同的数据SDI(数据D0～Dn-1)。进一步，在控制信号CE和数据SCLEN为“H”时，由于锁存电路424锁存电压V，所以从AND门426输出与时钟CL相同的时钟SCL。
在连接将时钟CL固定为“H”的样式的控制器2和具有图5的接口电路的数据处理电路的情况下，用来打开AND门426的数据SCLEN在比控制信号CE和数据EN从“L”上升到“H”的定时晚的定时中，即，与停止的时钟CL最初从“H”下降到“L”的定时相同的定时中，从“L”上升到“H”。即，从AND门426输出与数据SDI(数据D0～Dn-1)数目相同且同步的时钟SCL。由此，数据寄存器同步于时钟SCL而串行输入数据SDI后保持。数据处理电路使用数据寄存器保持的比特值来执行适当的数据处理。
另外，由于不存在与从AND门416输出的数据SDI(地址码A7)同步的时钟SCL，故数据寄存器不保持地址码A7。
如上所述，在根据控制信号CE从“L”变化到“H”，对同步于时钟SCL来串行输入数据SDI的数据寄存器4B、6B、8B、10B适当输出时钟SCL和数据SDI的接口电路中，包括检测出控制信号CE从“L”变化到“H”时的时钟CL的电平，并将与数据SDI的比特数数目相同的时钟SCL适当输出到数据寄存器4B、6B、8B、10B的逻辑电路304、418。
该逻辑电路304、418以硬件检测控制信号CE从“L”变为“H”时的时钟CL的电平。即，逻辑电路304、418在控制信号CE从“L”变为“H”时的时钟CL在“L”状态下停止时，输出与时钟CL相同的时钟SCL，当控制信号CE从“L”变为“H”时的时钟CL在“H”状态下停止时，输出与停止的时钟CL最初从“H”变为“L”后的时钟CL相同的时钟SCL。即，逻辑电路304、418输出与数据SDI的比特数数目相同且同步的时钟SCL，而与控制器2为将时钟CL固定为“L”或“H”的其中之一的样式无关。并且，数据寄存器4B、6B、8B、10B在适当的定时中保持数据SDI，数据处理电路执行适当的数据处理。由此，由于不需要对应于控制器2的样式的多个时钟计数器、复杂的时钟计数器等，故在降低电路规模的同时，降低成本，进一步使后级的数据处理可靠。另外，接口电路也可以在控制信号CE为“L”时输出时钟SCL和数据SDI。这种情况下，接口电路可以有用来反转控制信号CE并输入的反相器(未图示)。
另外，在该接口电路中，逻辑电路418只在控制信号CE为“L”时，输入的地址码(A0～A7)与预定的地址码一致的情况下，检测控制信号CE从“L”变为“H”时的时钟CL的电平，并向数据寄存器4B、6B、8B、10B适当输出与数据SDI的比特数数目相同的时钟SCL。该接口电路可以用硬件可靠地检测出成为目标的数据处理电路。
此外，在根据控制信号CE从“L”变为“H”，而对同步于时钟SCL串行输入数据SDI的数据寄存器4B、6B、8B、10B适当输出时钟SCL和数据SDI的接口电路中，也能实现检测控制信号CE从“L”变为“H”时的时钟CL的电平，并向数据寄存器4B、6B、8B、10B适当输出与数据SDI的比特数数目相同的时钟SCI的接口电路的时钟输出方法。
再有，在该接口电路的时钟输出方法中，也能实现：仅在控制信号CE为“L”时输入的地址码(A0～A7)与预定的地址码一致的情况下，检测控制信号CE从“L”变为“H”时的时钟CL的电平，向数据寄存器4B、6B、8B、10B适当输出与数据SDI的比特数数目相同的时钟SCL。
＝＝＝数据处理电路＝＝＝
在PLL4、LCD驱动器、DSP8、FM多路接收电路10等数据处理电路中设置图1、图2、图5、图6的接口电路。由此，在减小数据处理电路的电路规模的同时，降低了成本。
＝＝＝数据处理系统＝＝＝
具有图1、图2、图5、图6的接口电路的数据处理电路经由控制器2和数据总线DB1、DB2、DB3、DB4而适当连接，与控制器2一起实现数据处理系统。由此，数据处理系统在减小电路规模的同时，降低成本，能在预定的基板区域中设置更多的数据处理电路。
＝＝＝集成电路＝＝＝
图1、图2、图5、图6的接口电路也可以是在芯片上形成的集成电路。这种情况下，图1、图2的接口电路也能用作多种数据处理电路用的通用IC。另外，图5、图6的接口电路通过可从外部改变地址译码器404中的预定的地址码，从而能用作多种数据处理电路用的通用IC。再有，具有图1、图2、图5、图6的接口电路的数据处理电路也可以是在芯片上形成的集成电路。这种情况下，图1、图2、图5、图6的接口电路也可用作与控制器2相连的定制IC。
＝＝＝其他实施方式＝＝＝
上面，说明了本发明的接口电路、数据处理电路、数据处理系统、集成电路、接口电路的时钟输出方法，但是上述说明仅用于容易理解本发明，而不限定本发明。本发明可以变更、进，只要不脱离本发明的精神即可，同时，本发明当然包括其等价物。

Claims (19)

1.一种接口电路，其中根据用来输出时钟和数据的控制信号从一方电平变为另一电平，对与时钟同步、串行输入数据的数据寄存器输出所述时钟和所述数据，其特征在于，该接口电路包括：
时钟输出机构，其检测所述控制信号从一方电平变为另一电平时的所述时钟的电平，在检测出所述时钟的一方电平时，直接向所述数据寄存器输出所述时钟，在检测出所述时钟的另一电平时，向所述数据寄存器输出从另一个电平向一方电平变化后的所述时钟。
2.根据权利要求1所述的接口电路，其特征在于，
仅在所述控制信号是一方电平时输入的地址与预定的地址一致的情况下，
所述时钟输出机构在检测出所述时钟的一方电平时，直接向所述数据寄存器输出所述时钟，在检测出所述时钟的另一电平时，向所述数据寄存器输出从另一个电平向一方电平变化后的所述时钟。
3.根据权利要求1或2所述的接口电路，其特征在于，所述时钟输出机构是根据为一方电平的所述控制信号，停止所述时钟的输出；根据为另一电平的所述控制信号和为一方电平的所述时钟，允许所述时钟的输出的逻辑电路。
4.根据权利要求2所述的接口电路，其特征在于，所述时钟输出机构是根据为一方电平的所述控制信号，停止所述时钟的输出，在所述输入的地址与预定的地址一致后，根据为另一电平的所述控制信号和为一方电平的所述时钟，允许所述时钟的输出的逻辑电路。
5.一种接口电路，其中具有：数据输出电路，其根据控制信号，对同步于时钟且串行输入数据的数据寄存器输出所述数据；和时钟输出电路，其根据所述控制信号，对所述数据寄存器输出所述时钟，其特征在于，所述时钟输出电路具有：
锁存电路，其根据所述控制信号以及为一方电平的所述时钟，锁存允许所述时钟的输出用的数据；和
门电路，其根据所述控制信号和所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
6.一种接口电路，其中具有：数据输出电路，其根据控制信号，对同步于时钟且串行输入数据的数据寄存器输出所述数据；和时钟输出电路，其根据控制信号，对所述数据寄存器输出所述时钟，其特征在于，所述时钟输出电路具有：
锁存电路，其根据所述控制信号和为一方电平的所述时钟，锁存允许所述时钟的输出用的数据；和
门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
7.一种接口电路，其中具有：
地址寄存器，同步于时钟并串行输入地址码；
地址译码器，检测输入到所述地址寄存器的地址码与预定的地址码是否一致；
保持电路，根据控制信号从一方电平变为另一电平，而保持所述地址译码器的译码输出；
数据输出电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码输出，向同步于所述时钟并串行输入接着所述地址码的数据的数据寄存器，输出所述数据；和
时钟输出电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码器输出和为另一电平的所述控制信号，向所述数据寄存器输出所述时钟，
其特征在于，所述时钟输出电路具有：
锁存电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码器输出和为一方电平的所述时钟，锁存允许所述时钟的输出用的数据；和
门电路，其根据为另一电平的所述控制信号和所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
8.一种接口电路，其中具有：
地址寄存器，同步于时钟并串行输入地址码；
地址译码器，检测输入到所述地址寄存器的地址码与预定的地址码是否一致；
保持电路，根据控制信号从一方电平变为另一电平，而保持所述地址译码器的译码器输出；
数据输出电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码器输出，向同步于所述时钟并串行输入接着所述地址码的数据的数据寄存器，输出所述数据；和
时钟输出电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码器输出和为另一电平的所述控制信号，向所述数据寄存器输出所述时钟，
其特征在于，所述时钟输出电路具有：
锁存电路，其根据所述保持电路保持的、输入到所述地址寄存器的地址码与预定的地址码一致时的译码器输出和为一方电平的所述时钟，锁存允许所述时钟的输出用的数据；和
门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
9.一种接口电路，其中具有：数据输出电路，其根据控制信号，对同步于时钟且串行输入数据的数据寄存器输出所述数据；和时钟输出电路，其根据控制信号，对所述数据寄存器输出所述时钟，其特征在于，所述时钟输出电路具有：
锁存电路，其在所述控制信号为一方电平时复位，在所述控制信号为另一电平时解除复位，在所述控制信号为另一电平且所述时钟为一方电平时，锁存允许所述时钟的输出用的数据；和
门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
10.一种接口电路，其中具有：数据输出电路，其根据控制信号，对同步于时钟且串行输入数据的数据寄存器输出所述数据；和时钟输出电路，其根据控制信号，对所述数据寄存器输出所述时钟，其特征在于，所述时钟输出电路具有：
第一门电路，其根据所述控制信号及为一方电平的所述时钟，输出锁存时钟；
锁存电路，其根据所述锁存时钟，锁存允许所述时钟的输出用的数据；和
第二门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
11.一种接口电路，其中具有：
地址寄存器，同步于时钟并串行输入地址码；
地址译码器，对输入到所述地址寄存器的地址码进行译码；
保持电路，根据控制信号从一方电平变为另一电平，而将表示输入到所述地址寄存器的地址码是预定的地址码的第一译码器输出或者表示输入到所述地址寄存器的地址码不是所述预定的地址码的第二译码器输出，作为所述地址译码器的译码器输出进行保持；
数据输出电路，根据所述保持电路保持的所述第一译码器输出，对同步于所述时钟并串行输入接着所述地址码的数据的数据寄存器，输出所述数据；和
时钟输出电路，根据所述保持电路保持的所述第一译码器输出，对所述数据寄存器输出所述时钟，
其特征在于，所述时钟输出电路具有：
锁存电路，其在所述保持电路保持所述第一译码器输出时解除复位，在所述保持电路保持第一译码器输出且所述时钟为一方电平时锁存允许所述时钟的输出用的数据；和
门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
12.一种接口电路，其中具有：
地址寄存器，同步于时钟并串行输入地址码；
地址译码器，对输入到所述地址寄存器的地址码进行译码；
保持电路，根据控制信号从一方电平变为另一电平，而将表示输入到所述地址寄存器的地址码是预定的地址码的第一译码器输出或者表示输入到所述地址寄存器的地址码不是所述预定的地址码的第二译码器输出，作为所述地址译码器的译码器输出进行保持；
数据输出电路，根据所述保持电路保持的所述第一译码器输出，对同步于所述时钟并串行输入接着所述地址码的数据的数据寄存器，输出所述数据；和
时钟输出电路，根据所述保持电路保持的所述第一译码器输出，对所述数据寄存器输出所述时钟，
其特征在于，所述时钟输出电路具有：
第一门电路，其根据所述保持电路保持的所述第一译码器输出及为一方电平的所述时钟，输出锁存时钟；
锁存电路，其根据所述锁存时钟，锁存允许所述时钟的输出用的数据；和
第二门电路，其根据所述锁存电路锁存的允许所述时钟的输出用的数据，输出所述时钟。
13.一种接口电路，其向数据寄存器输出时钟及数据，该数据寄存器在控制信号为一方电平时与时钟同步地输入地址码，在所述控制信号为另一电平时与所述时钟同步地串行输入紧接于所述地址码之后的数据，其特征在于，该接口电路包括：
检测机构，其检测所述控制信号从一方电平变化到另一电平时的、所述地址码及所述数据之间的所述时钟的电平；和
时钟输出机构，其根据所述检测机构检测出的所述时钟的电平，使向所述数据寄存器输出所述时钟的定时不同。
14.根据权利要求11所述的接口电路，其特征在于，
在所述检测机构检测出所述时钟的一方电平时，所述时钟输出机构将所述时钟直接输出到所述数据寄存器，
在所述检测机构检测出所述时钟的另一电平时，所述时钟输出机构向所述数据寄存器输出从另一电平变化为一方电平后的所述时钟。
15.一种接口电路的时钟输出方法，其中根据用来输出时钟和数据的控制信号从一方电平变为另一电平，对与时钟同步、串行输入数据的数据寄存器输出所述时钟和所述数据，其特征在于，
在所述控制信号从一方电平变为另一电平时，在所述时钟为一方电平的情况下，直接向所述数据寄存器输出所述时钟，
在所述控制信号从一方电平变为另一电平时，在所述时钟为另一电平时，向所述数据寄存器输出从另一个电平向一方电平变化后的所述时钟。
16.一种数据处理电路，其特征在于，包括权利要求1～14中任一项所述的接口电路。
17.一种数据处理系统，其特征在于，包括：
权利要求16所述的数据处理电路；和
控制器，其向所述数据处理电路内的接口电路输出所述控制信号、所述时钟、所述数据。
18.一种集成电路，其特征在于，该集成电路是集成化权利要求1～14中任一项所述的接口电路而形成的。
19.一种集成电路，其特征在于，该集成电路是集成化权利要求16所述的数据处理电路而形成的。
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