JPH0637848A

JPH0637848A - シリアル通信方式、及びシリアル通信装置

Info

Publication number: JPH0637848A
Application number: JP4209548A
Authority: JP
Inventors: Junichi Kono; 淳一河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-14
Filing date: 1992-07-14
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】本発明の目的は、シリアル通信の信頼性の向
上、送信側の構成の簡略化を図ることにある。【構成】シリアルデータ送信後にデータラインをハイ
レベル又はローレベルとすることで送信終了が指示され
るとき、受信側におけるカウンタ６で入力シリアルクロ
ックの計数を行い、送信終了ビット検出回路５で送信終
了の検出を行い、この計数出力及び検出出力に基づいて
クロックエラー検出回路７でクロックエラー検出を行な
うことにより、シリアル通信の信頼性の向上を図る。ま
た、その場合にシリアルクロックに非同期で送信終了を
指示可能として、送信側の構成の簡略化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアル通信技術、さ
らにはクロック同期式のシリアル通信技術に関し、例え
ば電話機における機能ブロック間の制御信号転送に適用
して有効な技術に関する。

【０００２】

【従来の技術】クロック同期式シリアル通信方式は、電
子機器の制御系モジュール間の制御データのやり取りに
適用される。基本的には、クロックラインとデータライ
ンとによって送信側と受信側とが結合され、シリアルク
ロックに同期してシリアルデータの転送が行われる。基
本的なクロック同期式シリアル通信においては、転送制
御が簡単である反面、エラーチェック機能が無く、例え
ばシリアルクロックにノイズが重畳され、それによって
シリアルデータが誤って転送された場合でも、受信側
で、エラー検出を行うことができない。そのような場
合、受信側では、受信された制御データをそのまま使用
することになるので、結果的に制御系の誤動作を将来す
る。

【０００３】また、上記のような基本的な通信方式に対
して、シリアルデータの受信側ブロックを同一のシリア
ルラインに共通接続し、例えば図８に示されるように、
データラインでデータを転送する前に、当該データの転
送先を示すアドレス情報を付加し、そのアドレスによっ
て特定される受信側ブロックにのみシリアルデータを転
送可能とする第２方式がある。

【０００４】尚、クロック同期式シリアル通信方式につ
いて記載された文献の例としては、昭和６３年４月１日
に日本電気株式会社から発行された「７５Ｘシリーズ４
ビットシングルチップマイクロコンピュータ」がある。

【０００５】

【発明が解決しようとする課題】上記のように従来の基
本的なクロック同期式シリアル通信方式においては、シ
リアルデータ転送時に発生するクロックエラー検出能
力、すなわちシリアルデータ通信の信頼性に対する考慮
が十分に払われていない。クロックエラーは、シリアル
通信が高速化されるほど、その発生率が高くなる傾向に
あり、シリアルデータ通信の信頼性に対する考慮が必要
とされる。

【０００６】また上記第２方式においては、複数の受信
側ブロックがシリアルラインに共通接続されている場合
において、アドレス指定により特定の受信側ブロックに
のみシリアルデータを転送することが可能とされるが、
図８から明らかなように、それを可能とするには、アド
レスとデータとで２バイト必要とされるから、結果的に
上記基本方式の場合に比して、データ転送に要する時間
が長くなってしまう。また、送信終了ビットは、シリア
ルクロックに同期され、換言すればクロック制御が必要
とされ、そのようなクロック制御のために回路構成が比
較的複雑となる。

【０００７】本発明の目的は、シリアル通信の高速化に
対応して増加するクロックエラーを確実に検出するこが
でき、それにより高信頼性のクロック同期式シリアル通
信を可能とするための技術を提供することにある。

【０００８】また、本発明の別の目的は、アドレス指定
により特定の受信側にのみデータを転送する場合の転送
時間の短縮を図るための技術を提供することにある。

【０００９】さらに、本発明の別の目的は、シリアル通
信装置における送信側の構成の簡略化を図るための技術
を提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、複数の機能ブロック間のシリア
ル通信シリアルクロックに同期して行う場合に、送信側
がシリアルデータ送信後に上記シリアルクロックとは非
同期で、データラインをハイレベル又はローレベルとす
ることで、送信終了を指示し、受信側で入力シリアルク
ロックの計数と送信終了の検出を行なうことにより、シ
リアルデータ受信動作の正常／異常終了を判別する。ま
た、そのような通信のために、送信側から転送された送
信終了ビットを検出する送信終了検出手段と、シリアル
クロックを計数する計数手段と、上記送信終了検出手段
の検出結果と計数手段の計数結果とに基づいてクロック
エラーを検出するためのクロックエラー検出手段とを設
けてシリアル通信装置を構成する。

【００１３】さらに、送信側によって受信側のアドレス
を送信した後に、シリアルデータ送信を行ない、受信側
では当該アドレスを判別して該当するもののみを、シリ
アルクロックに同期して取込む場合において、上記アド
レスをデータラインのローレベル期間又はハイレベル期
間の長さで規定する。また、送信側によって受信側のア
ドレスを送信した後に、シリアルデータ送信を行ない、
受信側では当該アドレスを判別して該当するもののみ
を、シリアルクロックに同期して取込むように構成され
るとき、受信側毎に固有のアドレス長情報を保持する保
持手段と、シリアルデータのハイレベル又はローレベル
の期間を計数する計数手段と、この計数手段の計数結果
と上記保持手段のアドレス長情報とを比較する比較手段
と、この比較手段の比較結果に基づいてデータ転送のた
めのシリアルクロックの出力を可能とするシリアルクロ
ック制御手段とを設けてシリアル通信装置を構成する。

【００１４】

【作用】上記した手段によれば、送信側がシリアルデー
タ送信後に、データラインをハイレベル又はローレベル
とすることで、送信終了ビットを送信して送信終了を指
示し、受信側で入力シリアルクロックの計数と送信終了
ビットの検出を行なうことにより、シリアルデータ受信
動作の正常／異常終了を判別することは、シリアル通信
の高速化に対応して増加するクロックエラーの検出を可
能とし、このことが、高信頼性のクロック同期式シリア
ル通信を達成する。また、その場合にシリアルクロック
に非同期で、データラインをハイレベル又はローレベル
とすることで、送信終了を指示可能とすることは、上記
第２方式に比べて送信側の構成の簡略化を達成する。

【００１５】そして、受信側ブロックのアドレスをデー
タラインのローレベル期間又はハイレベル期間の長さで
規定することは、アドレス、データのそれぞれを１バイ
ト単位でシリアル転送する場合に比して、アドレス転送
時間を大幅に減少させ、このことが、特定の受信側にの
みデータを転送する場合の転送時間の短縮を達成する。
また、この場合において、１バイトアドレスを形成する
必要が無いので、その意味で、基本構成を適用すること
ができ、既述した第２方式に比して送信側の簡略化を達
成する。

【００１６】

【実施例】図２には本発明の一実施例である電話機が示
される。

【００１７】図２に示される電話機は特に制限されない
が、コードレス電話機の親機とされ、図示されない子機
とは、電波によって結合される。

【００１８】このコードレス電話機の親機は、特に制限
されないが、電話機部８１、コードレス部８２、留守番
機部８６を含む。

【００１９】電話機部８１は電話機としての基本的な通
話機能を有し、以下のように構成される。

【００２０】リンガ部６１は回線に接続されており、こ
の回線のリンギング信号をモニタすることによって着信
検出を行う。着信が検出された場合には、リンガ部６１
に接続されたブザー６２が鳴るようになっている。リン
ガ部６１は回線に結合され、この回線を介しての通話を
可能とする。通話部６７には、送話器及び受話器から成
るハンドセット６４、及びアンプ６６が結合されてお
り、音声信号がアンプ６６で増幅されてスピーカ６３に
伝達されることによって、このスピーカ６３でも聞ける
ようになっている。電話コントロール部７０は、キース
キャンによりダイアル及びファンクションキー７２から
の入力を検出し、また、ＤＴＭＦ発生部６９に対してダ
イアリングの制御等を行う。この電話コントロール部７
０は、シリアルライン８５により留守番コントロール部
４６に結合されることによって、留守番機能の動作制御
や音声パスの制御等のための制御信号のやり取りが可能
とされる。また、電話コントロール部７０はシリアルラ
イン８３によりシリアル制御部３９に結合され、コード
レス部８２への着信コマンド送信や、コードレス部８２
からの発着要求などの各種制御信号のやり取りが可能と
される。電話コントロール部７０での制御情報などは表
示部７１に表示されるようになっている。

【００２１】コードレス部８２は、図示されない子機と
の間の通信を可能とするもので、送受信部３４、送受信
制御部３７、モニタ部３８、シリアル制御部３９を含
む。送受信部３４はアンテナ３５を介して電波を送受信
する機能を有する。すなわち、所定周波数の高周波信号
を音声信号によって変調し、アンテナ３５を介してそれ
を送信し、また子機から送信された電波を受信するとと
もにそれを復調して音声信号を取出す。そのような送受
信動作は送受信制御部３７によって制御される。モニタ
部３８は受信電波の電界強度や信号強度をモニタする。
シリアル制御部３９はシリアルライン８４によって送受
信部３４に結合され、シリアル形式で制御信号のやり取
りが可能とされる。スイッチ３６は、送受信制御部３７
に結合され、それがオンされることによって子機の呼び
だしが可能とされる。

【００２２】留守番機部８６は、不在の場合にかかって
きた電話の相手に対して所定のメッセージを送出、また
当当該相手からのメッセージを録音する機能を有し、以
下のように構成される。

【００２３】ＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）５３が設けられ、ＩＣ録音部５２の制御
によってこのＳＲＡＭ５３への信号書込み、及び読出し
が可能とされる。また、本実施例では、ＳＲＡＭ５３よ
りもさらに大きなメッセージ記録を可能とするテープデ
ッキ４７が設けられる。このテープデッキ４７は、磁気
ヘッド４８、及びモータ４９を有し、音声バススイッチ
部４４及びヘッドインタフェース部５０を介して磁気テ
ープへの記録／再生が可能とされる。５１はデッキイン
タフェースであり、このデッキインタフェース部５１を
介してモータ４９が留守番コントロール部４６の制御を
受けるようになっている。ＳＲＡＭ５３、テープデッキ
４７によって記録されたメッセージは音声バススイッチ
部４４のバス切換えにより、アンプ４３を介してスピー
カ４１に伝達されることによってモニタ可能とされる。
また、マイク４２が設けられ、このマイク４２を介して
メッセージ入力が可能とされる。上記ＤＴＭＦレシーバ
部４５は、フォトカプラ６５を介して取込まれるＤＴＭ
Ｆ信号を受信することによって着信番号の検出機能を有
し、これが、留守番コントロール部４６に結合される。
留守番機能が、設定により活性化されている場合には、
留守番コントロール部４６の制御により、回線への送出
のためのメッセージ読出しや、回線から取込まれたメッ
セージの記録が可能とされる。

【００２４】上記電話コントロール部７０と留守番コン
トロール部４６との間、電話コントロール部７０とシリ
アル制御部３９との間、シリアル制御部３９と送受信部
３４との間は、クロック同期式シリアル通信方式によ
り、制御信号のやり取りが行われ、そのような通信制御
を行うクロック同期式シリアル通信装置は、クロックエ
ラーの検出を可能とするために、送信側がシリアルデー
タ送信後に送信終了ビットを送信して送信終了を制御
し、受信側で入力シリアルクロックの計数と送信終了ビ
ットの検出を行なうことにより、シリアルデータ受信動
作の正常／異常終了を判別する機能を有し、特に制限さ
れないが、以下のように構成される。

【００２５】尚、送信側には、送受信機能を有するブロ
ックが一時的に送信側になる場合、及び送信機能は有す
るが受信機能を有さない場合の双方を含み、また、受信
側には、送受信機能を有するブロックが一時的に受信側
になる場合、及び受信機能は有するが送信機能を有さな
い場合の双方を含む。

【００２６】図１には、電話コントロール部７０、留守
番コントロール部４６、シリアル制御部３９、送受信部
３４のそれぞれに含まれるクロック同期式シリアル通信
装置の基本的な構成が示される。

【００２７】図１に示されるクロック同期式シリアル通
信装置１は、特に制限されないが、公知の半導体集積回
路製造技術によって、シリコン基板などの一つの半導体
基板に形成され、制御レジスタ２、シリアル出力制御回
路３、シフトレジスタ４、送信終了ビット検出回路５、
８進カウンタ６、クロックエラー検出回路７、割込み制
御回路８、スリーステートバッファ９、シリアルクロッ
ク制御回路１０、マルチプレクサ１１、分周器１２、内
部バス１３、論理積回路１４を含む。

【００２８】上記制御レジスタ２は、保持情報に従って
シリアルクロックの選択及びシリアルデータ出力制御回
路３の動作制御を行う。シリアルデータ出力制御回路３
は、シリアルデータ転送中にないとき、すなわち１シリ
アルデータの転送が終了して当該シリアルデータに対す
るシリアルクロックが停止してから、次シリアルデータ
に対するシリアルクロック動作が開始されるまでの間
の、シリアルデータ出力端子ＳＯの出力レベルを制御す
る。送信側は、当該シリアル出力制御回路３を使用して
送信終了ビットを形成しても良い。

【００２９】シリアル出力制御回路３の前段に配置され
たシフトレジスタ４は、シリアルデータ入力端子ＳＩか
らビットシリアルに入力されるシリアルデータを、シリ
アルクロックに同期して個別的に受取り、８ビット単位
でシリアル／パラレルに変換したり、ＣＰＵ（セントラ
ル・プロセッシング・ユニット）１５によって内部バス
１３を介して書込まれたデータを、８ビット単位でパラ
レル／シリアルに変換したりする。

【００３０】送信終了ビット検出回路５は、特に制限さ
れないが、シリアルデータ入力端子ＳＩから入力される
信号の立上り変化、つまり送信終了ビットを検出する。
また、８進カウンタ６は、論理回路１３を介して入力さ
れたシリアルクロックを計数する。この計数出力は、後
段のクロックエラー検出回路７及びシリアルクロック制
御回路１０に伝達される。上記クロックエラー検出回路
７は、送信終了ビット検出回路５と８進カウンタ６の出
力信号を比較しながら、受信終了及びクロックエラーの
有無を判断する。このクロックエラー検出回路７の後段
には、クロックエラー検出回路７の検出結果をＣＰＵ１
５へ伝達するための割込み制御回路８が配置される。つ
まり、送信終了がクロックエラー検出回路７で検出され
た場合に、当該検出出力がアクティブとなり、すると、
割込み制御回路８によって送信終了フラグ２３が立てら
れる。このフラグは、ＣＰＵ１５に対する割込みとして
取り扱われる。また、クロックエラーが上記クロックエ
ラー検出回路７で検出された場合、クロックフラグ２４
が立てられることによって、当該クロックエラー検出が
ＣＰＵ１５に認識可能とされる。さらに、スリーステー
トバッファ９が設けられ、このバッファ９によってシリ
アルクロックの入出力が制御されるようになっている。
シリアルクロック制御回路１０は、シフトレジスタ４及
び８進カウンタ６への、シリアルクロックの供給開始及
び停制御レジスタ２の出力に従って止を制御する。シフ
トレジスタ４及び８進カウンタ６へのシリアルクロック
２１の供給は、ＣＰＵ１５からのシリアルデータ転送開
始信号２２によって開始される。

【００３１】シリアルクロック２１は、システムクロッ
クを分周器１２により分周し、それをマルチプレクサ１
１で選択して使用しても良いが、本実施例クロック同期
式シリアル通信装置１の外部から取込むようにしても良
い。

【００３２】論理積回路１４は、シリアルクロック制御
回路１０とシリアルクロック２１の論理積、すなわちシ
リアルクロックの供給開始及び停止を制御する。

【００３３】次にクロックエラー検出について説明す
る。

【００３４】送信側は前述のように、シリアルデータ出
力制御回路３あるいはシフトレジスタ４を用いて、シリ
アルデータに続いて、そのデータの終了を示す送信終了
ビットを送信する。送信終了ビットは、単位シリアルク
ロック長に限定されず、受信側における送信終了ビット
の検出能力に応じて任意の長さに設定することができ
る。そのような送信終了ビットをシリアルクロックとは
非同期で受信側に対して送出することにより、送信終了
を受信側に伝えることができる。

【００３５】図３には、受信側として機能する場合にお
いて正常にシリアルデータ受信された場合の動作タイミ
ング図が示される。

【００３６】受信側として機能する場合、入力されたシ
リアルクロック２１を８進カウンタ６により計数する。
８進カウンタ６の計数出力は、シリアルクロック２１が
８クロック入力された時点でアクティブになる。当該受
信側は、この時点より送信終了ビット検出回路５にて送
信終了ビット検出作業を行う。このとき受信側は、８進
カウンタ６の出力がアクティブであり、且つ送信終了ビ
ットが検出された場合に受信終了フラグ２３を発行し、
ＣＰＵ１５に対する割込みとしてシリアルデータ受信終
了を伝える。送信終了ビットの検出は、シリアルデータ
ラインがローレベルからハイレベルに立ち上がるのを検
出することによって可能とされる。

【００３７】図４には、シリアルデータ転送中にシリア
ルクロックにノイズが印加された場合の動作タイミング
図が示される。

【００３８】ノイズレベルがシリアルクロック規定レベ
ルを超えた場合、８進カウンタ６によってノイズも１ク
ロックとして計数される。このため、８進カウンタ６の
出力はノイズを含めた８クロック目にアクティブとな
り、次クロックの入力によりインアクティブとなる。８
進カウンタ６の出力が一度アクティブになった後、送信
終了ビットが検出されないうちに、それがインアクティ
ブになった場合、受信終了フラグ２３とクロックエラー
フラグ２４が発行され、ＣＰＵ１５に対してシリアルデ
ータ転送が正常に終了しなかったことが伝えられる。こ
のようにシリアルクロックにノイズが印加された場合で
も、クロックエラーフラグ２４が発行されることによ
り、それがＣＰＵ１５に認識されるので、電話機の制御
ブロック間で不所望な制御データがやり取りされたとし
ても、それを使用せずに済む。

【００３９】図５には、１シリアルデータ受信後、シリ
アルデータ処理が終了しないうちに、次シリアルデータ
転送が開始された場合の動作タイミング図が示される。

【００４０】１シリアルデータの受信が終了し、受信終
了フラグ２３がセットされた状態で、次シリアルデータ
の転送が開始された場合には、８進カウンタ６の出力が
インアクティブになり、それによりクロックエラーフラ
グ２４がセットされるので、この場合にも、電話機の制
御において不所望な制御データを使用せずに済む。

【００４１】上記実施例によれば以下の作用効果が得ら
れる。

【００４２】（１）送信側によってシリアルデータ送信
後に送信終了ビットが送信され、受信側で入力シリアル
クロックの計数と送信終了ビットの検出が行なわれるこ
とにより、シリアルデータ受信動作の正常／異常終了が
判別されるので、クロックエラーの検出が可能とされ、
それによって、クロック同期式シリアル通信の信頼性を
向上させることができ、例えば、電話コントロール部７
０、留守番コントロール部４６、シリアル制御部３９、
送受信部３４などの制御ブロック間のシリアル通信にお
いて、制御データ転送の高信頼性をを図ることができ
る。

【００４３】（２）また、シリアルクロックとは非同期
でデータラインをハイレベルとすることにより送信終了
を指示できるので、送信終了ビットをシリアルクロック
に同期させる必要がある第２方式に比して、比較的複雑
な同期回路が不要となるから、送信側の構成の簡略化を
図る上で有効である。

【００４４】図６にはクロック同期式シリアル通信装置
の他の構成例が示される。

【００４５】図６に示されるクロック同期式シリアル通
信装置３１は、アドレス指定により特定の受信側に制御
データを転送する場合の転送時間の短縮を図ったもの
で、この通信装置３１が、図１に示されるのと大きく相
違するのは、送信終了ビット検出回路５，クロックエラ
ー検出回路７に代えてアドレス検出回路１６、アドレス
レジスタ１７、演算器１８を設けた点であり、その他の
ブロック構成については図１に示されるのと同様とされ
る。

【００４６】上記アドレス検出回路１６は、シリアルデ
ータ入力端子ＳＩから入力される受信側アドレス、すな
わちシリアルデータのローレベル期間の長さをカウンタ
などの計数装置により計数する。アドレスレジスタ１７
は、受信側固有のアドレスをローレベルの期間長情報と
して保持する。演算器１８は、アドレス検出回路１６の
出力と、アドレスレジスタ１７の保持値とを比較し、こ
の比較において、アドレス検出回路１６の出力がアドレ
スレジスタ１７の設定値を超えた場合には、シリアルク
ロック制御回路１０の動作イネーブル信号２５をアクテ
ィブにする。

【００４７】次に、本実施例におけるアドレス制御方式
について説明する。

【００４８】送信側は、前述のシリアルデータ出力制御
回路３、あるいはシフトレジスタ４を用いて、シリアル
データ送信前に受信側アドレス、すなわちローレベルの
シリアルデータを送信する。受信側のアドレス長（例え
ばローレベル期間）は、カウンタなどの計数装置を用い
て制御することができる。またその場合のアドレス長
は、単位シリアルクロック長に等しく設定することがで
きるが、それに限定されず、任意の単位時間長で良い。

【００４９】図７には、受信側におけるアドレス検出動
作タイミング図が示される。

【００５０】受信側は、当該受信側の８進カウンタ６の
出力がアクティブ状態で、アドレス検出回路１６により
シリアルデータの立ち下がりから立上りまでのローレベ
ル期間を、任意の単位時間、例えばシステムクロックを
用いて計数する。アドレスの計数が開始され、アドレス
検出回路１６の計数値が予めシリアルデータ転送開始前
にアドレスレジスタ１７に格納された受信側アドレス長
を超えた場合、演算器１８は、シリアルクロック制御回
路１０の動作イネーブル信号２５をアクティブにする。
これにより、当該アドレスによって特定された受信側に
おけるシリアル制御回路１０が動作され、当該受信側へ
のシリアルデータ転送が可能とされる。この場合におい
て、他の受信側、すなわち、動作イネーブル信号２５が
アクティブにならなかった受信側では、それに含まれる
シリアルクロック制御回路１０が動作されないから、そ
のような受信側に対して送信データが転送されることは
ない。

【００５１】尚、受信側アドレスはローレベル期間の長
さに限定されず、ハイレベル期間の長さによって区別す
るようにしてもよい。

【００５２】上記実施例によれば以下の作用効果が得ら
れる。

【００５３】（１）受信側のアドレスをデータラインの
ローレベル期間又はハイレベル期間の長さで規定するよ
うにしているので、アドレス、データのそれぞれを１バ
イト単位でシリアル転送する第２方式（図８参照）に比
して、アドレス伝達に要する時間を短縮することがで
き、それによって、特定の受信側にのみデータを転送す
る場合の転送時間を短縮することができる。このため、
例えば、電話コントロール部７０、留守番コントロール
部４６、シリアル制御部３９、送受信部３４などの制御
ブロック間のシリアル通信において、制御データを高速
にやり取りすることができる。

【００５４】（２）また、従来技術における第２方式の
ように１バイトアドレスを形成する必要が無いので、送
信側には、基本的に従来技術における基本構成を適用す
ることができ、換言すれば、１バイトアドレスを形成す
るための比較的複雑な回路構成が不要となるので、送信
側の構成の簡略化を図る上で有利とされる。

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５６】例えば、シフトレジスタ４でシリアル／パ
ラレルあるいはパラレル／シリアルに変換される単位
は、８ビットに限定されず、何ビットでも良いし、上記
シフトレジスタ４を増加して、送信終了ビットを形成す
る方式としても良い。また、上記実施例では、送信終了
ビット検出回路５によって、シリアルデータ入力端子Ｓ
Ｉから入力される信号の立上り変化を検出するようにし
たが、送信終了ビット検出回路５における信号レベル変
化の検出は、立上り変化に限定されず、立下り変化を検
出するようにしても良い。換言すれば、シリアルクロッ
クとは非同期で、データラインをハイレベル又はローレ
ベルとすることにより、受信側に対して送信終了を指示
することができる。さらに、上記実施例では、クロック
エラーを検出可能にした構成と、データ転送時間の短縮
を図った構成とに分けて説明したが、双方の機能を含ん
でシリアル通信装置を構成することもできる。

【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコード
レス電話機に適用した場合について説明したが、本発明
はそれに限定されるものではなく、ファクシミリやその
他の電子機器に広く適用することができる。

【００５８】本発明は、少なくともシリアルクロックに
同期してシリアル通信を行うことを条件に適用すること
ができる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６０】すなわち、送信側がシリアルデータ送信後
に送信終了を送信して送信終了を指示し、受信側で入力
シリアルクロックの計数と送信終了の検出を行ない、シ
リアルデータ受信動作の正常／異常終了を判別すること
により、シリアル通信の高速化に対応して増加するクロ
ックエラーの検出が可能とされ、それによって、高信頼
性のクロック同期式シリアル通信が可能とされる。ま
た、シリアルクロックとは非同期でデータラインをハイ
レベル又はローレベルとすることにより送信終了を指示
できるので、送信側の構成の簡略化が図れる。

【００６１】そして、受信側のアドレスをデータライン
のローレベル期間又はハイレベル期間の長さで規定する
ことによって、アドレス、データのそれぞれを１バイト
単位でシリアル転送する場合に比して、アドレス転送時
間を大幅に減少させることができ、それによって、特定
の受信側にのみデータを転送する場合の転送時間を短縮
することができる。また、この場合に、従来技術におけ
る第２方式のように１バイトアドレスを形成する必要が
無いので、送信側には、基本的に従来技術における基本
構成を適用することができ、換言すれば、１バイトアド
レスを形成するための比較的複雑な回路構成が不要であ
るので、送信側の構成の簡略化が図れる。

【図面の簡単な説明】

【図１】本発明の一実施例であるコードレス電話機に含
まれるクロック同期式シリアル通信装置の構成ブロック
図である。

【図２】本発明の一実施例であるコードレス電話機にお
ける親機の構成ブロック図である。

【図３】上記クロック同期式シリアル通信装置の動作タ
イミング図である。

【図４】上記クロック同期式シリアル通信装置の動作タ
イミング図である。

【図５】上記クロック同期式シリアル通信装置の動作タ
イミング図である。

【図６】上記クロック同期式シリアル通信装置の他の構
成例ブロック図である。

【図７】上記クロック同期式シリアル通信装置の他の構
成例の動作タイミング図である。

【図８】従来のクロック同期式シリアル通信のタイミン
グ図である。

【符号の説明】

１クロック同期式シリアル通信装置２制御レジスタ３シリアル出力制御回路４シフトレジスタ５送信終了ビット検出回路６８進カウンタ７クロックエラー検出回路８割込み制御回路９スリーステートバッファ１０シリアルクロック制御回路１１マルチプレクサ１２分周器１３内部バス１４論理積回路１５ＣＰＵ１６アドレス検出回路１７アドレスレジスタ１８演算器２１シリアルクロック２２シリアルデータ転送開始信号２３受信終了フラグ２４クロックエラーフラグ２５シリアルクロック制御回路イネーブル３１クロック同期式シリアル通信装置３４送受信部３６スイッチ３７送受信制御部３８モニタ部３９シリアル制御部４１スピーカ４２マイク４３アンプ４４音声バススイッチ部４５ＤＴＭＦレシーバ部４６留守番コントロール部４７テープデッキ４８ヘッド４９モータ５０ヘッドインタフェース部５１デッキインタフェース部５２ＩＣ録音部５３ＳＲＡＭ６１リンガ部６２ブザー６３スピーカ６４ハンドセット６５フォトカプラ６６アンプ６７通話部６８メロディ部６９ＤＴＭＦ発生部７０電話コントロール部７１表示部７２ダイアル及びファンクションキー８１電話機部８２コードレス部８３シリアルライン８４シリアルライン８５シリアルライン８６留守番機部

Claims

【特許請求の範囲】

【請求項１】複数の機能ブロック間のシリアル通信を
シリアルクロックに同期して行うシリアル通信方式にお
いて、送信側からのシリアルデータ送信後にシリアルク
ロックとは非同期でデータラインをハイレベル又はロー
レベルとすることにより送信終了を指示し、受信側で入
力シリアルクロックの計数と送信終了の検出を行なうこ
とにより、シリアルデータ受信動作の正常／異常終了を
判別することを特徴とするシリアル通信方式。
【請求項２】複数の機能ブロック間のシリアル通信を
シリアルクロックに同期して行うシリアル通信装置にお
いて、送信側からのシリアルデータ送信後にシリアルク
ロックとは非同期でデータラインをハイレベル又はロー
レベルとすることにより指示された送信終了を検出する
送信終了検出手段と、上記シリアルクロックを計数する
計数手段と、上記送信終了検出手段の検出結果と計数手
段の計数結果とに基づいてクロックエラーを検出するた
めのクロックエラー検出手段とを含むことを特徴とする
シリアル通信装置。
【請求項３】送信側から受信側のアドレスを送信した
後に、シリアルデータ送信を行ない、受信側によって当
該アドレスを判別して該当するもののみを、シリアルク
ロックに同期して取込むようにしたシリアル通信方式で
あって、データラインのローレベル期間又はハイレベル
期間の長さで上記アドレスを規定することを特徴とする
シリアル通信方式。
【請求項４】送信側によって受信側のアドレスが送信
された後に、シリアルデータ送信が行われ、上記アドレ
スによって特定される受信側によって、上記シリアルデ
ータがシリアルクロックに同期して取込まれるように構
成されたシリアル通信装置であって、受信側毎に固有の
アドレスをハイレベル又はローレベルの期間長情報とし
て保持する保持手段と、シリアルデータラインのハイレ
ベル又はローレベルの期間を計数する計数手段と、この
計数手段の計数結果と上記保持手段の保持情報とを比較
する比較手段と、この比較手段の比較結果に基づいてデ
ータ転送のためのシリアルクロックの出力を可能とする
シリアルクロック制御手段とを含むことを特徴とするシ
リアル通信装置。