JPH10135994A - 伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 マスタとスレーブ間の双方向データの送信を
マスタからクロックを分配して行う。 【解決手段】 ドライバー４からクロックをクロック伝
送路Ｃｌｋ２に送信する。クロックが“Ｈ”レベルに変
化する時は、抵抗Ｒ−３によって、電圧が降下し、
“Ｈ”レベルに確定しない。この電圧の入射波がスレー
ブ１１−ｎに入力され、ここで反射波が生じ、この反射
波と入力波とが合波され、スレーブ１１−ｎで“Ｈ”レ
ベルに確定する。その反射波がクロック伝送路Ｃｌｋ２
を伝搬して、マスタ１のレシーバー５に到達して、
“Ｈ”レベルに確定する。ＦＦ１５−ｎは、レシーバー
１４−ｎの出力信号をクロックとして、データをラッチ
して、データ伝送路ＤＢにデータを送信する。レシーバ
ー２−２でデータを受信して、ＦＦ７により、レシーバ
ー５の出力信号をクロックとして、データをラッチす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送装置に関し、
特に、双方向伝送路を用いた伝送装置のクロック分配に
関するものである。

【０００２】

【従来の技術】一般に、伝送装置は、マスタ装置（以
下、マスタと略す）に配設したドライバーからデータを
マスタ装置と同じ基板に配設された配線もしくは伝送ケ
ーブルなどの伝送路を介して、伝送路にマルチ接続をし
て複数のスレーブ装置（以下、スレーブと略す）に配設
した各レシーバーにデータを送信する。このようにマス
タと複数のスレーブとをマルチ接続をした同一基板上に
配設されたマルチ接続回路や異なる基板間のマルチ接続
装置において、データの受信は、クロックの論理レベル
の変化に同期して行う場合、データを受信する際にデー
タの論理が確定している必要があり、送信側では、クロ
ックに同期した状態でデータを送信している。このデー
タの送受信は、マスタからスレーブにクロックを分配
し、マスタでクロックに同期したデータを送信し、スレ
ーブでクロックに同期してデータを受信する方法とスレ
ーブでデータ等からクロックを抽出して、この抽出した
クロックに同期して、データを受信する方法がある。前
者の場合は、クロックとデータのスキューによる誤動作
を防止するために、クロックとデータの伝送路の遅延特
性を同一とし（配線経路、配線長、及び負荷条件を同一
とすることで実現）、また、伝送方向を同一方向とする
ことで配線によるクロックとデータとのスキューを低減
し、このクロックでデータをフリップフロップ（以下、
ＦＦと呼ぶ）によりラッチするようにしている。後者の
場合は、各スレーブを搭載するＬＳＩ（あるいは装置）
にＰＬＬ回路を内蔵して、データ等からクロックを抽出
することでデータをラッチするようにしている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
伝送装置では、以下のような課題があった。 （ａ） 前者の場合は、上述したようにクロックとデー
タとが同一方向に伝送される場合（片方向伝送を行うマ
ルチ接続の場合）はスキューを低減することができる
が、クロックとデータが逆方向に伝送される場合（双方
向伝送を行うマルチ接続回路）には、クロックをマスタ
から分配して、スレーブでこの分配されたクロックに同
期したデータを送信し、マスタで分配した元のクロック
に同期してラッチするため、データと元クロックの遅延
時間が送信側となるスレーブによって異なるため、スキ
ューを低減することができなかった。 （ｂ） 後者の場合は、各ＬＳＩ（あるいは装置）にＰ
ＬＬ回路を内蔵する必要があり、コスト的に問題があ
る。また、ＰＬＬ回路はデータなどの遷移からクロック
を抽出するものなので、データがあまり変化しない場合
（“Ｈ”レベル又は“Ｌ”レベルの連続パターン）は、
データから抽出するクロックと送信側のクロックとの間
にずれが生じてくるため、連続パターンを防ぐために一
定のビット長の中で必ずデータが変化するデータに変換
する信号変換回路も必要とされる。

【０００４】

【課題を解決するための手段】本発明は、前記課題を解
決するために、伝送装置において、抵抗値Rsの抵抗と、
一方の端部が前記抵抗の一方の端子に接続され第１のク
ロックを伝送する第１のクロック伝送路と、データを伝
送するデータ伝送路と、前記抵抗の一方の端子に接続さ
れ一定の第１のスレッショルド電圧で“Ｈ”レベル又は
“Ｌ”レベルに確定したディジタルな前記第１のクロッ
クを送信する第１のドライバーと、前記抵抗の前記一方
の端子に接続され前記第１のクロック伝送路からクロッ
クを受信して前記第１のスレッショルド電圧に等しいス
レッショルド電圧で“Ｈ”レベル又は“Ｌ”レベルに確
定する第１のレシーバーと、前記データ伝送路の一方の
端部に接続され前記データを受信する第２のレシーバー
と、前記第１レシーバーの出力信号の“Ｈ”レベル又は
“Ｌ”レベルへの変化に同期して前記第２のレシーバー
の出力信号をラッチする第１のＦＦとを有するマスタ
と、前記第１のクロック伝送路の他方の端部に接続され
前記第１のクロック伝送路から前記第１のクロックを受
信して前記第１のスレッショルド電圧に等しいスレッシ
ョルド電圧で“Ｈ”レベル又は“Ｌ”レベルに確定する
第３のレシーバーと、前記データ伝送路に接続され前記
第３のレシーバーの出力信号の“Ｈ”レベル又は“Ｌ”
レベルへの変化に同期したデータを前記データ伝送路に
送信する第２のドライバーとを有するスレーブとを備え
ている。

【０００５】そして、前記第１のレシーバーと前記第３
のレシーバーとの間の信号の伝搬遅延時間が前記第２の
ドライバーと前記第２のレシーバーとの間の信号の伝搬
遅延時間に等しくなるように前記クロック伝送路、及び
前記データ伝送路を配設している。さらに、前記抵抗値
Rsは、式（３）又は式（４）の少なくともいずれか一方
を満たす構成している。 V_th/(1+ρ)<Zo*Voh/{(Zout+Rs)+Zo}<Vth ・・・（３） V_th<(Zout+Rs)*Voh/{(Zout+Rs)+Zo}<( ρ*Voh+Vth)/(1+ ρ) ・・・（４） 但し、 Zo ：前記第１のクロック伝送路の特性インピーダンス Zout：前記マスタの出力インピーダンス Voh ：前記第１のドライバーの“Ｈ”レベル出力電圧 Vth ：前記第１のスレッショルド電圧 ρ：前記スレーブの前記第３のレシーバーでの反射係数 以上のように本発明を構成したので、マスタから第１の
クロック伝送路にクロックを伝送するクロックが“Ｌ”
レベルから“Ｈ”レベルに変化する時は、第１のクロッ
ク伝送路には式（３）で表わされる電圧が出力される。
この電圧が伝搬遅延時間Ｔpd後に第３のレシーバに到達
したとき、入力部において反射波が生じ、第３のレシー
バーの入力電圧は、スレッショルド電圧を超えるため第
３のレシーバーの出力電圧は、“Ｈ”レベルに確定す
る。

【０００６】この反射波がマスタの第１のレシーバーに
入力され、第３のレシーバーの出力電圧が“Ｈ”レベル
に確定してから、伝搬遅延時間Ｔpdだけ遅れて第１のレ
シーバーの出力電圧が“Ｈ”レベルに確定する。第２の
ドライバーは、第３のレシーバーの出力信号をクロック
として、このクロックに同期したデータをデータ伝送路
に送信する。第１のクロック伝送路とデータ伝送路の伝
搬遅延時間が等しくなるように配設してあるので、この
データは、伝搬遅延時間Ｔpdだけ遅延して、第２のレシ
ーバーに到達し、第１のＦＦにより、第１のレシーバー
の出力信号をクロックとして、第２のレシーバーの出力
をラッチする。第１のクロック伝送路の第１のクロック
が“Ｈ”レベルから“Ｌ”レベルに変化するときは、式
（４）により、第３のレシーバ一の出力電圧が“Ｌ”レ
ベルに確定してから伝搬遅延時間Ｔpdだけ遅れて、第１
のレシーバーの出力電圧が“Ｌ”レベルに確定する。こ
れにより、式（３）と（４）を満たせば、クロックの立
ち上がり又は立下がりに基づいて、第１のＦＦで、デー
タを正しくラッチすることができる。

【０００７】

【発明の実施の形態】図１は、本発明の実施形態を示す
伝送装置の構成図である。この伝送装置は、同一基板上
に配設されたマルチ接続回路の例であり、基板上に配設
されたマスタ１、ｎ（ｎ≧２の整数）個のスレーブ１１
−ｉ（ｉ＝１〜ｎ）、クロック伝送路ＣＬＫ１、データ
伝送路ＤＢ、クロック伝送路ＣＬＫ２、終端抵抗Ｒ−
１、Ｒ−２、及び抵抗Ｒ−３により構成されている。マ
スタ１は、双方向ドライバー２，ドライバー３，４、レ
シーバー５，ＦＦ６，７、及び図示しないクロック生成
回路を有している。双方向ドライバー２は、ドイラバー
２−１及びレシーバー２−２を有している。スレーブ１
１−ｉ（ｉ＝１〜ｎ）は、双方向ドライバー１２−ｉ、
レシーバー１３−ｉ，１４−ｉ、及びＦＦ１５−ｉ，１
６−ｉを有している。双方向ドライバー１２−ｉは、ド
ライバー１２−ｉ−１及びレシーバー１２−ｉ−２を有
している。マスタ１とスレーブ１１−ｉとの間は、クロ
ック伝送路Ｃｌｋ１，Ｃｌｋ２、及びデータ伝送路ＤＢ
によって接続されている。データ伝送路ＤＢの一方の終
端部Ｒ−１は、終端抵抗Ｒ−１の一方の端子に接続され
ている。クロック伝送路Ｃｌｋ１の一方の終端部は、終
端抵抗Ｒ−２の一方の端子に接続されている。終端抵抗
Ｒ−１，Ｒ−２の他方の端子は、終端電源Ｖtermに接続
されている。

【０００８】クロック伝送路Ｃｌｋ２の一方の端部は、
２つに分岐し、第１の分岐点は、抵抗Ｒ−３の一方の端
子に接続され、第２の分岐点は、マスタ１のレシーバー
５の入力端子に接続されている。抵抗Ｒ−３の他方の端
子は、ドライバー４の出力端子に接続されている。ドラ
イバー２−１の出力端子、及びレシーバー２−２の入力
端子は，データ伝送路ＤＢの他方の端部に接続されてい
る。ドライバー２−１のイネーブル端子は、イネーブル
信号が入力されている。レシーバー２−２のイネーブル
端子は、イネーブル信号の反転信号が入力されている。
図示しないクロック生成回路の出力端子は、ＦＦ６のク
ロック入力端子、及びドライバー３及びドライバー４の
入力端子に接続されている。ＦＦ６のデータ入力端子
は、データが入力されている。ＦＦ６の出力端子は、ド
ライバー２−１の入力端子に接続されている。レシーバ
ー２−２の出力端子は、ＦＦ７のデータ入力端子に接続
されている。レシーバー５の出力端子は、ＦＦ７のクロ
ック入力端子に接続されている。

【０００９】スレーブ１１−ｉのドライバー１２−ｉ−
１の出力端子及びレシーバー１２−ｉ−２の入力端子
は、データ伝送路ＤＢに接続されている。ドライバー１
２−ｉ−１のイネーブル端子は、イネーブル信号が入力
されている。レシーバー１２−ｉ−２のイネーブル端子
は、このイネーブル信号の反転信号が入力されている。
レシーバー１３−ｉの入力端子は、分岐配線を介してク
ロック伝送路Ｃｌｋ１に接続されている。レシーバー１
４−ｉの入力端子は、分岐配線を介してクロック伝送路
Ｃｌｋ２に接続されている。ＦＦ１５−ｉのデータ入力
端子は、データが入力されている。ＦＦ１５−ｉのクロ
ック入力端子は、レシーバー１４−ｉの出力端子に接続
されている。ＦＦ１５−ｉの出力端子は、ドライバー１
２−ｉ−１の入力端子に接続されている。ＦＦ１６−ｉ
のデータ入力端子は、レシーバー１２−ｉ−２の出力端
子に接続されている。ＦＦ１６−ｉのクロック入力端子
は、ドライバー１３−ｉの出力端子に接続されている。
マスタ１から最遠端に位置するスレーブ１１−ｎのレシ
ーバー１４−ｎは、クロック伝送路Ｃｌｋ２の他方の端
部に接続されている。ドライバー２−１は、イネーブル
信号により、データ伝送路ＤＢへデータの送信する第４
のドライバーである。レシーバー２−２は、イネーブル
信号により、データ伝送路ＤＢからデータを受信する第
２のレシーバである。ドライバー３は、クロック伝送路
Ｃｌｋ１にディジタルなクロックを送信する第３のドラ
イバーである。

【００１０】ドライバー４は、抵抗Ｒ−３を介して、ク
ロック伝送路Ｃｌｋ２にクロックを送信する第１のドラ
イバーである。レシーバー５は、クロック伝送路Ｃｌｋ
２からクロックを受信する第１のレシーバーである。Ｆ
Ｆ６は、データ伝送路ＤＢに送信するデータをクロック
に同期してラッチするＦＦである。ＦＦ７は、データ伝
送路ＤＢからデータをクロックに同期してラッチする第
１のＦＦである。ドライバー１２−ｉ−１は、イネーブ
ル信号により、データ伝送路ＤＢへデータの送信する第
２のドライバーである。レシーバー１２−ｉ−２は、イ
ネーブル信号により、データ伝送路ＤＢからデータを受
信する第５のレシーバである。レシーバー１３−ｉは、
クロック伝送路Ｃｌｋ１からクロックを受信する第４の
レシーバーである。レシーバー１４−ｉは、クロック伝
送路Ｃｌｋ２からクロックを受信する第３のレシーバー
である。ＦＦ１５−ｉは、データ伝送路ＤＢに送信する
データをクロックに同期してラッチするＦＦである。Ｆ
Ｆ１６−ｉは、データ伝送路ＤＢからデータをクロック
に同期してラッチする第２のＦＦである。

【００１１】マスタ１及びスレーブ１１−ｉのドライバ
ー２−１，３，４、１２−ｉ−１やレシーバー２−２，
５，１２−ｉ−２，１３−ｉ，１４−ｉの“Ｈ”レベル
の電源電圧と“Ｌ”レベルの電源電圧（グラウンド）は
等しく、且つ、各スレッショルド電圧は、全て同じ値に
設定されている。クロック伝送路Ｃｌｋ１は、第２のク
ロックを伝送する第２のクロック伝送路であり、Ｃｕな
どにより基板上に配設されている。クロック伝送路Ｃｌ
ｋ２は、第１のクロックを伝送する第１のクロック伝送
路であり、Ｃｕなどにより基板上に配設されている。デ
ータ伝送路ＤＢは、データを伝送するデータバスであ
り、Ｃｕなどにより基板上に配設されている。データ伝
送路ＤＢ、クロック伝送路Ｃｌｋ１，Ｃｌｋ２は、伝搬
遅延時間が全て同じになるように、配線経路、及び配線
長さが等しくなるように配線されている。配線クロック
伝送路Ｃｌｋ１，Ｃｌｋ２、及びデータ伝送路ＤＢの特
性インピーダンスZoは、同じ値である。終端抵抗Ｒ−
１，Ｒ−２の抵抗値Rtは、同じであり、特性インピーダ
ンスZoに等しく設定されている。抵抗Ｒ−３の抵抗値Rs
は、次式（５）及び（６）を満たす。 V_th/(1+ρ)< Zo*Voh/{(Zout+Rs)+Zo}< Vth ・・・（５） V_th<( Zout+Rs)*Voh/{(Zout+Rs)+Zo}<(ρ*Voh+Vth)/(1+ ρ) ・・・（６） 但し、 Zo ：クロック伝送路Ｃｌｋ２の特性インピーダンス Zout：マスタ１の出力インピーダンス Voh ：“Ｈ”レベル出力電圧 Vth ：スレッショルド電圧 ρ：最遠端のスレーブ１１−ｎでの反射係数（例えば、
ρ＝１） 式（５）は、クロック伝送路Ｃｌｋ２が“Ｌ”レベルか
ら“Ｈ”レベルに変化する時の条件であり、式（６）
は、クロック伝送路Ｃｌｋ２が“Ｈ”レベルから“Ｌ”
レベルに変化する時の条件である。

【００１２】以下、図１の動作（ａ），（ｂ）の説明を
する。 （ａ） マスタ１からスレーブ１１−ｉ（ｉ＝１〜ｎ）
へのデータ転送する場合 図２は、マスタ１からスレーブ１１−ｉへのデータ転送
を説明するためのタイムチャートである。以下、図２を
参照しつつ、（ａ）の場合の動作説明をする。マスタ１
は、スレーブ１１−ｉ（ｉ＝１〜ｎ）にデータを転送す
る時は、図示しないクロック生成回路によりクロック信
号M-Clk1を生成して、ドライバー２−１をアクティブ、
レシーバー２−２をインアクティブにして、送信モード
にする。ＦＦ６は、クロック信号M-Clk1に同期（例え
ば、立上がり）して、データM-Dataをラッチして、ドラ
イバー２−１に出力する。これにより、データM-Dataと
クロックM-CLK1とは同期状態になる。ドライバー２−１
は、ＦＦ６からのデータM-Dataをデータ送信路ＤＢに送
信する。ドライバー３は、クロック信号M-Clk1をクック
伝送路Ｃｌｋ１に送信する。データ伝送路ＤＢとクロッ
ク伝送路Ｃｌｋ１は、配線経路及び配線長が等しくなる
ように配線されているので、遅延特性Ｔpd[s] が等しく
なり、また、両伝送路ＤＢ，Ｃｌｋ１は特性インピーダ
ンスZoに等しい抵抗値Rtの抵抗Ｒ−１，Ｒ−２で終端さ
れているので、反射などによる波形歪みは低減される。

【００１３】各スレーブ１１−ｉ中のレシーバー１２−
ｉ−２は、データ伝送路ＤＢからデータSi-DATA を受信
する。レシーバー１３−ｉは、クロック伝送路Ｃｌｋ１
からクロックSi-Clk1 を受信する。ＦＦ１６−ｉは、ク
ロックSi-Clk1 に同期して、データSi-Data をラッチす
る。クロックSi-Clk1 と入力データSi-Data は、各々マ
スタ１の出力タイミングより同じ伝搬遅延時間Ｔpd[s]
だけ遅れて到着する。従って、マスタ１の出力のクロッ
クM-CLK とデータM-DATAの同期状態が保たれているの
で、各スレーブ１１−ｉにおいては、クロック伝送路Ｃ
ｌｋ１のクロックSi-Clk1 によりデータをＦＦ１６−２
で正しくラッチすることができる。 （ｂ） スレーブ１１−ｎからマスタ１へのデータ転送
する場合（ｂ１，ｂ２） （ｂ１） マスタ１からスレーブ１１−ｎへのクロック
の分配 図３は、クロック伝送路Ｃｌｋ２によるクロック分配を
説明するためのタイムチャートである。

【００１４】以下、図３を参照しつつ、（ｂ１）の動作
説明をする。マスタ１のドライバー４は、図示しないク
ロック生成回路よりディジタルなクロックを入力して、
クロック伝送路Ｃｌｋ２に送信する（図３中のマスタ１
の出力波形）。このクロックが“Ｌ”レベルから“Ｈ”
レベルに変化し、電圧がVohになると、抵抗Ｒ−３とク
ロック伝送路Ｃｌｋ２との接続点における電圧Viは、次
式（７）に示す値になる。 Vi=Zo*Voh/{(Zout+Rs)+Zo} ・・・（７） 式（５）より、電圧Vi< スレッショルド電圧Vtなので、
スレーブ１１−ｎからの反射波が到達するまでスレーブ
１１−１〜スレーブ１１−（ｎ−１）のレシーバー１４
−ｉ（ｉ＝１〜（ｎ−１））の出力は、“Ｌ”レベルの
ままである。最遠端のスレーブ１１−ｎのレシーバー１
４−ｎには、一定の伝搬遅延時間だけ遅れて、式（７）
に示す電圧Viの入射波が入力される。スレーブ１１−ｎ
は、クロック伝送路Ｃｌｋ２の端部のマスタ１から最遠
端に位置するので、反射係数ρで反射して反射波を発生
する。この反射係数ρは、スレーブ１１−ｎのレシーバ
ー１４−ｉの入力インピーダンスが特性インピーダンス
に比べて大きいので、反射係数ρは、ほぼ１に等しくな
る（全反射する）。

【００１５】この反射波の電圧Vrは、Vi* ρとなり、入
射波Viと反射波Vrとを合わせた電圧Vtは、Vi*(1+ρ）と
なる。式（５）に示すように、この電圧Vt> スレッショ
ルド電圧Vth なので、この電圧Vtにより、スレーブ１１
−ｎのレシーバー１４−ｎの出力電圧は、“Ｈ”レベル
に確定する。よって、レシーバー１４−ｎの出力電圧
は、マスタ１のクロック生成回路のクロックが“Ｌ”レ
ベルから“Ｈ”レベルに変化してから一定の伝搬遅延時
間だけ遅れて“Ｈ”レベルに確定する。この反射波は、
クロック伝送路Ｃｌｋ２を伝搬して、それぞれ一定の伝
搬遅延時間だけ遅れてスレーブ１１−（ｎ−１），…，
スレーブ１１−１のレシーバー１４−（ｎ−１），…，
１４−１に到達し、レシーバー１４−（ｎ−１），…，
１４−１の出力電圧が、“Ｈ”レベルに確定する。そし
て、反射波は、最後に、マスタ１のレシーバー５に到達
して、レシーバー５の出力電圧が“Ｈ”レベルに確定す
る。

【００１６】スレーブ１１−ｎのレシーバー１４−ｎの
出力電圧が“Ｈ”レベルに確定してから、マスタ１のレ
シーバー５の出力電圧が“Ｈ”レベルに確定するまでの
遅延時間は、反射波がマスタ１のレシーバー５に到達す
るまでに要する時間、つまり、クロック伝送路Ｃｌｋ２
の伝搬遅延時間Ｔpdに等しくなる。抵抗Ｒ−３とクロッ
ク伝送路Ｃｌｋ２との接続点において、抵抗Ｒ−３に到
達した反射波により折り返しの反射が起こるが、抵抗Rs
により、反射係数が小さくなり（例えば、ドライバー４
の出力インピーダンスZout＝１０Ω、抵抗Rs＝７５Ω、
特性インピーダンスZo＝５０Ωの時、反射係数が０．２
となる）ので、クロック伝送路Ｃｌｋ２の折り返しの反
射波による影響は低減されて、リンギングによる誤動作
などは問題とならない。また、スレーブ１１−ｉ（ｉ＝
１〜ｎ−１）のレシーバー１４−ｉにおいても反射が生
じるがスレーブ１１−ｉへの分岐配線が集中定数範囲
（このように分岐配線を短くしている）であれば、これ
らは容量性の負荷となり、容量性の負荷による反射は進
行波に対する負の反射であり、三角波状のもので、論理
の確定に及ぼす影響は小さく無視できる。従って、最遠
端のスレーブ１１−ｎのレシーバー１４−ｉでの反射波
がスレーブ１１−ｉやマスタ１に到達することによって
論理が確定することになる。

【００１７】一方、マスタ１のドライバー４からのクロ
ックが“Ｈ”レベルから“Ｌ”レベルに変化する時は、
抵抗Ｒ−３とクロック伝送路Ｃｌｋ２との接続点の電圧
Vlは、次式（８）に示すようになる。 Vl=( Zout+Rs)*Voh/{(Zout+Rs)+Zo} ・・・（８） 式（６）より、電圧Vl> スレッショルド電圧Vtなので、
スレーブ１１−ｎからの反射波が到達するまでスレーブ
１１−１〜スレーブ１１−（ｎ−１）のレシーバー１４
−ｉ（ｉ＝１〜（ｎ−１））の出力は、“Ｈ”レベルの
ままである。最遠端のスレーブ１１−ｎ中のレシーバー
１４−ｎには、一定の伝搬遅延時間だけ遅れて、電圧Vl
の入射波が入力される。ここで、上述したと同様に、反
射が起こる。レシーバー１４−ｎの入力端子の初期電圧
は、Voh なので、反射波の電圧Vrは、ρ*(Vi-Voh) とな
り、電圧Vlの入射波と電圧Vrの反射波とを合わせた電圧
Vtは、Vl(1+ ρ)-Voh*ρとなる。

【００１８】式（６）により、この電圧Vtは、スレッシ
ョルド電圧Vth よりも小さいので、スレーブ１１−ｎの
レシーバー１４−ｎの出力電圧が“Ｌ”レベルに確定す
る。この反射波Vrがクロック伝送路Ｃｌｋ２を伝搬し
て、上述したと同様に、スレーブ１１−（ｎ−１）のレ
シーバー１４−（ｎ−１）、…、スレーブ１１−１のレ
シーバー１４−１、マスタ１のレシーバー５の出力電圧
が、“Ｌ”レベルに確定する。スレーブ１１−ｎのレシ
ーバー１４−ｎの出力電圧が“Ｌ”に確定してから、ク
ロック伝送路Ｃｌｋ２の各伝搬遅延時間Ｔpdだけ遅延し
てからスレーブ１１−（ｎ−１）のレシーバー１４−
（ｎ−１）、…、スレーブ１１−１のレシーバー１４−
１、及びマスタ１のレシーバー５の出力電圧が“Ｌ”に
確定することになる。 （ｂ２） スレーブ１１−ｎからマスタ１へのデータ転
送 図４は、スレーブ１１−ｎからマスタ１へのデータ転送
を説明するためのタイムチャートである。

【００１９】以下、図４を参照しつつ、（ｂ２）の動作
説明をする。スレーブ１１−ｎのＦＦ１５−ｎは、レシ
ーバー１４−ｎの出力信号を内部クロクＣｌｋ２とし
て、クロック入力端子に入力して、このクロックに同期
して、データをラッチして、ドライバー１２−ｎ−１を
介して、データ伝送路ＤＢに送信する。これにより、ド
ライバー１２−ｎ−１の出力データと内部クロックＣｌ
ｋ２とは、同期状態となる。このデータは、データ伝送
路ＤＢによる伝搬遅延時間Ｔpdだけ遅延して、マスタ１
のレシーバー３に入力される。ＦＦ９は、レシーバー６
で受信した内部クロックＣｌｋ２をクロック端子に入力
して、このクロックに同期して、レシーバー２−１から
の入力データをラッチする。レシーバー６で受信したク
ロック伝送路Ｃｌｋ２からのクロックは、スレーブ１１
−ｎで確定してから、伝搬遅延時間Ｔpdだけ遅延してか
ら確定し、スレーブ１１−ｎの出力のクロックとデータ
の同期状態が保たれるので、マスタ１のＦＦ９におい
て、クロック伝送路Ｃｌｋ２のクロックによりデータを
ラッチすることができる。

【００２０】以上説明したように、本実施形態によれ
ば、マスタ１からのクロック伝送路Ｃｌｋ２の反射特性
を利用することで、あたかも最遠端のスレーブ１１−ｎ
からマスタ１の方向へクロックが分配されているように
扱えるため、このクロックを基準としてスレーブ１１−
ｎからマスタ１へのデータ転送において同期状態が保た
れるという利点がある。また、マスタ１からスレーブ１
１−ｉ（ｉ＝１〜ｎ）へデータ転送をする場合は、デー
タ伝送路ＤＢ、及びクロック伝送路Ｃｌｋ１が終端抵抗
によって終端しているので反射などの影響を低減するこ
とができる。なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば次のようなものがある。

【００２１】（Ｉ） 実施形態では、基板上のマルチ接
続回路に適用した例を説明したが、マスタ１、スレーブ
１１−ｉ（ｉ＝１〜ｎ）を装置として、また、配線をケ
ーブルに置き換えることにより、装置間のインタフェー
スの伝送装置にも適用することができる。また、スレー
ブ１１−ｉが複数のマルチ接続された場合を説明した
が、ｎ＝１の場合にも適用可能である。 （II） クロック分配回路として説明したが、クロック
以外の信号に適用することも可能である。 (III） 実施形態では、スレーブ１１−ｎからマスタ１
へデータ転送する場合を説明したが、スレーブ１１−ｉ
（ｉ＝１〜ｎ−１）からマスタ１へデータ転送する場合
にも適用可能である。また、スレーブ１１−ｉからマス
タ１により近いスレーブ１１−（ｉ−１），１１−（ｉ
−２）…へデータを転送する時は、クロック伝送路Ｃｌ
ｋ２から分配されるクロックを用い、マスタ１から自身
よりもより遠いスレーブ１１−（ｉ＋１）、１１−（ｉ
＋２）、…へデータを転送する時は、クロック伝送路Ｃ
ｌｋ１から分配されるクロックを用いればよい。 （IV） クロックのデューティを保存する必要がなけれ
ば、マスタ１のＦＦ７がラッチするタイミングに応じ
て、式（５）又は（６）のいずれか一方を満足すればよ
い。

【００２２】

【発明の効果】以上詳細に説明したように、第１〜第２
の発明によれば、マスタからの第１のクロック伝送路の
反射特性を利用することで、あたかも最遠端のスレーブ
装置からマスタの方向へクロックが分配されているよう
に扱えるため、このクロックを基準としてスレーブから
マスタへのデータ転送において同期状態が保たれる。こ
のため、スレーブからマスタへの逆方向のデータ転送の
場合においてもマスタからクロックを分配してデータで
転送が可能となり、クロックＰＬＬ回路及び信号変換回
路などが不要となり、装置の構成が簡単になり、コスト
の削減ができる。

【図面の簡単な説明】

【図１】本発明の実施形態の伝送装置の構成図である。

【図２】マスタ１からスレーブ１１−ｉへのデータ転送
を説明するためのタイムチャートである。

【図３】クロック伝送路Ｃｌｋ２によるクロック分配を
説明するためのタイムチャートである。

【図４】スレーブ１１−ｎからマスタ１へのデータ転送
を説明するためのタイムチャートである。

【符号の説明】

１
マスタ ２−１，３，４，１２−１−ｉ（ｉ＝１〜ｎ）
ドライバー ２−２，５，１２−ｉ−２，１３−ｉ，１４−ｉ
レシーバー １１−ｉ（ｉ＝１〜ｎ）
スレーブ ６，７，１５−ｉ，１６−ｉ
ＦＦ ＤＢ
データ伝送路 Ｃｌｋ１，Ｃｌｋ２
クロック伝送路 Ｒ−１，Ｒ−２，Ｒ−３
抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】 抵抗値Rsの抵抗と、 一方の端部が前記抵抗の一方の端子に接続され第１のク
   ロックを伝送する第１のクロック伝送路と、 データを伝送するデータ伝送路と、 前記抵抗の他方の端子に接続され一定の第１のスレッシ
   ョルド電圧で“Ｈ”レベル又は“Ｌ”レベルに確定した
   ディジタルな前記第１のクロックを送信する第１のドラ
   イバーと、前記抵抗の前記一方の端子に接続され前記第
   １のクロック伝送路からクロックを受信して前記第１の
   スレッショルド電圧に等しいスレッショルド電圧で
   “Ｈ”レベル又は“Ｌ”レベルに確定する第１のレシー
   バーと、前記データ伝送路の一方の端部に接続され前記
   データを受信する第２のレシーバーと、前記第１のレシ
   ーバーの出力信号の“Ｈ”レベル又は“Ｌ”レベルへの
   変化に同期して前記第２のレシーバーの出力信号をラッ
   チする第１のフリップフロップとを有するマスタ装置
   と、 前記第１のクロック伝送路の他方の端部に接続され前記
   第１のクロック伝送路から前記第１のクロックを受信し
   て前記第１のスレッショルド電圧に等しいスレッショル
   ド電圧で“Ｈ”レベル又は“Ｌ”レベルに確定する第３
   のレシーバーと、前記データ伝送路に接続され前記第３
   のレシーバーの出力信号の“Ｈ”レベル又は“Ｌ”レベ
   ルへの変化に同期したデータを前記データ伝送路に送信
   する第２のドライバーとを有するスレーブ装置とを備
   え、 前記第１のレシーバーと前記第３のレシーバーとの間の
   信号の伝搬遅延時間が前記第２のドライバーと前記第２
   のレシーバーとの間の信号の伝搬遅延時間に等しくなる
   ように前記クロック伝送路、及び前記データ伝送路を配
   設し、 前記抵抗値Rsは、式（１）又は式（２）の少なくともい
   ずれか一方を満たす構成にした、 ことを特徴とする伝送装置。 V_th/(1+ρ)<Zo*Voh/{(Zout+Rs)+Zo}<Vth ・・・（１） V_th<(Zout+Rs)*Voh/{(Zout+Rs)+Zo}<( ρ*Voh+Vth)/(1+ ρ) ・・・（２） 但し、 Zo ：前記第１のクロック伝送路の特性インピーダンス Zout：前記マスタ装置の出力インピーダンス Voh ：前記第１のドライバーの“Ｈ”レベル出力電圧 Vth ：前記第１のスレッショルド電圧 ρ：前記スレーブ装置の前記第３のレシーバーでの反射
   係数
2. 【請求項２】 第２のクロックを伝送する第２のクロッ
   ク伝送路と、 前記マスタ装置に、前記第２のクロック伝送路の一方の
   端部に接続され一定の第２のスレッショルド電圧で
   “Ｈ”レベル又は“Ｌ”レベルに確定したディジタルな
   前記第２のクロックを送信する第３のドライバーと、前
   記データ伝送路の一方の端部に接続され前記第２のクロ
   ックに同期したデータを送信する第４のドライバーと、 前記スレーブ装置に、前記第２のクロック伝送路から前
   記第２のクロックを受信して前記第２のスレッショルド
   電圧と同じスレッショルド電圧で“Ｈ”レベル又は
   “Ｌ”レベルに確定する第４のレシーバーと、前記デー
   タ伝送路に接続され前記データを受信する第５のレシー
   バーと、前記第４のレシーバーの出力信号の“Ｈ”レベ
   ル又は“Ｌ”レベルへの変化に同期して前記第５のレシ
   ーバーからの出力信号をラッチする第２のフリップフロ
   ップと、 前記データ伝送路及び前記第２のクロック伝送路の他方
   の端部に、それぞれ反射低減用の終端抵抗とを設け、 前記第４のドライバーと前記第５のレシーバーとの間の
   信号の伝搬遅延時間が前記第３のドライバーと前記第４
   のレシーバーとの間の信号の伝搬遅延時間に等しくなる
   ように前記第２のクロック伝送路を配設した、 ことを特徴とする請求項１記載の伝送装置。