JP3849100B2 - 同期動作制御ｉｃ - Google Patents

Description

本発明はＣＰＵにバスを介して接続された複数の被制御ＩＣの高速同期同時動作を可能とする同期動作制御ＩＣに関する。

複数個のＩＣをＣＰＵ側からの制御信号により同期、同時動作させる同期動作スタート制御方式は、種々の分野において広く採用されている。例えば、ＮＣ加工機械においては、Ｘ軸、Ｙ軸、Ｚ軸、θ軸に関するワークや切削工具の移動を行なわせるため、各軸駆動用のステッピングモータを回転駆動させるためのパルス発生機能を有する複数個のＩＣを同時に、または個別に動作させる必要がある。

複数個のＩＣを同時に動作させるには、従来、ＣＰＵからデータバスを介して送信された予め定めた特定パターンと被制御対象のＩＣを指定するアドレスとで構成されたスタートコマンドを受信したＩＣが、受信スタートコマンドを解釈し、解釈されたアドレスが自己ＩＣのアドレスと一致したときに、その動作を開始させている。図４と図５には、従来の同期動作スタート制御方式において、ｎ個のＩＣ２（１）〜２（ｎ）をＣＰＵ１で略同時同期状態で動作させるためのシステム構成図と、その動作タイミングチャートが示されている。

図４と図５において、複数個のＩＣ２（１）〜２（ｎ）は、データバスを介してＣＰＵ１に接続されており、ＣＰＵ１からは、動作対象となるＩＣを指定するアドレスとスタート指示特定パターンを含むＩＣ２（１）〜２（ｎ）に対するスタートコマンドＳ１、Ｓ２、…、Ｓｎが時系列的に順次送出される。スタートコマンドＳ１を受信、解釈したＩＣ２（１）は、自己指定アドレスであることを認識して動作を開始し、スタートコマンドＳ２を受信したＩＣ２（２）は、同様に、自己指定アドレスであることを認識して動作を開始し、以後、同様な動作が各ＩＣにおいて実行され、最後に、ＩＣ２（ｎ）がスタートコマンドＳｎを受信して動作が開始される。このことは、同期して動作をストップ制御させる同期動作ストップ制御においても同様である。
特開平７−７５３５７号公報

このように、従来の同期動作スタート／ストップ制御方式では、ＣＰＵ１から時系列的に送出されたスタート／ストップコマンドに同期して各ＩＣの動作が開始／停止される。

したがって、各ＩＣの動作開始にはズレが生じ、特にＣＰＵの動作速度が遅い場合にはズレが大きくなり、各ＩＣの同期、または同時動作が困難になるという問題がある。

そこで、本発明の目的は、ＣＰＵにバス接続された複数個の被制御ＩＣにかかり、これ らの独立した個別動作と、の同期、同時動作を可能とする独立および同期動作制御ＩＣを提供することにある。

前述の課題を解決するために本発明による独立および同期動作制御ＩＣは、それぞれが固有のアドレス指定をもってＣＰＵにバス接続され、該ＣＰＵから送出される制御コマンドを受信するためのレジスタと動作を制御するための動作制御部を備えた複数の被制御ＩＣであって、これら複数のＩＣを独立および同期動作制御するに、前記ＣＰＵは、前記制御コマンドとして、前記それぞれのＩＣの動作を規定するコマンドデータを予め前記各レジスタに一時記憶すべく送出し、該記憶したコマンドデータを実行せしめるよう通常または同期スタート／ストップコマンドを送出して、各ＩＣの動作を制御すべく構成される一方、それぞれのＩＣに、同期を行うためのスタート／ストップ端子を設けて、各同期スタート／ストップ端子を相互に接続せしめると共に、前記動作制御部は、前記同期スタート／ストップコマンドを受信することに応答して当該端子をアクティブにし、該アクティブとなった信号を前記端子接続を介して同期スタート／ストップ信号として他の端子に送出する同期動作制御と、前記バス接続を介して個別に動作させるための前記通常スタート／ストップコマンドを受信し、かつ、前記端子接続を介して前記同期スタート／ストップ端子信号を受信してスタート／ストップ動作する独立動作制御とを行うべく構成される。

ここで、前記被制御ＩＣは、前記ＣＰＵから送出される前記被制御を個別に動作スタート／ストップさせるスタート／ストップコマンドの受信に応答して動作スタート／ストップさせる手段を更に有し、また、パルス発生態様を制御するパルス発生制御回路とすることができる。

本発明における独立および同期動作制御ＩＣによれば、各ＩＣに、同期を行うためのスタート／ストップ端子を設けて、それぞれを相互に接続せしめると共に、各ＩＣの動作制御部では、前記同期スタート／ストップコマンドを受信することに応答して当該端子をアクティブにし、該アクティブとなった信号を前記端子接続を介して他の端子に対して送出する同期動作制御と、前記通常スタート／ストップコマンドを受信することでＩＣを個別に動作させ、または前記端子接続を介して前記アクティブ信号を受信することでＩＣを同期した状態で動作させる制御とを行わしめるよう構成したことにより、
ＣＰＵと複数の被制御ＩＣとがバスを介して固有のアドレス指定をもって接続されたものでありながら、前記互に端子接続された各同期スタート／ストップ端子のうち少なくとも一つの端子が、前記同期スタート／ストップコマンドを当該レジスタで受信することに応答してアクティブになり、他の各端子が、該アクティブとなった信号を同時受信することができるので、これら複数個の被制御ＩＣのすべての動作を同期した状態でスタート／ストップ制御し得るばかりか、従来ＩＣのもつ個別の独立動作をも可能ならしめることができる。

以下、本発明の実施の形態を、好適な実施の形態として例示する同期動作制御ＩＣを図面に基づいて詳細に説明する。

図１は、本発明による同期動作制御ＩＣ一実施例を示す同期動作スタート制御のシステム構成図である。

本実施例では、複数個のＩＣ２（１）〜２（ｎ）がデータバスを介してＣＰＵに接続されている。ＩＣ２（１）、２（２）、……、２（ｎ）には、それぞれが共通接続されている同期スタート端子Ｄ（１）、Ｄ（２）、…、Ｄ（ｎ）が設けられている。ＩＣ２（１）、２（２）、…、２（ｎ）には、また、データバスを介してＣＰＵ１に接続され、ＣＰＵ１から送出される各ＩＣ対応の動作を指定するコマンドデータを一時記憶するレジスタ２１、２２、…、２ｎが設けられている。

図１に示す実施例の動作タイミングチャートを示す図２を参照して、本実施例の動作を説明すると、ＣＰＵ１からは、上記コマンドデータを含み、レジスタに当該コマンドデータを一時記憶せしめるための保留コマンドがデータバスを介して各ＩＣに対して個々の指 定アドレスを確認しながら時系列的に送出される。

つまり、先ず、ＩＣ１に対する保留コマンドＨ１を受信、解釈したＩＣ２（１）は、受信したコマンドデータをレジスタ２１に一時記憶する。続いで、ＣＰＵ１から送信された保留コマンドＨ２に対応して、ＩＣ２（２）は、受信コマンドデータをレジスタ２２に一時記憶し、以降同様に受信コマンドデータが対応ＩＣのレジスタに一時記憶され、最後に、ＩＣ２（ｎ）のレジスタ２ｎに対応する受信コマンドデータが一時記憶される。

こうして全てのコマンドデータが対応するＩＣのレジスタに記憶された後に、ＣＰＵ１から送出される同期スタートコマンドＤがＩＣ２（１）に受信される。

同期スタート端子をアクティブにする同期スタートコマンドを受信したＩＣ２（１）は、直ちにレジスタ２１に記憶されているコマンドに従った動作を開始する。一方、他のＩＣ２（２）、…、２（ｎ）の同期スタート端子Ｄ（２）、…、Ｄ（ｎ）は、Ｄ（１）と共通接続されているから、ＩＣ２（２）、…、２（ｎ）も同期スタート端子アクティブ信号を同時受信することになり、結局、ＩＣ２（１）〜２（ｎ）の動作は同期した状態で同時に動作が開始されることになる。

図３は、上述の実施例で用いることができるＩＣの動作制御部の構成例を示す。本構成は各ＩＣの同期、同時動作だけでなく、従来のようなＩＣの個別の独立動作をも可能とする回路である。

データバスを介して受信した同期スタートコマンドによりワンショットタイマー２２がアクティブになると、ハイレベルパルスがスイッチング回路としてのＮＰＮトランジスタ２３のベースに供給される。ＮＰＮトランジスタ２３のエミッタは接地され、ベースにワンショットタイマー２２からハイレベルパルスが供給されると、ＮＰＮトランジスタ２３はＯＮ動作し、同期スタート端子２（１）Ｄがローレベルとなり、共通接続されている他のＩＣ２（２）、…、２（ｎ）の同期スタート端子Ｄ（２）、…、Ｄ（ｎ）にもローレベルデータが送出される。

このローレベルデータは、インバータ２４で反転され、ハイレベルデータとなってＯＲゲート２５の一入力端子に供給される。ＯＲゲート２５の他入力端子には、従来と同様な通常スタートコマンドが供給されており、ＯＲゲート２５の出力によってＩＣの動作がスタートする。したがって、各ＩＣの動作は、通常スタートコマンドまたは同期スタートコマンドの受信に応答して、スタートされることになり、各ＩＣの独立動作制御及び同期、同時動作制御が可能となる。

以上の実施例では、同期動作スタート制御について説明したものであるが、本発明は全く同様にして同期動作ストップ制御とすることもできることは明らかである。

叙述の如く構成された本発明の実施例の形態において、いま、バスを介してＣＰＵ１に接続されている複数の被制御ＩＣ２（１〜ｎ）を同時に、または個別に動作させるのであ るが、本発明における独立および同期動作制御ＩＣには、それぞれに互いに接続された同期スタート／ストップ端子Ｄ（１〜ｎ）が設けられており、かつ各ＩＣ２（１〜ｎ）に備 えられた動作制御部は、それぞれのＩＣ２（１〜ｎ）において、前記バス接続を介して同 期スタート／ストップコマンドを受信することに応答して当該端子をアクティブにし、該 アクティブとなった信号を同期スタート／ストップ端子信号として他の端子に対して送出 する同期動作制御と、前記バス接続を介して前記個別に動作させるための通常スタート／ ストップコマンドを受信し、かつ、前記端子接続を介して前記同期スタート／ストップ端 子信号を受信してスタート／ストップ動作する独立動作制御とを行なうように構成されて いるため、
ＣＰＵ１と複数の被制御ＩＣ２（１〜ｎ）とがバスを介して固有のアドレス指定をもっ て接続されたものでありながら、前記相互に接続された同期スタート／ストップ端子Ｄ（ １〜ｎ）の少なくとも一つの同期スタート／ストップ端子が、前記同期スタート／ストップコマンドを当該レジスタで受信することに応答して前記同期動作制御によりアクティブ になり、他の各端子が、該アクティブとなった信号を同時受信するとに同期して、独立動 作制御によるスタート／ストップ動作が行われこととなり、アクティブ信号を送出したＩ Ｃは勿論、アクティブ信号を受信したＩＣも、直ちにレジスタに一時記憶されたコマンド データに従って動作させることができる。その結果、これら複数個の被制御ＩＣ２（１〜 ｎ）のすべての動作を同期した状態でスタート／ストップ制御し得るばかりか、従来ＩＣ のもつ個別の独立動作をも可能ならしめることができる。

本発明による同期動作制御ＩＣの一実施例を示す同期動作スタート制御方式のシステム構成図。 図１に示す実施例の動作タイミングチャート図。 図１に示す実施例で用いられるＩＣの動作制御部の回路図。 従来の同期動作スタート制御方式におけるシステム構成図。 従来の同期動作スタート制御方式の動作タイミングチャート。

符号の説明

１ＣＰＵ
２（２）、…、２（ｎ） ＩＣ
２１、２２、…、２（ｎ） レジスタ
Ｄ（１）、Ｄ（２）、…、Ｄ（ｎ） 同期スタート端子

Claims (4)

1. それぞれが固有のアドレス指定をもってＣＰＵにバス接続され、該ＣＰＵから送出される制御コマンドを受信するためのレジスタと動作を制御するための動作制御部を備えた複数の被制御ＩＣであって、これら複数のＩＣを独立および同期動作制御するに、
   前記ＣＰＵは、前記制御コマンドとして、前記それぞれのＩＣの動作を規定するコマンドデータを予め前記各レジスタに一時記憶すべく送出し、該記憶したコマンドデータを実行せしめるよう通常または同期スタート／ストップコマンドを送出して、各ＩＣの動作を制御すべく構成される一方、
   それぞれのＩＣに、同期を行うためのスタート／ストップ端子を設けて、各同期スタート／ストップ端子を相互に接続せしめると共に、
   前記動作制御部は、前記同期スタート／ストップコマンドを受信することに応答して当該端子をアクティブにし、該アクティブとなった信号を前記端子接続を介して同期スタート／ストップ端子信号として他の端子に送出する同期動作制御と、前記バス接続を介して個別に動作させるための前記通常スタート／ストップコマンドを受信し、かつ、前記端子接続を介して前記同期スタート／ストップ端子信号を受信してスタート／ストップ動作せしめる独立動作制御とを行うべく構成されていることを特徴とする独立および同期動作制御ＩＣ。
2. 前記相互に端子接続された各ＩＣは、前記同期スタート／ストップ端子のうち少なくとも一つの端子が、前記同期スタート／ストップコマンドを当該レジスタで受信することに応答してアクティブになり、他の各端子が、該アクティブとなった信号を同時受信することで、すべての動作を同期した状態でスタート／ストップ制御すべく構成されていることを特徴とする請求項１に記載の独立および同期動作制御ＩＣ。
3. 前記同期スタート／ストップコマンドは、前記端子をアクティブにするコマンドである ことを特徴とする請求項１または２に記載の独立および同期動作制御ＩＣ。
4. 前記アクティブ信号は、前記同期スタート／ストップコマンドを受信したＩＣの端子を ハイレベルからローレベルに変化させ、前記端子接続を介して他のＩＣの端子に送出され るローレベルデータであることを特徴とする請求項１乃至３の何れかに記載の独立および 同期動作制御ＩＣ。