CN1902740A - 利于高产量并包括蚀刻终止层和/或应力膜的置换栅流程 - Google Patents
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- 238000010348 incorporation Methods 0.000 title 1
- 230000008021 deposition Effects 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 55
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 24
- 238000005516 engineering process Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 125000006850 spacer group Chemical group 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 230000002950 deficient Effects 0.000 claims description 7
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000004094 surface-active agent Substances 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 239000004411 aluminium Substances 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910000077 silane Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims 2
- 229910021529 ammonia Inorganic materials 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000005498 polishing Methods 0.000 description 10
- 230000007547 defect Effects 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及在晶体管结构之上沉积一个能够在晶体管内产生晶格应力并且使性能提高的层(710)。可以在形成于衬底上的多个晶体管之上，或者在多个选择的晶体管之上形成应力层。
Description
技术领域
[0001]本发明涉及半导体和半导体制备方法技术领域；更具体地涉及减少缺陷并且提高性能的晶体管栅电极、它的制造方法。
背景技术
[0002]在以更高性能和增加的产量制造集成电路努力中，出现了许多工艺技术。一种这样的技术改进是用牺牲栅电极来改进栅电极结构的几何结构和可制造性以及性能的新方法。提高集成电路性能的第二种改进涉及包括位于下面的应变半导体层的工艺。
[0003]形成一种器件的典型工艺可以由多个步骤构成。已知的和相关的技术可以包括下面的步骤。使用初始晶片或衬底，用二氧化硅的薄膜层来首先形成用于处理的硅表面。接下来，用掩模，通常是氮化硅来制造多层。可以用化学气相沉积工艺或等效方法来限定并形成开关器件的有源区域，然后湿刻蚀阶段可以用磷酸来随后除去不想要的沉积物。
[0004]对于MOS器件，在硅基底或衬底上形成栅介电层，然后形成栅电极。首先，准备用于加工的衬底表面，然后在衬底中形成阱区。接下来，形成包括栅介电层、侧壁和侧壁隔离体的栅电极结构。随后，通常用注入和氧化物生长步骤来形成器件内不同区域的电气特性。在栅电极形成之后，通常通过在硅衬底的顶表面中注入或扩散来形成源极和漏极区。可以除去牺牲栅电极为沉积永久栅电极材料做准备。可以进行改进晶体管的几何结构和电气特性的进一步的步骤以及后面的步骤，以开口接触窗并且形成互连结构。
[0005]在进行可能引入许多缺陷或高缺陷率的金属抛光工艺中遇到了形成牺牲栅电极结构所带来的障碍。可能的缺陷存在于剩余的栅电极结构和中间介电层的内部和周围。
[0006]关于硅开关器件性能的提高，近年来的改进之一包括在形成任何开关器件之前，在位于下面的衬底上形成应变衬底层。典型地，在松弛的硅锗层上制备薄的应变硅层。然后在位于下面的应变硅层上制备MOS器件。通过使用晶格常数大于或不同于硅的晶格常数的材料(例如硅锗)产生的晶格不匹配来产生应变硅层。锗的晶格常数比硅的晶格常数约大百分之四。因此，当沉积在含锗衬底的顶部上时，硅晶体受到应力。晶格不匹配使得上部硅层产生应变，这在形成的硅开关内产生了空穴和电子迁移率的增加。通过受到应力的硅的电子经受流速的增加，这使得在应变硅层之上形成的开关器件的性能增加。
[0007]然而，应变硅技术的困难是在应变硅层的下面存在松弛的硅锗层，而硅锗层可能受到各种处理步骤的影响，例如MOS器件制备过程中的热氧化、硅化物的形成和退火。形成应变硅层时的另一个间题是：在后面的处理步骤中随后经受高温可能有效地除去位于下面的硅层中产生的晶格应变中的一些或全部。
[0008]附图说明
[0009]图1示出了在栅介电层和栅电极形成之后的牺牲栅堆叠体。
[0010]图2示出了在除去了牺牲栅、留下用于随后的栅处理的沟槽之后的图1中示出的结构。保留牺牲中间层介电层。
[0011]图3示出了在除去了牺牲栅和栅介电层、留下用于随后的栅处理的沟槽之后的图1中示出的结构。沉积了置换栅介电层。保留牺牲中间层介电层。
[0012]图4示出了在抛光之前在沉积置换栅电极之后的图3中示出的栅堆叠体。
[0013]图5示出了在抛光之后的图4中示出的栅堆叠体，图示了抛光的不均匀性。
[0014]图6示出了在蚀刻除去牺牲中间层介电层之后的图5中示出的栅堆叠体。
[0015]图7示出了在沉积氮化物蚀刻终止层(NESL)之后的栅结构。
[0016]图8示出了在沉积了中间层介电层之后的图7中示出的栅结构。
[0017]图9示出了处理中的晶体管结构，不占有面积的接触窗和浅沟槽隔离区。
[0018]具体实施方式
[0019]描述一种新颖的晶体管结构和其制造方法。牺牲栅电极通常应用在半导体工艺中在形成源极、漏极和沟道的注入工艺过程中。本发明的工艺包括形成牺牲栅电极结构、集成置换栅电极、以及在沉积刻蚀终止层和/或应力诱导层之前用抛光和湿刻蚀步骤来减少缺陷。而且，置换栅电极可能是实现作为栅电极的金属的候选者。本发明的晶体管包括在晶体管结构之上形成在位于下面的结构中产生应力的层。
[0020]在一个实施例中，用牺牲栅电极来构造晶体管。图1图示出了具有牺牲栅电极结构的晶体管结构。在衬底205上形成牺牲栅电极结构。衬底通常是硅晶片。在衬底205上形成栅介电层215和牺牲栅电极210。可以通过衬底的热氧化、通过化学气相沉积(CVD)或其它技术在衬底205上生长栅介电层215。牺牲栅电极210可以由包括多晶硅或二氧化硅(SiO2)的多种材料制成。
[0021]在衬底上形成牺牲栅电极结构之后，用掺杂或注入步骤来形成晶体管内不同区域的电气特性。形成源极和漏极延伸部分或尖端242来提高晶体管的击穿电压、基本上在栅电极和源极/漏极区之间形成沟道区250。
[0022]在形成延伸区242之后，在牺牲栅电极210的侧面上形成与牺牲栅电极210的侧面高度相一致的侧壁隔离体220。侧壁隔离体通常是氮化物或氧化物，并且通过热氧化或通过化学气相沉积CVD工艺来形成。侧壁隔离体材料的例子是氮化硅、碳掺杂氮化物或没有氧化物成分的碳掺杂氮化物。
[0023]源极和漏极区240/241的其余部分通过注入或高度掺杂该区域来形成，栅电极和侧壁隔离体充当阻挡层。在注入之后进行退火工艺以激活所注入的掺杂物并修复任何注入损伤。退火工艺可以在低热预算(例如短时间的高温)下进行以避免掺杂物的再分布。
[0024]接下来，进行牺牲中间层介电膜的覆盖沉积，然后进行抛光工艺以平面化并暴露栅电极。在图1中，在已经形成了栅介电层215、牺牲栅电极210、栅侧壁隔离体220、源极/漏极区240/241和沟道250之后，在衬底和栅电极结构的上方覆盖沉积牺牲中间层介电层(ILD0)230。可以用化学或机械抛光技术对牺牲ILD0层230进行进一步的处理，以将牺牲ILD0层平面化，并且暴露牺牲栅电极210的顶表面。
[0025]接下来，如图2所示，将牺牲栅堆叠体蚀刻掉。除去牺牲栅电极是为永久栅电极的沉积作准备。蚀刻工艺应该提供使栅侧壁隔离体220和牺牲中间层介电层(ILD0)230完好无损的选择性。选择蚀刻材料以按照比侧壁隔离体高得多的速度选择性地蚀刻牺牲栅电极材料。蚀刻选择性优选在约10∶1或更大的范围内。在一个实施例中，对于最大的蚀刻选择性，在20到30摄氏度的室温下使用约30分钟的蚀刻时间。
(a)在一个实施例中，通过湿蚀刻工艺除去牺牲栅电极，例如当牺牲栅电极210是多晶硅时，可以使用例如是氢氧化铵或HF/硝酸混合物的蚀刻剂。
(b)在另一个实施例中，当牺牲栅电极210是氮化硅时，可以使用例如磷酸蚀刻剂的蚀刻剂。
(c)在另一个实施例中，当牺牲栅电极210是氧化物时，可以使用例如氢氟酸的蚀刻剂。
[0026]在图2中，蚀刻工艺除去了牺牲栅电极，并且在侧壁隔离体220之间留下了沟槽305，接下来将由置换栅电极来填充沟槽305。在一个实施例中，栅介电层215将保留着。
[0027]如图3所示，在另一个实施例中，当除去牺牲栅电极时，也可以除去位于侧壁隔离体220之间的栅介电层(氧化物)215。在这个实施例中，置换栅电极工艺将包括由新的栅介电层216对沟槽305进行保形沉积，新的栅介电层216例如是但不限于高k的材料，包括：HfO2、ZrO2、Al2O3、Ta2O5、TiO2、La2O3。可以通过基底衬底的热氧化、通过例如化学气相沉积(CVD)或原子层沉积(ALD)的其它技术来生长置换栅介电层。在已经沉积了新的栅介电层之后，可以任选地对它进行退火或对它进行远程等离子氮化(RPN)或其它的后氧化物生长处理。然后如下面所进一步描述的对该结构进行处理。
[0028]接下来，进行置换栅电极的沉积。图4图示出了置换栅电极的工艺。沉积置换栅电极410来填充凹部或沟槽并且还将置换栅电极410沉积在牺牲中间层介电层(ILD0)230的上方。可以用多种工艺来成长置换栅电极，例如热氧化、化学气相沉积、原于层或多晶硅沉积。置换栅电极材料可以是多晶硅、硅化物、氧化物、金属或其它导电材料。而且，置换栅电极可以是单一的金属或多种金属。可以使用置换栅电极金属，铝(Al)、钛(Ti)、钼(Mo)、钨(W)，但不限于这些金属，并且还可以使用金属氮化物和碳化物，例如钛的氮化物和碳化物(TiN，TiC)或钽的氮化物和碳化物(TaN，TaC)。
[0029]接下来，进行抛光工艺。图5图示出了对栅电极进行抛光之后的结构。在图5中，使置换栅电极结构的顶部经受抛光工艺以使表面平面化并暴露栅电极。在凹部或沟槽的上方沉积置换栅电极之后，进行抛光以除去任何不想要的金属，留下被填充的沟槽、被暴露的栅电极510和被平面化的结构。抛光工艺对侧壁隔离体和牺牲中间层介电层(ILD0)典型地是选择性的以保持栅电极的垂直尺寸。对牺牲中间层介电层和置换栅电极进行抛光将典型地除去小于50埃的置换栅电极高度。然而，对金属栅电极510进行抛光和平面化会产生凹陷或其它抛光不均匀性，它们会留下对产量有显著影响的线条。图5图示出了由抛光工艺产生的可能的缺陷模式，包括金属拖尾590、牺牲ILD0 530的呈凹点的沉积或凹陷的区域591。这些可能由归因于最初的牺牲ILD平面化过程中向下到栅电极510和侧壁隔离体的过度抛光的划痕、断片或表面形貌而产生。
[0030]接下来，然后用蚀刻工艺来除去抛光缺陷。利用牺牲中间层介电层减少由抛光工艺产生的缺陷。现在通过使用湿蚀刻工艺选择性地除去牺牲ILD0层和剩下的抛光缺陷。除去抛光缺陷提供了更高的总产量。
[0031]前面的抛光工艺暴露牺牲中间层介电层(ILD0)以使蚀刻工艺有效。在图6中，牺牲中间层介电(ILD0)层的湿蚀刻去除暴露晶体管结构610，并且还有另外的好处：使不想要的例如图5中示出的金属线条或缺陷跟着去除掉。对于金属填充的凹点、凹陷区域和金属拖尾，牺牲ILD0的湿蚀刻去除充当了去除掉的层(liftoff layer)以除去这些不想要的金属缺陷，为下一层的沉积作准备。
[0032]选择蚀刻材料以按照比其它特征高得多的速度蚀刻牺牲ILD0。使用对于牺牲ILD0具有选择性的湿蚀刻工艺，而不需要蚀刻隔离体、金属栅电极以及大块衬底、例如浅沟槽隔离(STI)区或硅化物覆盖的扩散区的其它特征。蚀刻选择性优选在约10∶1或更大的范围内。湿蚀刻去除工艺从置换栅电极除去低于10埃的高度。在一个实施例中，对于最大的选择性，在20到30摄氏度的室温下使用约2分钟到5分钟的蚀刻时间：
a)在一个实施例中，对于没有氧化物成分的碳掺杂氮化物隔离体，使用化学当量的氮化硅牺牲ILD0层。
b)在另一个实施例中，对于氮化硅或碳掺杂氮化物隔离体，使用软化学气
相沉积(CVD)氧化物牺牲ILD0。
c)在使用碳掺杂氮化物隔离体的实施例中，可以用高质磷酸除去牺牲ILD0层。
d)在使用氮化硅或碳掺杂氮化物隔离体的实施例中，可以使用缓冲的氢氟酸(HF)溶液来除去牺牲ILD0层，缓冲的氢氟酸(HF)溶液可选择地与例如乙二醇的表面活性剂一起使用。
e)还可以使用其它的各向同性或各向异性蚀刻工艺。
[0033]在可选择的实施例中，可以使用很短的金属蚀刻来除去沿栅堆叠体顶部的其余特征缺陷，例如在70摄氏度下使用硫酸和过氧化氢混合物中的氮化钛蚀刻将按照每分钟约60埃的速度蚀刻。
[0034]在除出了牺牲中间层介电层之后，如图6中所示，现在暴露晶体管，并且从结构中去除了金属缺陷。现在在晶体管上添加氮化物蚀刻终止层(NESL)和/或应力诱导膜层。在一个实施例中，如图所示栅介电层215保留着。在如图3中所示的实施例中，对该结构继续进行类似的处理。图7图示出了含有应变NESL层710的本发明结构的一个实施例。NESL710形成在晶体管结构750之上。
[0035]氮化物蚀刻终止层(NESL)710在晶体管的沟道250、源极240和漏极241部分中产生应力。使用如图所示的、但是包括后来形成的特征的晶体管750，当将正确极性的电荷施加到栅电极210上时，沟道区域250发生电气反转并且成为源极240和漏极241区之间的导电通路。形成在栅电极结构210之上的NESL710在位于下面的晶体管中产生应力，这增加了电子和/或空穴的迁移率，产生约百分之10到20的性能提高。
[0036]在一个实施例中，用使用硅烷和氮气的化学气相沉积工艺来进行氮化物蚀刻终止层(NESL)的沉积。也可以使用其它等效的沉积工艺。NESL层可以是在整个衬底上方的覆盖沉积层，或者可选择地，NESL可以选择性地在单个器件或晶体管的上方形成。NESL沉积也可以在接近于或低于400摄氏度的温度下用相对短的时间例如约1分钟形成，使得能够与任何热敏感的金属置换栅电极的候选材料成功地集成。
[0037]在一个实施例中，氮化物蚀刻终止层(NESL)的厚度是约500埃。然而，100到1200埃的范围也将在位于下面的晶体管内产生应力以提高性能。在另一个实施例中，NESL由氮化硅(Si3N4)构成。也可以使用不同的材料来形成NESL，例如锗、锗化硅(SiGe)、其它氧化物，例如碳掺杂的氧化硅或碳掺杂的氮化硅。
[0038]接下来，如图8所示，在已经沉积了氮化物蚀刻终止层(NESL)710之后，随后沉积“真正的”中间层介电(ILD)层830。ILD层可以是二氧化硅或低k的介电材料。然后可以继续进行进一步的处理，例如改进晶体管的几何结构或电气特性和/或开口用于形成互连结构的接触窗。在可选择的实施例中，可以采用另外的应变层。在一个实施例中，可以用蚀刻工艺除去第一NESL的一些部分以形成与后来沉积的其它NESL的互连。
[0039]此外，在一个实施例中，可以沉积NESL以便随后允许如图9中所示不占面积的接触(un-landed contact)。示出了具有不占面积的接触窗910的浅沟槽隔离(STI)区920。可以形成接触窗，暴露STI的一部分，准备进行进一步的处理以随后形成在器件上方的互连。
[0040]应该注意到，在此描述的工艺步骤和结构没有形成一个用于制备集成电路的完整的工艺流程。本发明可以与多种集成电路制造技术，包括目前在现有技术中使用的那些技术相结合来实施。同样地，在这里的描述中只是包含了对于理解本发明必要的那些共用工艺步骤。
[0041]对于本领域技术人员来说，在不偏离本发明的范围下，可以进行各种变化，这是显而易见的，这不应被认为仅限于本说明书中所描述的内容。应该理解的是，在不偏离本发明的精神和范围下，可以使用其它的实施例，并且可以进行合理的机械和电气变化。在附图中，相同的附图标记贯穿几个附图表示基本上相似的元件。
Claims (30)
1.一种方法，包括：
在衬底上形成牺牲栅电极；
在牺牲栅电极的侧面上形成侧壁隔离体，形成牺牲中间层介电层；
除去牺牲栅电极；
沉积置换栅电极；
对牺牲中间层介电层和置换栅电极进行抛光；和
在中间层介电层和没在栅电极沟槽中的任何残留的栅电极材料上进行湿蚀刻去除。
2.权利要求1的方法，其中侧壁隔离体是氮化硅或碳掺杂的氮化物。
3.权利要求1的方法，其中牺牲中间层介电层是软化学气相沉积氧化物或化学当量的氮化硅。
4.权利要求1的方法，其中对牺牲中间层介电层和置换栅电极进行抛光除去了小于50埃的置换栅电极高度。
5.权利要求1的方法，其中进行湿蚀刻去除除去了对牺牲中间层介电层和置换栅电极进行抛光产生的剩余缺陷。
6.权利要求5的方法，其中用磷酸、高质磷酸、含水的氢氟酸、缓冲的氢氟酸溶液或与表面活性剂一起使用的氢氟酸来进行湿蚀刻去除。
7.权利要求6的方法，其中与氢氟酸一起使用的表面活性剂是乙二醇。
8.权利要求5的方法，其中在约20摄氏度到约30摄氏度的温度下进行湿蚀刻去除工艺。
9.权利要求5的方法，其中湿蚀刻去除工艺持续约2分钟到5分钟的时间。
10.权利要求5的方法，其中湿蚀刻去除工艺具有10∶1或更大的近似选择性。
11.权利要求1的方法，其中湿蚀刻去除从置换栅电极除去低于10埃的高度。
12.权利要求1的方法，其中进行残留栅电极材料的湿蚀刻去除工艺包括在70摄氏度下使用硫酸和过氧化氢混合物中的氮化钛蚀刻。
13.权利要求12的方法，其中氮化钛蚀刻按照每分钟约60埃的速度除去中间层介电层。
14.权利要求1的方法，还包括沉积氮化物蚀刻终止层。
15.权利要求14的方法，其中氮化物蚀刻终止层在位于下面的结构中产生应力。
16.权利要求1的方法，还包括沉积在位于下面的结构中产生应力的氮化物蚀刻终止层。
17.一种方法，包括：
在衬底上形成牺牲栅电极；
在牺牲栅电极的侧面上形成侧壁隔离体，形成牺牲中间层介电层；
除去牺牲栅电极；
沉积置换栅电极；
对牺牲中间层介电层和置换栅电极进行抛光；和
在中间层介电层和栅电极上进行湿蚀刻去除；
沉积在位于下面的结构中产生应力的氮化物蚀刻终止层。
18.权利要求17的方法，其中氮化物蚀刻终止层的沉积被安排为在整个衬底上方的覆盖沉积。
19.权利要求17的方法，其中在单个的器件或晶体管的上方选择性地形成氮化物蚀刻终止层的沉积。
20.权利要求17的方法，其中用使用硅烷和氮气或氨气的化学气相沉积工艺来执行氮化物蚀刻终止层的沉积。
21.权利要求17的方法，其中氮化物蚀刻终止层由氮化硅构成(Si3N4)。
22.权利要求17的方法，其中氮化物蚀刻终止层来自于由锗、硅锗、碳掺杂氧化硅和碳掺杂氮化硅所构成的组。
23.权利要求17的方法，其中沉积氮化物蚀刻终止层在100到1200埃的厚度之间。
24.权利要求17的方法，其中沉积氮化物蚀刻终止层约500埃厚。
25.权利要求17的方法，其中氮化物蚀刻终止层的沉积是在接近于或低于400摄氏度的温度下用少于1分钟的时间形成的。
26.权利要求25的方法，其中氮化物蚀刻终止层可与温度敏感的金属栅电极候选材料相兼容。
27.权利要求17的方法，其中在沉积了氮化物沉积终止层之后沉积中间层介电层。
28.一种在衬底上形成的晶体管，包括：
金属栅电极；
在栅电极的侧面上形成的侧壁隔离体；
沉积在栅电极和侧壁隔离体的上方的氮化物蚀刻终止层，其在位于下面的晶体管结构中产生应力；和
在侧壁隔离体、栅电极和氮化物蚀刻终止层的上方形成的中间层介电层。
29.权利要求28的方法，其中金属栅电极包括选自于由铝(Al)、钛(Ti)、钼(Mo)、钨(W)、钛(TiN，TiC)和钽(TaN，TaC)所构成的组中的一种材料或多种材料。
30.权利要求28的方法，其中置换栅电极材料由多种金属构成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/749,196 | 2003-12-30 | ||
| US10/749,196 US7078282B2 (en) | 2003-12-30 | 2003-12-30 | Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1902740A true CN1902740A (zh) | 2007-01-24 |
Family
ID=34711035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2004800395299A Pending CN1902740A (zh) | 2003-12-30 | 2004-12-24 | 利于高产量并包括蚀刻终止层和/或应力膜的置换栅流程 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7078282B2 (zh) |
| EP (1) | EP1719163B1 (zh) |
| KR (1) | KR100856436B1 (zh) |
| CN (1) | CN1902740A (zh) |
| TW (1) | TWI278026B (zh) |
| WO (1) | WO2005067027A1 (zh) |
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Also Published As
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|---|---|
| WO2005067027A1 (en) | 2005-07-21 |
| US20050145894A1 (en) | 2005-07-07 |
| EP1719163A1 (en) | 2006-11-08 |
| US20060237804A1 (en) | 2006-10-26 |
| TWI278026B (en) | 2007-04-01 |
| KR20060103479A (ko) | 2006-09-29 |
| KR100856436B1 (ko) | 2008-09-04 |
| TW200522171A (en) | 2005-07-01 |
| EP1719163B1 (en) | 2014-12-17 |
| US7078282B2 (en) | 2006-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20070124 |