CN1901160A - 电子基板的制造方法、及电光装置的制造方法 - Google Patents

电子基板的制造方法、及电光装置的制造方法 Download PDF

Info

Publication number
CN1901160A
CN1901160A CNA2006101063906A CN200610106390A CN1901160A CN 1901160 A CN1901160 A CN 1901160A CN A2006101063906 A CNA2006101063906 A CN A2006101063906A CN 200610106390 A CN200610106390 A CN 200610106390A CN 1901160 A CN1901160 A CN 1901160A
Authority
CN
China
Prior art keywords
substrate
manufacture method
wiring pattern
film
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101063906A
Other languages
English (en)
Other versions
CN100419997C (zh
Inventor
桥元伸晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1901160A publication Critical patent/CN1901160A/zh
Application granted granted Critical
Publication of CN100419997C publication Critical patent/CN100419997C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/068—Apparatus for etching printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01066—Dysprosium [Dy]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

一种电子基板的制造方法，其中，准备基板和掩模，在基板上形成配线图案，在所述掩模的规定区域形成开口部，将形成有所述开口部的所述掩模粘贴于所述基板，经由所述掩模的所述开口部，除去形成于所述基板上的所述配线图案的至少一部分，由此在所述基板上形成电子元件。

Description

电子基板的制造方法、及电光装置的制造方法
技术领域
本发明涉及电子基板的制造方法、电光装置的制造方法及电子设备的制造方法。
背景技术
近年，伴随着电子设备的小型化及高功能化，半导体装置也要求封固自身的小型化或高密度化。
作为一例，公知有在半导体元件上利用多晶硅使电阻内置的技术。
例如，在特开昭58-7848号公报中，公开有使用在多晶硅中掺杂了不纯物的多晶界，形成电阻的技术。
又，在特开2003-46026号公报中，公开有在半导体元件上的再配置配线部，通过厚膜形成法涂敷电阻膏并使其固化，从而形成电阻部的技术。
但是，在上述的现有技术中，存在以下的问题。
在使用设置于基板上的电阻等无源元件进行阻抗控制等之际，需要高精度地管理电阻值。
在上述技术中，有如下的问题：难以确保所要求的精度，得不到可靠性高的电阻部。
因此，一直以来，作为较高精度地形成上述的无源元件等的方法，大多使用如下的方法：通过使用光刻等光处理，将与无源元件对应的开口部形成于掩模。
但是，因为光处理还伴随着显影工序等，所以有制造成本上升的问题。
发明内容
本发明正是鉴于以上问题而作出的，其目的在于提供一种抑制制造成本且可以形成高精度的电子元件的电子基板的制造方法、电光装置的制造方法及电子设备的制造方法。
本发明的电子基板的制造方法，准备基板和掩模，在基板上形成配线图案，在所述掩模的规定区域形成开口部，将形成有所述开口部的所述掩模粘贴于所述基板，经由所述掩模的所述开口部，除去形成于所述基板上的所述配线图案的至少一部分，由此在所述基板上形成电子元件。
因而，在本发明的电子基板的制造方法中，将形成有与电子元件对应的开口部的掩模粘贴于基板，利用蚀刻等对从该开口部露出的配线图案的一部分印刻图案，由此可以对应于开口部的位置及形状将电子元件高精度地形成于基板上。
这样，在本发明中，不需要光处理，可以以低成本形成高精度的电子元件。
在本发明的电子基板的制造方法中，优选通过对所述掩模进行起模，在所述掩模形成所述开口部。
以该顺序，可以容易且高精度地形成开口部。
又，可以以低成本大量形成以相同精度形成有开口部的掩模。
在本发明的电子基板的制造方法中，优选所述掩模具有粘贴于所述基板的第一薄膜材、及可以剥离地与该第一薄膜材粘合的第二薄膜材。
在本发明的电子基板的制造方法中，优选所述第一薄膜材以与所述基板的大小对应的大小形成，所述第二薄膜材形成为带状，在所述带状的所述第二薄膜材延伸的方向，多个所述第一薄膜材与所述第二薄膜材粘合。
在本发明的电子基板的制造方法中，优选一边使所述第二薄膜材沿所述带状的所述第二薄膜材延伸的方向断续地移动，一边将所述多个第一薄膜材依次粘贴于所述基板。
由此，在本发明中，通过一边沿带状的第二薄膜材延伸的方向断续地输送第二薄膜材，一边将第一薄膜材依次粘贴于基板，可以在多个基板连续地形成掩模，从而可以提高生产性。
在本发明的电子基板的制造方法中，优选在将掩模粘贴于基板时，将所述掩模在负压环境下粘贴于所述基板。
在本发明的电子基板的制造方法中，优选将所述掩模在加热及加压的状态下粘贴于所述基板。
由此，可以防止气泡进入到掩模和基板之间，从而可以防止因气泡而导致的电子元件的质量降低。
在本发明的电子基板的制造方法中，优选由封固材料封固所述电子元件。
由此，在本发明中，可以保护电子元件，防止腐蚀或短路。
在本发明的电子基板的制造方法中，优选除去所述配线图案的至少一部分的工序，通过除去所述基板的所述配线图案的一部分，形成作为所述电子元件的电阻元件。
在本发明的电子基板的制造方法中，优选所述基板的所述配线图案至少具有两层配线层，所述电阻元件由比所述基板的所述配线图案的层数少的层数形成。
由此，在本明中，可以容易地形成电阻元件。
在本发明的电子基板的制造方法中，优选形成所述配线图案的工序，包括：在所述基板上形成第一配线图案的工序；及在所述第一配线图案上层叠由与所述第一配线图案不同的材料形成的第二配线图案的工序，经由所述掩模的所述开口部除去所述第二配线图案的一部分。
由此，在本发明中，例如，通过利用蚀刻等除去第二配线图案，配线图案的一部分可以局部地形成电阻元件作为电子元件，所述电阻元件由第一配线图案构成，且电阻比其它部分的电阻高。
另外，在通过蚀刻处理等除去第二配线图案的情况下，通过选择除去第二配线图案的蚀刻气体或蚀刻溶液，可以容易地只除去第二配线图案。
在本发明的电子基板的制造方法中，优选所述第一配线图案是电阻值比所述第二配线图案大的材料。
由此，在本发明中，可以容易地形成电阻值大的电阻元件。
在本发明的电子基板的制造方法中，优选所述基板具有半导体元件。
由此，在本发明中，因为可以在半导体元件的附近形成电子元件，所以可以使半导体元件和电子元件之间的路径最短，可以使配线极小。
该情况下，作为半导体元件，可以采用：利用形成于有源区域的配线图案而形成有晶体管等开关元件的结构；或在内置半导体元件的半导体芯片安装于有源区域的结构。
在本发明的电子基板的制造方法中，优选在所述基板未搭载有半导体元件。
即使是在基板未搭载有半导体元件的状态，即未形成有半导体元件的、例如在硅基板上未搭载有半导体元件的状态，也可以应用。
在本发明的电子基板的制造方法中，优选所述基板的所述配线图案形成于在基板上形成的绝缘膜上。
在本发明的电子基板的制造方法中，优选使所述配线图案连接于电极部。
在本发明的电子基板的制造方法中，优选所述配线图案至少一部分具有连接端子。
在本发明的电子基板的制造方法中，优选所述配线图案连接于电极部，至少一部分连接于外部端子。
作为所述配线图案连接于电极部，至少一部分连接于外部端子的结构，例如，可以采用W-CSP(Wafer Level Chip Package)封装体。
本发明的电光装置的制造方法是安装电子基板的电光装置的制造方法，具有利用如之前所述的制造方法制造所述电子基板的工序。
本发明的电子设备的制造方法是具备电光装置的电子设备的制造方法，具有利用如之前所述的制造方法制造所述电子基板的工序。
因而，在本发明中，可以得到具有低成本且高精度的电子元件的高质量的电光装置及电子设备。又，可以有效地制造电光装置及电子设备。
附图说明
图1是表示作为电光装置的实施方式的、液晶显示装置的示意图；
图2是液晶显示装置的半导体装置的安装构造的说明图；
图3是半导体装置的立体图；
图4A及图4B是放大表示半导体装置的端子部分的图；
图5A～图5C是用于说明半导体装置的制造方法的工序图；
图6A～图6C是用于说明半导体装置的制造方法的工序图；
图7A～图7E是用于说明半导体装置的制造方法的工序图；
图8是表示电子设备的例的立体图；
图9A及图9B是表示电阻元件的变形例的俯视图；
图10是用于说明微调整电阻值的方法的图；
图11是表示温度和电阻值的关系的图。
具体实施方式
以下，参考图1～图11，对本发明的电子基板、电子基板的制造方法及电子设备的制造方法的实施方式进行说明。
[电光装置]
图1是表示作为本发明的电光装置的一实施方式的、液晶显示装置的示意图。
图1所示的液晶显示装置100具有液晶面板110和半导体装置121。
又，根据需要，适当地设置偏光板、反射片、背光灯(back light)等附带部件。
液晶面板110具备由玻璃或塑料等构成的基板111及基板112。
基板111和基板112相互相对地配置，通过密封材等相互地粘合。
在基板111和基板112之间封入有作为电光物质的液晶。
在基板111的内面上，形成有由ITO(Indium Tin Oxide)等透明导电体构成的电极111a。
在基板112的内面上，形成有与上述电极111a相对配置的电极112a。
另外，电极111a及电极112a被配置为正交。
而且，电极111a及电极112a被引出到基板突出部111T，在其端部分别形成有电极端子111bx及电极端子111cx。
又，在基板突出部111T的端缘附近形成有输入配线111d。
在输入配线111d的内端部形成有端子111dx。
在基板突出部111T上，经由封固树脂122，安装有半导体装置121。
半导体装置121例如是驱动液晶面板110的液晶驱动用IC芯片。
在半导体装置121的下面(与基板突出部111T相对的面)形成有多个突起(bump)电极。
突起电极分别与基板突出部111T上的端子111bx、111cx、111dx导电连接。
又，形成有在输入配线111d的外端部形成的输入端子111dy。
在输入端子111dy，经由各向异性导电膜124安装有挠性配线基板123。
输入端子111dy分别与设置于挠性配线基板123的配线导电连接。
而且，控制信号、图像信号、电源电位等从外部经由挠性配线基板123供给到输入端子111dy，由此在半导体装置121生成液晶驱动用的驱动信号，并供给到液晶面板110。
在如上构成的本实施方式的液晶显示装置100中，经由半导体装置121在电极111a和电极112a之间施加适当的电压。
由此，在电极111a、112a相对配置的像素中，液晶被再取向，可以调制光。
由此，可以在排列有液晶面板110内的像素的显示区域形成希望的图像。
图2是图1的H-H线的侧剖视图，是上述液晶显示装置100的半导体装置121的安装构造的说明图。
如图2所示，在半导体装置121的有源面121a，作为连接端子而形成有作为IC芯片侧的端子的多个突起电极10。
突起电极10的前端与上述基板111的端子111bx、111dx直接接触，并导电。
在突起电极10和端子111bx、111dx之间的导电解除部分的周围，填充有由热固化性树脂等构成的已固化的封固树脂122。
[半导体装置]
接着，对作为第一实施方式的电子基板的半导体装置121的端子构造进行说明。
图3是表示形成有端子的半导体装置121的有源面121a上的构造的立体图。
半导体装置121例如是驱动液晶显示装置的像素的IC芯片。
在半导体装置121的有源面121a，形成有薄膜晶体管等多个电子元件、或连接各电子元件间的配线等的电子电路(集成电路)等半导体元件。
在图3所示的半导体装置121，沿着基板P的有源面121a的长边，排列配置有多个电极焊盘(pad)24(电极部)。
该电极焊盘24，从上述电子元件等引出，作为电子电路的外部电极发挥功能。
又，在有源面121a，在形成有电极焊盘列24a的位置的内侧，沿着电极焊盘列24a形成有直线状地连续的树脂突起12。
即，树脂突起12沿着基板P的有源面121a的长边形成。
进而，从各电极焊盘24的表面到树脂突起12的表面，形成有作为连结各电极焊盘24和树脂突起12的顶部的配线图案(金属配线)的多个导电膜20。
而且，包括作为芯(core)的树脂突起12、和配置于树脂突起12的表面的各导电膜20，而构成有突起电极10。
另外，在图3中，在形成有有源面121a的电极焊盘列24a的位置的内侧，配置有树脂突起12，不过也可以在形成有电极焊盘列24a的位置的外侧配置树脂突起12。
图4A及图4B是表示突起电极10的要部结构的图，图4A是突起电极的周边的俯视放大图，图4B是图4A的A-A线的侧剖视图。
如图4A所示，在半导体装置121的有源面121a的周缘部，排列形成有由Al等导电性材料构成的多个电极焊盘24。
又，在半导体装置121的有源面整体，形成有由SiN等电绝缘性材料构成的作为保护膜的钝化膜26。
在上述各电极焊盘24的表面，形成有钝化膜26的开口部26a。
又，在钝化膜26上，还可以在开口部26a以外的整个表面或一部分，形成有由应力缓和性高的聚酰亚胺等构成的有机树脂膜。
在该钝化膜26的表面上，形成有树脂突起12。
又，如图3所示，树脂突起12形成于形成有有源面121a的电极焊盘列24a的位置的内侧。
树脂突起12，从半导体装置121的有源面121a在铅直方向上突出而形成，以大致相同高度直线状地延伸，与电极焊盘列24a平行地配置。
该树脂突起12由聚酰亚胺树脂或丙烯酸树脂、酚醛树脂、环氧树脂、硅酮树脂、改性聚酰亚胺树脂等具有弹性的树脂材料构成，例如使用喷墨法而形成。
树脂突起12的截面形状优选为如图4B所示的半圆状或梯形状等容易弹性变形的形状。
由此，在半导体装置121抵接于安装半导体装置121的基板时，能够容易地使突起电极10弹性变形。
因而，能够使半导体装置121、和安装半导体装置121的基板的导电连接的可靠性提高。
又，在构成电极焊盘列24a的多个电极焊盘24中，两个电极焊盘24由形成为U字状的导电膜电连接。
在此，形成为U字状的导电膜由通过导电膜20(配线图案)及导电膜21(配线图案)构成。
又，导电膜20以从各电极焊盘24的表面朝向连结树脂突起12的顶部的方向，跨越树脂突起12的方式形成于树脂突起12的表面上。
在跨越树脂突起12而与电极焊盘24相反的一侧的导电膜20的端部，形成有导电膜21。
导电膜21沿与导电膜20延伸的方向正交的方向形成。
由此，相邻的导电膜20由导电膜21导通，形成有U字状的导电膜。
导电膜20、21分别具有双层配线构造，所述双层配线构造由配置于下层的导电膜(第一配线图案)20a、21a；及层叠在导电膜20a、21a上的导电膜(第二配线图案)20b、21b构成。
在本实施方式中，导电膜20a、21a通过溅射由TiW形成为3000～7000(在本实施方式中为3000)的厚度，导电膜20b、21b也通过溅射由电阻值比导电膜20a、21a大的Au形成为1000～5000(在本实施方式中为1000)的厚度。
在导电膜21除去导电膜21b的一部分，导电膜21a露出，形成有电阻元件R。
作为各个导电膜而采用的材质、膜组成及电阻部的面积，可以对应于希望的电阻值进行适当地变更。
以下，在本实施方式中，对双层的导电膜结构进行了说明，详情在后面叙述，不过也可以对应于希望的电阻值或温度特性，组合三层以上的导电膜。
又，导电膜的形成方法，除了溅射以外，也可以使用蒸镀、电镀等公知的方法。
如前面图1所示，上述的突起电极10，经由封固树脂122而热压接于基板111上的端子111bx。
封固树脂122是热固化性树脂，在安装之前，处于未固化状态或半固化状态。
如果封固树脂122是未固化状态，则只要在安装之前涂敷于半导体装置121的有源面(与基板突出部111T相对的面)或基板111的表面即可，又，如果封固树脂122是半固化状态，则只要作成为薄膜状或片状，夹插于半导体装置121和基板111之间即可。
作为封固树脂122，通常使用环氧树脂，不过也可以使用其它树脂。
半导体装置121的安装工序如下进行：使用加热加压头等，将半导体装置121加热并加压于基板111上。
此时，封固树脂122因初始的加热而软化，突起电极10的顶部导电接触于端子111bx，从而将该软化了的树脂压开。
然后，通过上述的加压，作为内部树脂的树脂突起12被按压，沿接触方向(图4B的半导体装置121的铅直方向)弹性变形。
然后，如果在该状态下进一步继续加热，则由于封固树脂122交联地热固化，所以即使释放加压力，突起电极10也通过封固树脂122而保持为导电接触于端子111bx且弹性变形的状态。
[半导体装置的制造方法]
接着，对半导体装置的制造方法，尤其是对于形成上述突起电极10的工序进行说明。
图5A～图7E是表示半导体装置121的制造方法的一例的工序图。
半导体装置121的制造工序具有：形成钝化膜26的工序、形成树脂突起12的工序、及形成导电膜20、21的工序。
在本实施方式中，利用喷墨法形成树脂突起12。
首先，如图5A所示，在形成有半导体元件的基板P的有源面121a上形成钝化膜26。
具体地，在通过成膜法将SiO2或SiN等钝化膜26形成于基板P上之后，通过使用了光刻法的印刻图案(patterning)，形成露出电极焊盘24的开口部26a。
对开口部26a的形成方法进行说明。
首先，在钝化膜26上通过旋转涂层法、浸渍法、喷射涂层(spray coat)法等形成抗蚀层。
接着，进一步使用形成有规定图案的掩模，对抗蚀层实施曝光处理及显影处理，形成规定形状的抗蚀图案。
然后，将该抗蚀图案作为掩模，进行所述膜的蚀刻，形成使电极焊盘24露出的开口部26a，使用剥离液等除去抗蚀图案。
在此，作为蚀刻法，优选使用干式蚀刻法，作为干式蚀刻法适当地使用反应性离子蚀刻法(RIE：Reactive-Ion Etching)。
另外，作为蚀刻也可以使用湿式蚀刻。
又，在钝化膜26上，在除去开口部的整个表面或一部分的表面，也可以使用光刻法等形成应力缓和性高的聚酰亚胺等的有机树脂膜。
即，通过以下说明的方法形成的电阻元件R，也可以形成在有机树脂膜(绝缘膜)上。
接着，如图5B所示，在形成有电极焊盘24及钝化膜26的基板P的有源面121a上，使用喷墨法(液滴喷出方式)形成树脂突起12。
该喷墨法从设置于液滴喷出头的喷嘴喷出(滴下)控制了每一滴的液量的液滴状的树脂材(液体材料)，并且通过使喷嘴与基板P相对，进而使喷嘴和基板P相对移动，由此在基板P上形成树脂材的希望形状的膜图案。
然后，通过对该膜图案进行热处理，得到树脂突起12。
在此，通过从液滴喷出头滴下多个液滴进行树脂材的配置，可以任意地设定由树脂材构成的膜的形状，并且可以通过树脂材的层叠来进行树脂突起12的厚膜化。
例如，通过重复在基板P上配置树脂材的工序、和干燥树脂材的工序，可以层叠树脂材的干燥膜，从而可靠地厚膜化树脂突起12。
又，通过从设置于液滴喷出头的多个喷嘴滴下包含树脂材的液滴，可以按部分控制树脂材的配置量或配置的定时。
又，也可以由光刻法等形成树脂突起12，在固化时使树脂突起12熔融，使熔融了的树脂在树脂突起12的周边流动，由此得到希望的树脂突起12形状。
接着，如图5C所示，形成从电极焊盘24的表面至树脂突起12的表面，覆盖电极焊盘24和树脂突起24的顶部的、作为金属配线的导电膜20a、21a。
该导电膜20a、21a，在此并未被印刻图案，作为包覆电极焊盘24、树脂突起12及钝化膜26的整个面的膜而成膜。
接着，如图6A所示，通过溅射在导电膜20a、21a上成膜导电膜20b、21b。
该导电膜20b、21b也没有被印刻图案，作为包覆导电膜20a、21a的整个面的膜而成膜。
然后，与形成有钝化膜26的方法同样地，通过使用了光刻法的印刻图案，形成图3、图4A及图4B所示的形状的导电膜20b、21b。
具体地，在导电膜20b、21b上通过旋转涂层法、浸渍法、喷射涂层法等形成抗蚀层，进而使用形成有规定图案的掩模，对抗蚀层实施曝光处理及显影处理，形成规定形状的抗蚀图案(规定的配线图案以外的区域开口的图案)。
然后，将该抗蚀图案作为掩模，进行所述膜的蚀刻，使用规定的剥离液等除去抗蚀图案，由此，得到规定形状的导电膜20b、21b。
接着，如图6B所示，将已被印刻图案的导电膜20b、21b作为掩模，进行蚀刻处理，由此导电膜20a、21a被印刻图案为与导电膜20b、21b相同的形状，从而形成双层层叠的导电膜20、21。
接着，为了形成电阻元件R，如图6C所示，在基板P上的导电膜20、21上，粘贴树脂薄膜22，所述树脂薄膜22作为具有与电阻元件R的形状、位置对应的开口部22a的掩模。
另外，在未形成有导电膜20、21的区域，在钝化膜26上粘贴树脂薄膜22。
该树脂薄膜22，如图7A所示，包括掩模薄膜(第一薄膜材)22A和基础薄膜(第二薄膜材)22B，所述掩模薄膜(第一薄膜材)22A具有与基板P大致相同程度的外形形状，粘贴于基板P，所述基础薄膜(第二薄膜材)22B以多个掩模薄膜22A隔开规定间隔而可以剥离地粘合的长度形成为带状(连续带状)。
掩模薄膜22A由具有对后述的蚀刻剂(蚀刻液)的耐性及自粘接能力的例如干薄膜形成，夹着剥离剂与基础薄膜22B粘接从而一体化。
作为该剥离剂的材料，可以使用通过UV照射而剥离的材料、或通过加热而剥离的材料。
基础薄膜22B的左端侧从未图示的辊引出，基础薄膜22B的右端侧构成为卷绕于卷轴(reel)，基础薄膜22B对应于卷轴的旋转沿长度方向移动。
为了使用该树脂薄膜22形成电阻元件R，首先，如图7B所示，通过模具的起模，对应于电阻元件R的形状或位置形成贯通树脂薄膜22(掩模薄膜22A及基础薄膜22B)的开口部22a。
这样，后述的蚀刻用的掩模的开口部22a通过模具的起模而形成。
因而，在该方法中，与使用光刻处理在半导体装置上形成蚀刻用的掩模的方法相比，可以实现更优越的生产性。
又，开口部22a的形成方法，并不限于模具的起模加工，例如，也可以是由准备为具有孔部的模具来铸造加工的方法，通过化学蚀刻方法来加工开口部22a的方法等。
接着，如图7C所示，以掩模薄膜22A与基板P的有源面121a对置的朝向，将树脂薄膜22定位粘贴于基板P。
另外，在图7A～图7E中，相对于图4B、图5及图6，上下颠倒地图示基板P。
又，省略了有源面121a的凹凸的图示。
在将树脂薄膜22(掩模薄膜22A)粘贴于基板P时，优选为在负压环境下粘贴(真空层压贴附)，使得在掩模薄膜22A和基板P之间不残留气泡。
又，在由加热剥离剂接合掩模薄膜22A和基础薄膜22B的情况下，为了使基板P(导电膜)和基础薄膜22B的粘接力增加，优选在加热·加压的状态下将树脂薄膜22粘贴于基板P。
接着，进行加热处理或UV光照射处理等薄膜剥离处理，如图7D所示，从粘贴于基板P的掩模薄膜22A剥离基础薄膜22B。
然后如图7E所示，将掩模薄膜22A作为掩模，对基板P实施蚀刻处理，只选择性地蚀刻除去经由开口部22a露出的导电膜21b，使导电膜21a露出。
作为此时的蚀刻液，例如使用氯化铁或过硫酸铵等。
然后，通过使用剥离液等除去掩模薄膜22A，如图4A及图4B所示，导电膜21中的一部分只由导电膜21a构成，形成电阻值高的电阻元件R。
作为剥离液，可以使用例如碳酸钠等的碱溶液。
在此，电阻元件R的材质或膜厚、面积对应于要求的电阻值而设定。
在构成导电膜20a、21a的TiW的厚度是1000的情况下，电阻值为7×10-2Ω/μm2左右。
在构成导电膜20b、21b的Au的厚度是3000的情况下，电阻值为2×10-4Ω/μm2左右。
因而，在电阻元件R要求70Ω的电阻值的情况下，只要例如以宽度为10μm、长度为100μm除去导电膜20b、21b来形成电阻元件R即可。
此时，位于下层的导电膜20a、21a的电阻值比位于上层的导电膜20b、21b的电阻值大，所以可以容易地得到更大的电阻值。
通过变更上述的导电膜的厚度或电阻元件R的面积，可以容易地形成例如作为终端电阻值而通常采用的50Ω的电阻元件R。
然后，如图4B的双点划线所示，通过由阻焊油墨(solder resist)等树脂材(封固材)覆盖电阻元件R，来形成封固膜23。
由此，电阻元件R的耐湿性等提高。
该保护膜(封固膜)23优选形成为至少覆盖电阻元件R，例如通过使用光刻法或液滴喷出方式、印刷法、分配(dispense)法等来形成。
如以上说明所述，在本实施方式中，使用具有与电阻元件R对应的开口部22a的掩模薄膜22A，对基板P实施蚀刻处理，由此不使用光处理就可以形成电阻元件R，所以可以抑制制造成本的上升。
又，在本实施方式中，由于通过起模形成有开口部22a，所以可以容易且高精度地形成开口部22a。
又，可以以低成本大量地形成以相同精度形成有开口部22a的掩模薄膜22A。
因此，在本实施方式中，可以大量且同样地制造具有高精度的电阻元件R的基板P。
又，因为未使用光处理，所以还可以减少因经过光、热、显影等工序而受到的损伤。
又，在本实施方式中，因为基础薄膜22B形成为带状(tape状)，可以通过卷轴移动，所以通过依次反复进行基础薄膜22B的断续的移动(薄膜粘贴时停止，粘贴完成后移动)、和掩模薄膜22A的粘贴，可以将掩模薄膜22A连续地粘贴于多个基板P。
由此，能够提高生产性。
进而，在本实施方式中，由于在负压环境下粘贴掩模薄膜22A，所以能够避免下述等不良情况：因在掩模薄膜22A和基板P之间混入气泡，而产生掩模薄膜22A的粘贴不良，从而蚀刻剂漫延，成品率下降。
尤其，在本实施方式中，通过在掩模薄膜22A的粘贴时加热·加压，可以提高掩模薄膜22A对基板P的密合性。
由此，可以维持半导体装置121的质量。
又，在本实施方式中，通过较薄地形成导电膜21的一部分，形成由导电膜21a构成的单层部，形成电阻元件R。
因而，不需要重新安装电阻部件等，可以容易地形成电阻部。
又，在本实施方式中，因为可以经由电极焊盘24在半导体元件的附近形成电阻元件R，所以可以使从半导体元件向电阻元件R的电路径最短，可以使多余的配线极少。
因此，可以将因配线导致的寄生电容、短线(stub)等抑制为最小。
尤其可以提高在高频区域的电气特性(损耗、噪声辐射)。
又，在本实施方式中，因为可以设定与形成电阻元件R的材料及电阻元件R的面积相对应的电阻值，所以可以高精度地确保希望的电阻值。
可以提高半导体装置(电子基板)121的可靠性。
尤其，在本实施方式中，因为利用溅射、电镀、光刻法等在膜组成及厚度精度、尺寸精度上优越的方法形成导电膜20、21，所以可以更高精度地控制、管理电阻元件R的电阻值。
又，在本实施方式中，因为通过除去双层构造的导电膜21中的导电膜21b来形成电阻元件R，所以通过适当地选择与位于上层的导电膜21b的材料相对应的蚀刻液，可以容易地形成电阻元件R。
尤其，在本实施方式中，因为位于下层的导电膜21a具有比上层的导电膜21b大的电阻值，所以可以容易地得到更大的电阻值。
即，在本实施方式中，通过对应于作为电阻的必要值，选择膜的种类、或在层叠构造的多个导电膜中，选择哪个层的导电膜来作为导电膜使用，可以提高电阻的范围、耐容许电流值的设计选择度。
另外，三层以上的构造也相同。
[电子设备]
接着，对具有上述的电光装置或半导体装置的电子设备进行说明。
图8是表示本发明的电子设备的一例的立体图。
该图所示的便携式电话1300构成为，具备上述的电光装置来作为小尺寸的显示部1301，并具备多个操作按钮1302、受话器耳承1303及送话器口承1304。
上述的电光装置并不限于便携式电话，可以作为具备电子图书、个人计算机、数码静止照相机(digital still camera)、液晶电视、取景器型或监视器直视型的磁带录像机、车辆行驶用信息装置、寻呼机、电子笔记本、台式电子计算机、文字处理器、工作站、电视电话、POS终端、及触摸面板的设备等的图像显示机构而适当地使用，在任一种情况下都可以提供高精度地确保电阻值，品质优越的电子设备。
以上，参照附图对本发明的优选实施方式进行了说明，不过本发明并不限定于此。
在上述例中表示的各结构部件的诸形状或组合等是一例，可以在不脱离本发明的主旨的范围内，基于设计要求等进行种种变更。
例如，在上述实施方式中，说明了除去掩模薄膜22A的结构，不过并不一定需要除去，也可以使掩模薄膜22A残留在基板P上。
又，在上述实施方式中，表示了在导电膜21形成电阻元件R的结构，不过并不限定于此，也可以是在导电膜20形成电阻元件的结构。
又，在上述实施方式中，作成为相邻的导电膜20由导电膜21连接的结构，不过并不限定于此，也可以是在成为外部连接端子的再配置配线的一部分设置电阻元件的结构。
又，在上述实施方式中，作成为通过除去双层结构的电极膜21中的一层，形成电阻元件R的结构，不过并不限定于此，即使是单层结构的电极膜或三层以上的电极膜也可以应用。
例如，如果是单层结构的电极膜，只要通过例如调整蚀刻时间来将电阻部的厚度调整得比其它部位的厚度薄，从而设定为希望的电阻值即可。
又，作为三层结构的电极膜，例如可以采用在通过溅射形成有TiW-Cu之后，通过电镀层叠有Cu的结构。
又，也可以除去由Cu电镀构成的电极膜，以由溅射构成的TiW-Cu形成电阻元件，或除去Cu(溅射)-Cu(电镀)的电极膜，只通过TiW的电极膜形成电阻元件。
进而，即使是双层结构的电极膜，也可以在厚度方向上残留一部分上层的导电膜21b，通过残留的导电膜21b及下层的导电膜21a形成电阻元件。
进而，也可以在除去了导电膜21b之后，对导电膜21a实施蚀刻处理，通过更薄的导电膜21a形成具有更高电阻值的电阻元件。
在任一种情况下，通过对应于希望的电阻值，部分地除去导电膜，都可以容易地形成具有该电阻值的电阻元件。
进而，作为形成电阻元件的方法，并不限定于除去厚度方向的导电膜的情况。
也可以通过使导电膜(配线图案)的一部分的宽度比其它部分细，形成平面图案的电阻元件。
例如，如图9A所示，也可以通过使用具有比其它部分细的线宽度的配线，形成U字形状反复弯曲的弯曲型电极膜，实现电阻值较大的电阻元件。
又，如图9B所示，也可以形成电阻较大的缩径部(拉伸形状)，实现电阻值较大的电阻元件。
又，在上述实施方式中，通过调整导电膜的厚度或宽度，来调整电阻元件的电阻值。
并不限定于此，例如，如图10所示，也可以在导电膜21的一部分使导电膜21a露出形成电阻元件R，使用激光器等修整该电阻元件R，形成切掉了(除去了)导电膜21a的一部分而得到的切口部Ra。
该情况下，通过调整切口部Ra的大小(即导电膜21a所关联的大小)，可以微调整电阻值。
因而，可以更容易地形成高精度的电阻元件。
尤其，在上述实施方式中，因为在半导体装置121的表面附近配置电阻元件R，所以可以容易地微调整电阻值。
又，在上述实施方式中表示的导电膜(电阻元件)的材料是一例，除此之外，例如也可以使用Ag、Ni、Pd、Al、Cr、Ti、W、NiV等，或无铅软钎料等导电性材料等。
即使在该情况下，在使用多种材料形成层叠构造的导电膜时，优选选择材料使得位于下层的导电膜的电阻值比位于上层的导电膜的大。
通过材料的选择和组合，不仅能够得到希望的电阻值，例如也可以通过着眼于各材料具有的电阻-温度特性，对它们进行适当组合，而得到希望的电阻-温度特性。
又，上述导电膜20、21，在本实施方式中使用溅射或电镀法而形成，不过也可以使用喷墨法来形成。
又，在上述实施方式中，对电子基板具有半导体元件的情况进行了说明，不过作为本发明的电子基板，并不一定需要设置半导体元件。
例如，也包括：在半导体芯片等外部设备的搭载区域(有源区域)未搭载有外部设备的非搭载状态的硅基板、玻璃基板、陶瓷基板、有机基板、薄膜基板。
该情况下，本发明的电子基板也可以是如下的结构：经由突起电极10而连接于例如具有半导体元件的电路基板等。
又，也可以在这些基板组装其它的电子电路。
又，它们也可以是液晶面板、等离子体显示器、水晶振荡器等电子设备。
又，在这些实施方式中形成的电阻元件因为只要使用配线的一部分形成即可，所以可以不必连接于电子基板的电极。
电阻元件只用于电极彼此的连接，也可以不连接于外部电极或外部端子。
进而，本发明可以全盘应用于使用了多层膜配线的电子设备。
例如，可以应用于层叠了具有如下特性的导电膜的配线图案，即所述特性是指：电阻值的变动特性相对于温度变动表示出相反的关系。
例如，如图11所示，通过层叠：由具有随着温度上升电阻值增加的特性的材料(例如RuO2)形成的导电膜；和具有随着温度上升电阻值减少的特性的材料(例如Ta2N)形成的导电膜，也可以应用于能够消除温度漂移的配线图案。

Claims (20)

1.一种电子基板的制造方法，其中，
准备基板和掩模，
在基板上形成配线图案，
在所述掩模的规定区域形成开口部，
将形成有所述开口部的所述掩模粘贴于所述基板，
经由所述掩模的所述开口部，除去形成于所述基板上的所述配线图案的至少一部分，
由此在所述基板上形成电子元件。
2.根据权利要求1所述的电子基板的制造方法，其中，
通过对所述掩模进行起模，在所述掩模形成所述开口部。
3.根据权利要求1或2所述的电子基板的制造方法，其中，
所述掩模具有粘贴于所述基板的第一薄膜材、及可以剥离地与该第一薄膜材粘合的第二薄膜材。
4.根据权利要求3所述的电子基板的制造方法，其中，
所述第一薄膜材以与所述基板的大小对应的大小形成，
所述第二薄膜材形成为带状，
在所述带状的所述第二薄膜材延伸的方向，多个所述第一薄膜材与所述第二薄膜材粘合。
5.根据权利要求4所述的电子基板的制造方法，其中，
一边使所述第二薄膜材沿所述带状的所述第二薄膜材延伸的方向断续地移动，一边将所述多个第一薄膜材依次粘贴于所述基板。
6.根据权利要求1至5中的任意一项所述的电子基板的制造方法，其中，
将所述掩模在负压环境下粘贴于所述基板。
7.根据权利要求1至6中的任意一项所述的电子基板的制造方法，其中，
将所述掩模在加热及加压的状态下粘贴于所述基板。
8.根据权利要求1至7中的任意一项所述的电子基板的制造方法，其中，
由封固材料封固所述电子元件。
9.根据权利要求1至8中的任意一项所述的电子基板的制造方法，其中，
除去所述配线图案的至少一部分的工序，通过除去所述基板的所述配线图案的一部分，形成作为所述电子元件的电阻元件。
10.根据权利要求9所述的电子基板的制造方法，其中，
所述基板的所述配线图案至少具有两层配线层，
所述电阻元件由比所述基板的所述配线图案的层数少的层数形成。
11.根据权利要求10所述的电子基板的制造方法，其中，
形成所述配线图案的工序，包括：
在所述基板上形成第一配线图案的工序；及
在所述第一配线图案上层叠由与所述第一配线图案不同的材料形成的第二配线图案的工序，
经由所述掩模的所述开口部除去所述第二配线图案的一部分。
12.根据权利要求11所述的电子基板的制造方法，其中，
所述第一配线图案是电阻值比所述第二配线图案大的材料。
13.根据权利要求1至12中的任意一项所述的电子基板的制造方法，其中，
所述基板具有半导体元件。
14.根据权利要求1至12中的任意一项所述的电子基板的制造方法，其中，
在所述基板未搭载有半导体元件。
15.根据权利要求1至14中的任意一项所述的电子基板的制造方法，其中，
所述基板的所述配线图案形成于在基板上形成的绝缘膜上。
16.根据权利要求1至15中的任意一项所述的电子基板的制造方法，其中，
使所述配线图案连接于电极部。
17.根据权利要求16所述的电子基板的制造方法，其中，
所述配线图案至少一部分具有连接端子。
18.根据权利要求1至15中的任意一项所述的电子基板的制造方法，其中，
所述配线图案连接于电极部，至少一部分连接于外部端子。
19.一种电光装置的制造方法，其中，
具有利用如权利要求1至权利要求18中的任意一项所述的制造方法制造所述电子基板的工序。
20.一种电子设备的制造方法，其中，
具有利用如权利要求1至权利要求18中的任意一项所述的制造方法制造所述电子基板的工序。
CNB2006101063906A 2005-07-20 2006-07-14 电子基板的制造方法、及电光装置的制造方法 Expired - Fee Related CN100419997C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005210057 2005-07-20
JP2005210057A JP4487875B2 (ja) 2005-07-20 2005-07-20 電子基板の製造方法及び電気光学装置の製造方法並びに電子機器の製造方法
JP2005-210057 2005-07-20

Publications (2)

Publication Number Publication Date
CN1901160A true CN1901160A (zh) 2007-01-24
CN100419997C CN100419997C (zh) 2008-09-17

Family

ID=37232935

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101063906A Expired - Fee Related CN100419997C (zh) 2005-07-20 2006-07-14 电子基板的制造方法、及电光装置的制造方法

Country Status (7)

Country Link
US (1) US7482271B2 (zh)
EP (1) EP1746868A1 (zh)
JP (1) JP4487875B2 (zh)
KR (1) KR100793330B1 (zh)
CN (1) CN100419997C (zh)
SG (1) SG129405A1 (zh)
TW (1) TW200717585A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157472A (zh) * 2007-08-13 2011-08-17 精工爱普生株式会社 电子设备
CN102157475A (zh) * 2007-08-20 2011-08-17 精工爱普生株式会社 电子器件及电子设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4665631B2 (ja) * 2005-07-07 2011-04-06 セイコーエプソン株式会社 電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法
JP4683082B2 (ja) * 2007-09-04 2011-05-11 エプソンイメージングデバイス株式会社 半導体装置、半導体実装構造、電気光学装置
US8174110B2 (en) 2007-09-04 2012-05-08 Epson Imaging Devices Corporation Semiconductor device having at least two terminals among the plurality of terminals electrically connected to each other while not being adjacent to one other and not being connected to internal circuit
JP2009212209A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体モジュール及びその製造方法
TWI475282B (zh) * 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
JP6022805B2 (ja) * 2012-04-23 2016-11-09 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3296574A (en) 1962-12-21 1967-01-03 Tassara Luigi Film resistors with multilayer terminals
US4313995A (en) * 1976-11-08 1982-02-02 Fortin Laminating Corporation Circuit board and method for producing same
JPS587848A (ja) 1981-07-07 1983-01-17 Citizen Watch Co Ltd 集積回路
US4804434A (en) * 1985-12-04 1989-02-14 Digital Equipment Corporation Vertical PWB supply system
CN1021878C (zh) * 1987-01-24 1993-08-18 福克斯保罗公司 多层印刷电路板制造方法
US4878770A (en) 1987-09-09 1989-11-07 Analog Devices, Inc. IC chips with self-aligned thin film resistors
EP0330210A3 (en) * 1988-02-26 1990-11-07 Gould Electronics Inc. Resistive metal layers and method for making same
US5038132A (en) * 1989-12-22 1991-08-06 Texas Instruments Incorporated Dual function circuit board, a resistor element therefor, and a circuit embodying the element
DE4136198A1 (de) 1991-11-02 1993-05-06 Deutsche Aerospace Ag, 8000 Muenchen, De Verfahren zur herstellung eines strukturierten duennfilm-widerstandsschichtsystems sowie schaltungsanordnung mit einem insbesondere nach diesem verfahren hergestellten duennfilm-widerstandsschichtsystem
JPH05251455A (ja) * 1992-03-04 1993-09-28 Toshiba Corp 半導体装置
US5328546A (en) 1992-04-03 1994-07-12 International Business Machines Corp. Photo resist film application mechanism
JP3502147B2 (ja) 1994-02-28 2004-03-02 セントラルコンベヤー株式会社 電動テーブルリフタ
US5800724A (en) * 1996-02-14 1998-09-01 Fort James Corporation Patterned metal foil laminate and method for making same
US5759422A (en) * 1996-02-14 1998-06-02 Fort James Corporation Patterned metal foil laminate and method for making same
US6193911B1 (en) 1998-04-29 2001-02-27 Morton International Incorporated Precursor solution compositions for electronic devices using CCVD
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP2001250877A (ja) 2000-03-03 2001-09-14 Sumitomo Metal Electronics Devices Inc プラスチックパッケージの製造方法
JP4122143B2 (ja) 2001-07-26 2008-07-23 太陽誘電株式会社 半導体装置及びその製造方法
JP2003089189A (ja) 2001-09-17 2003-03-25 Sony Corp スクリーン印刷用分割マスク、スクリーン印刷用積層マスク、スクリーン印刷装置及びスクリーン印刷方法
JP2003243794A (ja) 2002-02-18 2003-08-29 Toyo Kohan Co Ltd 抵抗板積層材および抵抗板積層材を用いた部品
KR100531590B1 (ko) 2002-06-06 2005-11-28 알프스 덴키 가부시키가이샤 액정표시장치 및 액정표시장치의 제조방법
JP4126985B2 (ja) 2002-07-29 2008-07-30 凸版印刷株式会社 受動素子内蔵プリント配線板及びその製造方法
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP4311157B2 (ja) 2003-10-10 2009-08-12 凸版印刷株式会社 半導体装置用基板の製造方法
JP2005210057A (ja) 2003-12-24 2005-08-04 Kyocera Corp 発光素子収納用パッケージ、発光装置および照明装置
US20070149001A1 (en) * 2005-12-22 2007-06-28 Uka Harshad K Flexible circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157472A (zh) * 2007-08-13 2011-08-17 精工爱普生株式会社 电子设备
CN102157472B (zh) * 2007-08-13 2013-07-24 精工爱普生株式会社 电子设备
CN102157475A (zh) * 2007-08-20 2011-08-17 精工爱普生株式会社 电子器件及电子设备
CN102157475B (zh) * 2007-08-20 2014-08-13 精工爱普生株式会社 电子器件及电子设备

Also Published As

Publication number Publication date
EP1746868A1 (en) 2007-01-24
JP2007027554A (ja) 2007-02-01
CN100419997C (zh) 2008-09-17
KR100793330B1 (ko) 2008-01-11
JP4487875B2 (ja) 2010-06-23
US7482271B2 (en) 2009-01-27
TW200717585A (en) 2007-05-01
US20070020927A1 (en) 2007-01-25
KR20070011145A (ko) 2007-01-24
SG129405A1 (en) 2007-02-26

Similar Documents

Publication Publication Date Title
CN1901160A (zh) 电子基板的制造方法、及电光装置的制造方法
CN1186683C (zh) 显示装置及其制造方法
CN1210795C (zh) 电子装置及其制造方法
CN1261302C (zh) 喷墨头及其制造方法
CN1311547C (zh) 半导体器件及其制造方法、电路基板和电子装置
CN1830668A (zh) 器件安装结构及安装法、液滴喷头、连接器、半导体装置
CN1519929A (zh) 半导体芯片及其制作方法
CN1893078A (zh) 电子基板、电子基板的制造方法、及电子设备
CN1551331A (zh) 图案及其形成法、器件及其制法、电光学装置、电子仪器
CN1877989A (zh) 半导体装置、半导体装置的制造方法、电子器件、电路基板及电子设备
CN101030576A (zh) 电子基板、半导体装置及电子机器
CN1420537A (zh) 安装电子元件后的零件的制造方法及其制造装置
CN1790741A (zh) 半导体器件及制造该器件的方法
CN1531027A (zh) 半导体器件的制造方法、半导体器件、电路基板和电子设备
CN1681375A (zh) 膜图形形成方法、器件制造方法、光电装置和电子设备
CN1875298A (zh) 制作光学膜的方法
CN1797757A (zh) 半导体装置、显示装置及其制造方法，以及电视装置
CN1810506A (zh) 器件安装结构、器件安装方法、液滴喷头、连接器及半导体装置
CN1806474A (zh) 刚挠性电路板及其制造方法
CN1519896A (zh) 电子部件和半导体装置、其制造方法和装配方法、电路基板与电子设备
CN1816256A (zh) 膜图案形成方法、及其应用
CN101036422A (zh) 长条薄膜电路基板、其制造方法及其制造装置
CN1658052A (zh) 半导体器件及其制备方法，液晶电视系统，和el电视系统
CN1472772A (zh) 剥离方法
CN1828931A (zh) 半导体装置、电子装置及半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080917

Termination date: 20130714