CN1875458A - 电容器结构、粗糙的含硅表面与形成粗糙的含硅表面的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 101
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 85
- 239000010703 silicon Substances 0.000 title claims abstract description 85
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 84
- 239000003990 capacitor Substances 0.000 title claims abstract description 30
- 238000010276 construction Methods 0.000 title abstract description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 52
- 239000001257 hydrogen Substances 0.000 claims abstract description 52
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 35
- 239000013078 crystal Substances 0.000 claims abstract description 16
- 238000000137 annealing Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 19
- 238000009331 sowing Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 238000010899 nucleation Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 26
- 239000004065 semiconductor Substances 0.000 description 14
- 239000012634 fragment Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 229910052805 deuterium Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 2
- 230000001143 conditioned effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical group [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Silicon Compounds (AREA)
- Silicates, Zeolites, And Molecular Sieves (AREA)
- Inorganic Insulating Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明包含一种用于形成粗糙的含硅表面的方法。包含非晶硅的层在第一温度时被供给反应室内。温度被增加到第二温度，第二温度比第一温度高出至少约40℃，同时使至少一种氢同位素流入室内。在温度达到第二温度后，在所述层上播种籽晶。接着，已播种的层被退火以形成粗糙的含硅表面。可将粗糙的含硅表面加入电容器结构中。可将电容器结构加入DRAM单元中，并且可将DRAM单元用于电子系统中。
Description
技术领域
本发明涉及形成粗糙的含硅表面的方法并涉及表面本身。在特定方面，本发明涉及包含粗糙的含硅表面的结构，如电容器结构。
背景技术
粗糙的含硅表面被用于众多的半导体结构中。例如，粗糙的含硅表面通常被用作电容器结构的存储节点。粗糙表面可增加存储节点的表面面积，并且相对于非粗糙表面可因此增加存储节点每单位面积的电容量。粗糙硅的示范形式是半球状晶粒(HSG)硅。
在控制粗糙的含硅表面的粗糙度的过程中遇到了很多困难。图1-5描述了形成粗糙的含硅表面的示范的现有技术过程，并且还描述了在控制粗糙表面粗糙度的过程中潜在的困难来源。
首先参见图1，提供的曲线10表示用于形成粗糙的硅表面的典型的温度控制。在初始温度T1时，在衬底上形成非晶硅层。这样的初始温度通常为约480℃至520℃。非晶硅的形成对应于图1曲线中的梯级12。
非晶硅随后被加热达到第二温度T2，这个温度通常为约560℃至620℃并且可以是约580℃至620℃。衬底的加热由图1曲线中的斜坡14来说明。
衬底达到温度T2之后，将其暴露在硅烷下以形成籽晶，并且随后被退火以形成粗糙的含硅表面。硅烷暴露和退火通常都发生在温度T2时，并且将在图1的梯级16期间发生。
参见图2，半导体晶片结构20在图1曲线的处理阶段12处被说明。特别是，结构20包含衬底22以及在这样的衬底上的非晶硅层24。衬底22可包含比如单晶硅。为了帮助解释后面的权利要求，术语“半导体的衬底”和“半导体衬底”被限定为指包含半导体材料的任何结构，包括但不限于，大决半导体材料比如半导体晶片(单独的或其上包含其它材料的组合)和半导体材料层(单独的或是包含其它材料的组合)。术语“衬底”指任何支撑结构，包括但不限于，上述的半导体衬底。
图3示出的是依照图1的处理阶段14的、温度已经被斜升后的结构20。值得注意的是，温度变化已经引起非晶硅层24的一些流动，并且因此在层24的区域上已经形成凸起26。
图4和5说明了图1的处理阶段16的结构20。特别是，图4说明的是把层24暴露在硅烷下形成的籽晶28，以及图5示出的是经过适当的退火之后以此将籽晶结合进粗糙表面之后的层24。值得注意的是，经过退火后，峰26是整个层24表面最明显的特征。
在图5中设置的虚线32大致说明了层24的粗糙表面的底部。与粗糙表面关联的特征表现为这样的特征的一半高度处的宽度。相对于底部32来测量高度。因此，特征26的其中之一被表示为具有高度34。处于一半高度处的这样的特征的宽度用箭头36表示。特征26的一半高度处的宽度一般都非常大，通常大于1000，并且常常甚至超过3000。相反，对特征40的主要影响来自籽晶(图4所示28)而不是在层24的温度斜升期间所生成的峰，特征40通常具有500的一半高度处的宽度或更小。
图5的粗糙表面的特征尺寸的较大变化在控制这样的表面粗糙度的均匀性的过程中可产生问题。因此，期望开发出用于形成粗糙的含硅表面的新方法，相对于发生在现有技术处理过程中的变化，其可减少特征尺寸的变化。
发明内容
一方面，本发明包含一种用于形成粗糙的含硅表面的方法。包含非晶硅的层在第一温度时被装入反应室内。当该层处于室内时，该层的温度被增高到第二温度，第二温度比第一温度高出至少约40℃(有时比第一温度高出至少约60℃)，同时使至少一种氢同位素流入该室内。氢同位素可选自由H、D和T组成的组。随后，该层被暴露在硅烷下以此在层上播种籽晶。接着，已播种的层被退火以此形成粗糙的含硅表面。
一方面，本发明包含一种方法，其中包含非晶硅的层首先处于小于或等于约520℃的温度下。该层被暴露在X-Y下，同时将温度增高到至少约560℃。成分X和Y为氢的同位素，并且可以彼此相同或不同。在该层的温度达到560℃之后，在层上播种籽晶。接着，已播种的层被退火以此形成粗糙的含硅表面。
一方面，本发明包含粗糙的含硅表面，该粗糙的含硅表面包含底部和从底部向上延伸的特征。所述表面的所有特征具有的一半高度处的宽度小于1000，并且优选地小于或等于500。可将粗糙的含硅表面加入电容器结构中。这样的电容器结构可以是DRAM单元的一部分，并且可将DRAM单元加入电子系统中。
附图说明
参考下列附图对本发明的优选实施例进行描述。
图1示出的是形成粗糙的含硅表面的现有技术过程的温度对时间的曲线图。
图2是在形成粗糙的含硅表面的现有技术过程的预备阶段示出的半导体晶片片段的概略的剖面图。
图3是在图2之后的现有技术处理阶段示出的图2晶片片段的视图。
图4是在图3之后的现有技术处理阶段示出的图2晶片片段的视图。
图5是在图4之后的现有技术处理阶段示出的图2晶片片段的视图。
图6是依照本发明的示范方面的预备处理阶段示出的半导体晶片片段的概略的剖面图。
图7是在图6之后的处理阶段示出的图6晶片片段的视图。
图8是在图7之后的处理阶段示出的图6晶片片段的视图。
图9是在图8之后的处理阶段示出的图6晶片片段的视图。
图10示出的是比较依照本发明的方法形成的粗糙的含硅表面(实线)和依照现有技术方法形成的表面(虚线)的“特征数目”对“一半高度处宽度”的曲线图。图10所示的曲线的相对大小和形状仅仅是出于示意性的目的，并且未表示数量精度，除非曲线正确地说明利用本发明的处理过程形成的表面不具有一半高度处的宽度大于500的特征，而依照现有技术处理过程形成的表面具有一半高度处的宽度大于1000的某些特征。
图11是说明依照本发明一个方面形成的示范的DRAM单元的半导体晶片片段的概略的剖面图。
图12是说明本发明的示范应用的计算机的示意图。
图13示出的是图12计算机主板的特定特征的框图。
图14是按照本发明一个示范方面的电子系统的高级框图。
图15是按照本发明一个方面的示范电子系统的简化框图。
具体实施方式
本发明的一个特定方面涉及可用来形成粗糙的含硅表面(如包含半球状晶粒多晶硅的表面)的过程，粗糙的含硅表面在其整个表面上具有均匀的小晶粒。依照这方面形成的结构可与0.1微米及其以下的DRAM处理过程一起使用。本发明的方法论包含在粗糙硅的形成期间将非晶硅暴露在氢同位素(通常由氢或氘气体提供)下。接下来，参考图6-9对本发明的一个示范方面进行描述。
参见图6，所说明的是在本发明方法的预备处理阶段的结构50。结构50包含衬底52，其上设有层54。衬底52可以和上面参考图2所描述的衬底22相同，以及层54可以和上面参考图2所描述的层24相同。在特定的方面，层54可包含、基本上包括或包括非晶硅。在图6的处理阶段，层54可用导电性增强的掺杂剂来进行掺杂，或者可不被掺杂。如果层54被掺杂，则该层可包含、基本上包括或包括掺杂的非晶硅。图6的处理阶段可对应于图1过程的阶段12。因此，层54可处于图1的第一温度(T1)处，如上所述，第一温度可以是约480℃至约520℃的温度。在图6的处理阶段，片段50通常被设置在反应室内。
参见图7，示出的是层54的温度已经斜升至图1的第二温度(T2)之后的片段50。因此，层54的温度相对于图6处理阶段的温度已经被升高了至少40℃(在某些例子中，该温度相对于图6处理阶段已经被升高了至少60℃)，在图7的处理阶段，层54的温度(即温度T2)通常是约560℃至约620℃，并且有时会是约580℃至约620℃。
本发明的处理和现有技术的处理(在该公开内容的“背景技术”部分描述的)之间的差异是，当依照本发明的一个方面使层54的温度从T1增至T2时，使层54暴露在至少一种氢同位素下，然而现有技术方法在温度增高期间不将非晶硅层暴露在氢同位素下。温度增高通常在反应室内发生，并且当温度被增高时，可使至少一种氢同位素流入反应室。氢同位素可选自由H(氢)、D(氘)和T(氚)组成的组；并且通常将包含H和/或D。可将作为H2、H-D和D2的一种或多种的氢同位素流入反应室。换句话说，当层54的温度增高时，可将该层暴露在X-Y下，其中X和Y是氢的同位素并且可彼此相同或不同。在特定方面，在反应室内，X-Y将主要包含H2，并且在其他方面，X-Y将主要包含D2(术语“主要包含”表示反应室内一半以上的X-Y为标识的成分)。
如果通过使气体内H2、H-D和D2的一种或多种流入反应室而将含氢同位素装入反应室，则该气体可包含、基本上包括、或包括H2、H-D和D2的一种或多种。如果该气体基本上包括、或包括H2、H-D和D2的一种或多种，则气体流入反应室的流率可以是每分钟约10个标准立方厘米(sccm)至每分钟约一个标准公升(slm)，反应室内的压力通常大约为10mTor至1Tor。
在硅层54的温度从T1至T2的斜升(图1)期间，反应室内的氢同位素可减轻整个硅层54表面上峰的形成。因此，在图7中示出的结构50不同于图3中现有技术的结构20，因为结构50缺少与非晶硅层关联的峰(图3的26)，即使示出的结构50所在的图7的处理阶段与图3的现有技术的结构20所在的处理阶段相同。
在温度增高期间氢同位素可减轻整个含非晶硅层表面上峰的形成的可能机制是，通过减轻施加在层表面的应力。特别是，氢同位素可附着于与层表面关联的硅悬空键上，并因此在表面加热期间释放表面上缺陷位置的应力。另外，氢同位素可与硅基(如SiH3、SiH2、SiH和Si基)结合，在反应室内部加热期间，硅基可从反应室侧壁除去气体，这个脱气过程发生在反应室内温度升高期间。在这里，提供了可能的机制以此帮助读者理解本发明而不是限制本发明。因此，本发明不应当被理解为受限于这里所提供的任何特定机制，除非达到了在后附的权利要求中具体描述了这样的机制的程度。
参见图8，形成含硅籽晶56。通过使层54暴露在硅烷下可形成这种含硅籽晶56，同时该层保持在大约560℃至大约620℃的温度下。在形成籽晶56期间，可维持反应室内的氢同位素流。另外，在播种启动之前，还可减少氢同位素的流，并且在特定方面，停止氢同位素的流(即减至0sccm)。
在籽晶56形成期间氢同位素流是持续的，在此方面，通过相对于其他材料(硅烷气体)调节反应室内氢同位素的量、并且还通过调节反应室内的压力，可利用氢同位素修改该籽晶的形状和密度。因此，氢同位素流可提供能用来处理粗糙的含硅表面的表面特性的参数。
参见图9，在形成籽晶56(图8)之后，结构50经历了退火以此形成粗糙的表面58。退火在比如大约560℃至大约620℃的温度下进行，或者换句话说，当层54的温度被维持在T2时(图1)进行退火。
在退火之前可停止氢同位素的流，或者在退火期间维持氢同位素的流。例如，如果在图8的播种之前停止氢同位素的流，则在退火期间，这样的流将通常保持停止。如果在图8的播种期间已经维持了氢同位素的流，则在退火期间，可继续维持流。另外，还可在退火之前减少流，并且在特定方面，在退火之前，可停止流，以使退火在缺少氢同位素时发生。
与图5所示的现有技术的结构20的粗糙表面30相比，粗糙表面58在特征尺寸上更均匀。特别是，如果表面58的底部被限定为沿着特征所在的大约最低区域的位置延伸(在图9中底部用虚线60示意性说明)，则可用特征的一半高度处的宽度来描述特征的尺寸。一个示范的特征被标为62。特征的高度(如从底部60测量的)用64表示，在一半高度处的特征的宽度用66表示。本发明的方法论可形成表面，其中表面的所有特征具有的一半高度处的宽度小于1000，并且在特定方面，本发明的方法论可形成表面，其中表面的所有特征具有的一半高度处的宽度小于或等于500。因此，与依照本发明形成的表面相关联的特征基本上比利用现有技术的处理过程形成的表面相关联的特征更均匀。
图10的曲线图80提供了依照本发明方法论形成的表面和依照现有技术方法论形成的表面的比较。具体地，曲线图80比较了与表面关联的特征数目与表面的这种特征的一半处高度的宽度，该表面是依照本发明的一个方面形成的表面(用实线表示的曲线82)和依照现有技术方法论形成的表面(用虚线表示的曲线84)。依照本发明方法论形成的表面具有相对紧密的特征尺寸分布并且不具有一半高度处的宽度大于约500的特征。相反，依照现有技术方法论形成的表面具有大量一半高度处的宽度大于1000的特征，并且甚至通常甚至具有一半高度处的宽度大于3000的特征(图10的曲线图上未示出)。因此，相对于利用现有技术方法论形成的表面，本发明的方法论已经明显改善了粗糙的含硅表面的均匀性。
依照本发明的方法论形成的粗糙的含硅表面可用于众多的结构中，例如电容器结构。图11说明了包含电容器结构102的结构100，电容器结构102具有带粗糙的含硅表面106的电极104。可依照本发明的方法论形成这样的表面。电极104作为存储节点电极被示出。电容器102还包含电介质材料108和通过电介质材料108而与存储节点104隔开的第二电容器电极110。
存储节点104可包含、基本上包括或包括导电掺杂硅。存储节点104的掺杂可发生在粗糙表面106形成之前或之后。具体地，可在参考上面图9所述的退火之后将掺杂剂植入粗糙表面，和/或在粗糙表面106形成之前将掺杂剂提供给材料54。同样地，图9的衬底52可包含导电掺杂硅，并且可通过将导电性增强掺杂剂从层52向外扩散进层54而对层54进行掺杂。在本发明的特定方面，层52将包含导电掺杂多晶硅，层54将包含非掺杂的非晶硅，并且通过图9的退火后将导电性增强掺杂剂植入层54而对该层进行掺杂。
示出的电容器结构102被加入了DRAM单元。具体地，组件100包含晶体管112，晶体管112包括栅极114和源/漏区116和118。尽管示出的栅极114全部由导体材料形成，但是应当理解，栅极114可以由多层形成，并且这样的层可包括绝缘材料帽(图中未示出)。
源/漏区作为在半导体衬底120内形成的扩散区而被示出。衬底120可包含比如单晶硅。导电基座122从源/漏区116延伸到存储节点104以此将存储节点和源/漏区连接起来。导电基座可包含比如金属和/或导电掺杂硅。通过适当的连接，源/漏区118被连至位线124。
示出的晶体管112包含将栅极114与衬底120隔开的栅极氧化物113，并且还包含沿着栅极的侧壁边缘的侧壁隔离物115。侧壁隔离物115可包含比如二氧化硅和/或氮化硅，并且栅极氧化物113可包含比如二氧化硅。
绝缘材料126在晶体管112上方和周围延伸。绝缘材料126可包含比如硼磷硅酸盐玻璃。
相对于现有技术的含硅表面，在DRAM单元中依照本发明方法论形成的粗糙硅表面的使用可有利地改进粗糙的含硅表面的均匀性。这样可以更好地控制DRAM单元的电容器的电容特征，这可改进整个DRAM单元阵列的运行特征。
包含依照本发明方法论形成的粗糙的半导体材料的电路装置(如上述的DRAM单元)可用于众多的组件中，包括比如计算机系统和其他电子系统。
图12通常通过举例的方式而不是通过限制的方式说明了按照本发明的一个方面的计算机系统400的实施例。计算机系统400包括监视器401或其他通信输出装置、键盘402或其他通信输入装置、以及主板404。主板404可携带微处理器406或其它数据处理单元、以及至少一个存储装置408。存储装置408可包含上述本发明的各个方面，包括比如参考上面图11描述的DRAM单元。存储装置408可包含存储单元阵列，并且这样的阵列可与用于访问阵列中单个存储单元的寻址电路耦合。另外，存储单元阵列可耦合至用于从存储单元中读取数据的读出电路。寻址和读出电路可用于在存储装置408和处理器406之间传递信息。这一点在图13所示的主板404的框图中被说明。在这样的框图中，寻址电路被表示为410而读出电路被表示为412。
在本发明的特定方面，存储装置408可对应于存储模块。例如单列直插式内存组件(SIMM)和双列直插式内存组件(DIMM)可用于利用本发明的教导的实际应用中。可将存储装置加入多种设计中的任何一种，该设计提供从装置的存储单元读取以及向装置的存储单元写入的不同方法。一种这样的方法是页模式操作。DRAM中的页模式操作由访问存储单元阵列的行以及随机访问阵列的不同列的方法来限定。当访问某列时，存储在行或列交叉点上的数据可被读/写。
可替换类型的装置是扩充数据输出(EDO)存储器，在寻址列关闭之后，该存储器使存储在存储器阵列地址上的数据可用作输出。通过不减少在存储总线上可得到存储器输出数据的时间的情况下允许较短的访问信号，该存储器可增加某些通信速度。其他可选用类型的存储器包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM，以及其他比如SRAM或闪存。
图14说明的是本发明示范的电子系统700的各种实施例的高级组织的简化框图。系统700可对应于比如计算机系统、处理控制系统、或使用处理器和相关存储器的任何其他系统。电子系统700具有功能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储装置单元706和输入/输出(I/O)装置708。一般地，电子系统700具有一组本机的、用来指定通过处理器702对数据实施的操作以及处理器702、存储装置单元706和I/O装置之间的其它相互作用的指令。通过连续不断地循环一组从存储装置706中取回指令并执行指令的操作，控制单元704协调处理器702、存储装置706和I/O装置708的所有操作。在各种实施例中，存储装置706包括但不限于随机存取存储器(RAM)装置、只读存储器(ROM)装置、以及外围装置(如软盘驱动器和光盘CD-ROM驱动器)。本领域普通的技术人员之一将会了解，当阅读并理解了该公开内容时，任何所说明的电学部件都能够被制成包括依照本发明的各个方面的DRAM单元。
图15是示范的电子系统800的各种实施例的高级组织的简化框图。系统800包括存储装置802，存储装置802具有存储单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812、以及输入/输出电路814。存储装置802还包括电源电路816和传感器820，比如用于确定存储单元是处于低阈值导电状态还是处于高阈值非导电状态的电流传感器。所示的电源电路816包括电源供电电路880、用于提供基准电压的电路882、用于提供带脉冲的第一字线的电路884、用于提供带脉冲的第二字线的电路886和用于提供带脉冲的位线的电路888。系统800还包括处理器822或用于存储访问的存储器控制器。
存储装置802通过连线或金属线接收来自处理器822的控制信号824。存储装置802被用来存储通过I/O线被存取的数据。本领域的技术人员将会了解，可提供额外的电路和控制信号，并且存储装置802已经被简化以此有助于集中在本发明。至少一个处理器822或存储装置802可包括该公开内容中的前述类型的DRAM单元。
该公开内容所示的各种系统是为了提供对本发明电路和结构的各种应用的一个全面的了解，并不打算作为是对使用依照本发明各方面的存储单元的电子系统的所有元件和特征的完全描述。本领域普通的技术人员将会理解，可将各种电子系统组合进单一封装的处理单元中、乃至单个半导体芯片上，以便减少处理器和存储装置之间的通信时间。
存储单元的应用可包括用于存储模块、装置驱动器、电源模块、通信调制解调器、处理器模块、以及特定应用模块的电子系统，并且可包括多层的、多片的模块。这样的电路还可以是多种电子系统(如时钟、电视、移动电话、个人电脑、汽车、工业控制系统、飞船及其他)的子部件。
权利要求书
(按照条约第19条的修改)[国际局于2005年1月27日接收(27.01.2005)；原权利要求1、31和35被修改；原权利要求14、32和36被删去；其余的权利要求不变(4页)]
1.一种形成粗糙的含硅表面的方法，包含：
将包含非晶硅的层供给反应室，所述层处在第一温度下；
当所述层位于所述室内时，使所述层的温度增高至第二温度，所述第二温度比所述第一温度至少高出约40℃，同时将至少一种氢同位素流入所述室；流入所述室的至少一种氢同位素是H2、H-D和D2中的一种或多种；
在所述层的温度达到所述第二温度后，在所述层上播种籽晶；以及
对所述已播种的层进行退火以形成粗糙的含硅表面。
2.如权利要求1所述的方法，其中从所述第一温度到所述第二温度的温度增加至少是约60℃，同时将所述至少一种氢同位素流入所述室。
3.如权利要求1所述的方法，其中在所述播种之前，所述至少一种氢同位素的流被减少。
4.如权利要求1所述的方法，其中在所述播种之前，所述至少一种氢同位素的流被减至0sccm。
5.如权利要求1所述的方法，其中在所述退火之前，所述至少一种氢同位素的流被减少。
6.如权利要求1所述的方法，其中在所述退火之前，所述至少一种氢同位素的流被减至0sccm。
7.如权利要求1所述的方法，其中所述层被单晶硅衬底支撑。
8.如权利要求1所述的方法，其中所述第一温度为约480℃至约520℃。
9.如权利要求1所述的方法，其中所述第二温度为约560℃至约620℃。
10.如权利要求9所述的方法，其中所述退火在约为560℃至约620℃的温度下进行。
11.如权利要求1所述的方法，其中所述第一温度为约480℃至约520℃，并且其中所述第二温度为约560℃至约620℃。
12.如权利要求1所述的方法，其中所述层基本上由非晶硅或掺杂非晶硅组成。
13.如权利要求1所述的方法，其中所述层由非晶硅或掺杂非晶硅组成。
14.删去。
15.如权利要求1所述的方法，其中所述至少一种氢同位素的大部分是H。
16.如权利要求15所述的方法，其中所述至少一种氢同位素的大部分是作为H2被流入所述室的。
17.如权利要求1所述的方法，其中在所述温度增高期间，所述至少一种氢同位素流入所述室的流率是约10sccm至约1slm。
18.如权利要求1所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于1000。
19.如权利要求1所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于或等于约500。
20.一种形成粗糙的含硅表面的方法，包含：
提供包含非晶硅的层，所述层处在小于或等于约520℃的温度下；
当将所述层的温度增高到至少约560℃时，将所述层暴露在X-Y下，其中X和Y是氢的同位素并且可以彼此相同或不同；
在所述层的温度达到560℃后，在所述层上播种籽晶；以及
对所述已播种的层进行退火以形成粗糙的含硅表面。
21.如权利要求20所述的方法，包含：在所述播种之前，停止将所述层暴露在X-Y下。
22.如权利要求20所述的方法，包含：在所述退火之前，停止将所述层暴露在X-Y下。
23.如权利要求20所述的方法，其中所述暴露在X-Y下发生在反应室内，并且包含所述X-Y流入所述室内的流率为约10sccm至1slm，此时的压力为约10mTor至1Tor。
24.如权利要求20所述的方法，其中所述层基本上由非晶硅或掺杂非晶硅组成。
25.如权利要求20所述的方法，其中所述层由非晶硅或掺杂非晶硅组成。
26.如权利要求20所述的方法，其中所述X-Y包含H2、H-D和D2中的一种或多种。
27.如权利要求20所述的方法，其中所述X-Y主要是H2。
28.如权利要求20所述的方法，其中所述X-Y主要是D2。
29.如权利要求20所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于1000。
30.如权利要求20所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于或等于约500。
31.一种粗糙的含硅表面包含底部和从所述底部向上延伸的特征，所述表面的所有特征具有的一半高度处的宽度小于或等于约500。
32.删去。
33.如权利要求31所述的表面，基本上由硅或掺杂硅组成。
34.如权利要求31所述的表面，由硅或掺杂硅组成。
35.一种电容器，包含：
第一电极，所述第一电极包含粗糙的含硅表面，所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，所述表面的所有特征具有的一半高度处的宽度小于或等于约500；
电介质材料，位于所述粗糙的含硅表面上；以及
第二电极，至少通过所述电介质材料与所述第一电极隔开。
36.删去。
37.如权利要求35所述的电容器，其中所述表面基本上由硅或掺杂硅组成。
38.如权利要求35所述的电容器，其中所述表面由硅或掺杂硅组成。
39.如权利要求35所述的电容器，其中所述电介质材料与所述表面物理接触。
40.如权利要求35所述的电容器，其中所述第一电极由所述电容器的存储节点组成。
41.一种DRAM单元包含如权利要求35所述的电容器。
42.一种电子系统包含如权利要求41所述的DRAM单元。
Claims (42)
1.一种形成粗糙的含硅表面的方法，包含：
将包含非晶硅的层供给反应室，所述层处在第一温度下；
当所述层位于所述室内时，使所述层的温度增高至第二温度，所述第二温度比所述第一温度至少高出约40℃，同时将至少一种氢同位素流入所述室；
在所述层的温度达到所述第二温度后，在所述层上播种籽晶；以及
对所述已播种的层进行退火以形成粗糙的含硅表面。
2.如权利要求1所述的方法，其中从所述第一温度到所述第二温度的温度增加至少是约60℃，同时将所述至少一种氢同位素流入所述室。
3.如权利要求1所述的方法，其中在所述播种之前，所述至少一种氢同位素的流被减少。
4.如权利要求1所述的方法，其中在所述播种之前，所述至少一种氢同位素的流被减至0sccm。
5.如权利要求1所述的方法，其中在所述退火之前，所述至少一种氢同位素的流被减少。
6.如权利要求1所述的方法，其中在所述退火之前，所述至少一种氢同位素的流被减至0sccm。
7.如权利要求1所述的方法，其中所述层被单晶硅衬底支撑。
8.如权利要求1所述的方法，其中所述第一温度为约480℃至约520℃。
9.如权利要求1所述的方法，其中所述第二温度为约560℃至约620℃。
10.如权利要求9所述的方法，其中所述退火在约为560℃至约620℃的温度下进行。
11.如权利要求1所述的方法，其中所述第一温度为约480℃至约520℃，并且其中所述第二温度为约560℃至约620℃。
12.如权利要求1所述的方法，其中所述层基本上由非晶硅或掺杂非晶硅组成。
13.如权利要求1所述的方法，其中所述层由非晶硅或掺杂非晶硅组成。
14.如权利要求1所述的方法，其中所述至少一种氢同位素是作为H2、H-D和D2中的一种或多种被流入所述室的。
15.如权利要求1所述的方法，其中所述至少一种氢同位素的大部分是H。
16.如权利要求15所述的方法，其中所述至少一种氢同位素的大部分是作为H2被流入所述室的。
17.如权利要求1所述的方法，其中在所述温度增高期间，所述至少一种氢同位素流入所述室的流率是约10sccm至约1slm。
18.如权利要求1所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于1000。
19.如权利要求1所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于或等于约500。
20.一种形成粗糙的含硅表面的方法，包含：
提供包含非晶硅的层，所述层处在小于或等于约520℃的温度下；
当将所述层的温度增高到至少约560℃时，将所述层暴露在X-Y下，其中X和Y是氢的同位素并且可以彼此相同或不同；
在所述层的温度达到560℃后，在所述层上播种籽晶；以及
对所述已播种的层进行退火以形成粗糙的含硅表面。
21.如权利要求20所述的方法，包含：在所述播种之前，停止将所述层暴露在X-Y下。
22.如权利要求20所述的方法，包含：在所述退火之前，停止将所述层暴露在X-Y下。
23.如权利要求20所述的方法，其中所述暴露在X-Y下发生在反应室内，并且包含所述X-Y流入所述室内的流率为约10sccm至1slm，此时的压力为约10mTor至1Tor。
24.如权利要求20所述的方法，其中所述层基本上由非晶硅或掺杂非晶硅组成。
25.如权利要求20所述的方法，其中所述层由非晶硅或掺杂非晶硅组成。
26.如权利要求20所述的方法，其中所述X-Y包含H2、H-D和D2中的一种或多种。
27.如权利要求20所述的方法，其中所述X-Y主要是H2。
28.如权利要求20所述的方法，其中所述X-Y主要是D2。
29.如权利要求20所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于1000。
30.如权利要求20所述的方法，其中所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，并且其中所述表面的所有特征具有的一半高度处的宽度小于或等于约500。
31.一种粗糙的含硅表面包含底部和从所述底部向上延伸的特征，所述表面的所有特征具有的一半高度处的宽度小于1000。
32.如权利要求31所述的表面，其中所有所述特征具有的一半高度处的宽度小于或等于约500。
33.如权利要求31所述的表面，基本上由硅或掺杂硅组成。
34.如权利要求31所述的表面，由硅或掺杂硅组成。
35.一种电容器，包含：
第一电极，所述第一电极包含粗糙的含硅表面，所述粗糙的含硅表面具有底部和从所述底部向上延伸的特征，所述表面的所有特征具有的一半高度处的宽度小于1000；
电介质材料，位于所述粗糙的含硅表面上；以及
第二电极，至少通过所述电介质材料与所述第一电极隔开。
36.如权利要求35所述的电容器，其中所有所述特征具有的一半高度处的宽度小于或等于约500。
37.如权利要求35所述的电容器，其中所述表面基本上由硅或掺杂硅组成。
38.如权利要求35所述的电容器，其中所述表面由硅或掺杂硅组成。
39.如权利要求35所述的电容器，其中所述电介质材料与所述表面物理接触。
40.如权利要求35所述的电容器，其中所述第一电极由所述电容器的存储节点组成。
41.一种DRAM单元包含如权利要求35所述的电容器。
42.一种电子系统包含如权利要求41所述的DRAM单元。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/655,654 US6887755B2 (en) | 2003-09-05 | 2003-09-05 | Methods of forming rugged silicon-containing surfaces |
| US10/655,654 | 2003-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1875458A true CN1875458A (zh) | 2006-12-06 |
| CN100413025C CN100413025C (zh) | 2008-08-20 |
Family
ID=34226164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800320733A Expired - Fee Related CN100413025C (zh) | 2003-09-05 | 2004-08-26 | 电容器结构、粗糙的含硅表面与形成粗糙的含硅表面的方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6887755B2 (zh) |
| EP (1) | EP1668678B1 (zh) |
| JP (1) | JP2007504677A (zh) |
| KR (1) | KR100769001B1 (zh) |
| CN (1) | CN100413025C (zh) |
| AT (1) | ATE503267T1 (zh) |
| DE (1) | DE602004031960D1 (zh) |
| TW (1) | TWI259537B (zh) |
| WO (1) | WO2005027205A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410955B1 (en) * | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
| US7409544B2 (en) * | 2003-03-27 | 2008-08-05 | Microsoft Corporation | Methods and systems for authenticating messages |
| US8278167B2 (en) * | 2008-12-18 | 2012-10-02 | Micron Technology, Inc. | Method and structure for integrating capacitor-less memory cell with logic |
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| JP3226193B2 (ja) * | 1994-02-24 | 2001-11-05 | 東芝セラミックス株式会社 | シリコンウェーハの製造方法 |
| JPH07263342A (ja) * | 1994-03-25 | 1995-10-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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-
2003
- 2003-09-05 US US10/655,654 patent/US6887755B2/en not_active Expired - Fee Related
-
2004
- 2004-08-06 US US10/913,275 patent/US7321148B2/en not_active Expired - Fee Related
- 2004-08-26 DE DE602004031960T patent/DE602004031960D1/de active Active
- 2004-08-26 KR KR1020067004584A patent/KR100769001B1/ko not_active IP Right Cessation
- 2004-08-26 EP EP04782390A patent/EP1668678B1/en not_active Not-in-force
- 2004-08-26 JP JP2006526133A patent/JP2007504677A/ja active Pending
- 2004-08-26 CN CNB2004800320733A patent/CN100413025C/zh not_active Expired - Fee Related
- 2004-08-26 WO PCT/US2004/027899 patent/WO2005027205A1/en active Application Filing
- 2004-08-26 AT AT04782390T patent/ATE503267T1/de not_active IP Right Cessation
- 2004-09-03 TW TW093126605A patent/TWI259537B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| ATE503267T1 (de) | 2011-04-15 |
| KR100769001B1 (ko) | 2007-10-22 |
| KR20060040740A (ko) | 2006-05-10 |
| WO2005027205A1 (en) | 2005-03-24 |
| US20050051827A1 (en) | 2005-03-10 |
| US20050051826A1 (en) | 2005-03-10 |
| TWI259537B (en) | 2006-08-01 |
| EP1668678B1 (en) | 2011-03-23 |
| JP2007504677A (ja) | 2007-03-01 |
| TW200520101A (en) | 2005-06-16 |
| DE602004031960D1 (de) | 2011-05-05 |
| US6887755B2 (en) | 2005-05-03 |
| US7321148B2 (en) | 2008-01-22 |
| CN100413025C (zh) | 2008-08-20 |
| EP1668678A1 (en) | 2006-06-14 |
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