CN1905064A - 半导体器件及其驱动方法 - Google Patents

半导体器件及其驱动方法 Download PDF

Info

Publication number
CN1905064A
CN1905064A CNA2006101076501A CN200610107650A CN1905064A CN 1905064 A CN1905064 A CN 1905064A CN A2006101076501 A CNA2006101076501 A CN A2006101076501A CN 200610107650 A CN200610107650 A CN 200610107650A CN 1905064 A CN1905064 A CN 1905064A
Authority
CN
China
Prior art keywords
word line
electrically connected
circuit
voltage
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101076501A
Other languages
English (en)
Other versions
CN1905064B (zh
Inventor
岩田周祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1905064A publication Critical patent/CN1905064A/zh
Application granted granted Critical
Publication of CN1905064B publication Critical patent/CN1905064B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

SRAM的工作包括写入和读出。当进行该工作时，整个存储器只有一部分工作而其他部分仅仅保持值而已。本发明的目的在于提供一种半导体器件，其中通过降低在保持值的期间中消耗的电流，实现低耗电量化。本发明是一种半导体器件：与写入或读出值的期间相比，降低在保持期间中的驱动电压。这种半导体器件具有电源控制电路，所述电源控制电路包括电连接到字线的OR电路；电连接到OR电路的倒相电路；以及电连接到OR电路及倒相电路的晶体管。

Description

半导体器件及其驱动方法
技术领域
本发明涉及具有存储元件的半导体器件及该半导体器件的驱动方法。
背景技术
伴随着由LSI(大规模集成电路；Large Scale Integration)制造技术的发展而实施的布线的微细化，漏电流的问题变得越来越明显起来。漏电流引发LSI的发热、耗电量的增加等的问题。特别在便携式电话或笔记本式个人计算机等的移动式器具中，由于耗电量的问题直接关系到其连续工作时间，所以是个大问题。因此，针对LSI的低耗电量化，提出了各种各样的技术方案。
例如，在LSI的工作中，包括如下两种情况，即尽可能需要其性能的情况和不特别需要其性能的情况。在不特别需要LSI的工作速度的情况下，有如下技术：降低时钟频率而使LSI工作。另外，在同样不需要最大限度的LSI的工作速度的情况下，有如下技术：通过改变衬底偏压而控制阈值，以降低漏电流。
此外，最近的LSI大多在其内部具有巨大容量的存储器例如高速缓冲存储器(cache)等，并且由SRAM(静态随机存储器；Static RandomAccess Memory)构成。SRAM通过将倒相电路互相电连接而保持值。一旦保持了值，电气状态就不发生变化，然而导致漏电流从电连接到倒相电路的电源线流到地线。
作为降低了耗电量的SRAM的结构，有如下结构：在由SRAM的行译码器的各个字线选择的存储单元群的电源线和电压施加源一侧的电源线之间设置有开关MOS晶体管，其中用字线的选择信号对开关MOS晶体管的开关进行操作(参见专利文献1)。
[专利文献1]
日本专利申请公开公号Hei 10-106267公报
发明内容
SRAM的工作包括写入和读出，当SRAM进行这些工作时，整个存储器只有一部分工作而其他部分仅仅保持值。当进行写入、读出时需要既定的电压，然而如果仅仅是保持值就不需要既定的电压，并且通过降低电源电压可以降低关断电流。
公开在专利文献1的SRAM具有改变地址的电源且截断电源的结构。但是，一般认为如果截断电源，由适用于SRAM的晶体管的关断电流导致电气流到地线，从而难以保持值。
本发明的目的在于通过使用与专利文献1不同的方法在LSI工作时的存储器中控制电源的供给方法而降低晶体管的漏电流，以抑制LSI的耗电量。
鉴于上述问题，本发明的特征在于与写入值的期间或读出值的期间相比，降低保持值的期间中的驱动电压。亦即，本发明是具有如下特征的驱动方法：在将值写入到根据本发明的存储器的期间中，第一电压施加到存储器的电源线，并且在保持写入的值的期间中，比第一电压低的第二电压施加到存储器的电源线。
下面将说明本发明的具体结构。
本发明之一是一种半导体器件，其包括具有电连接到电源线的倒相电路的存储单元，在将值写入到所述存储单元期间，第一电压施加到所述电源线，在保持写入到所述存储单元的值期间，比所述第一电压低的第二电压施加到所述电源线，在读出写入到所述存储单元的值期间，所述第一电压施加到所述电源线。
另外，本发明之一是一种半导体器件，其包括电源控制电路和存储单元，所述电源控制电路包括：第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，并且当HIGH(高)电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW(低)电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；其输入终端电连接到输出终端的第一倒相电路；电连接到电路及第一倒相电路，并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，所述存储单元包括第二倒相电路，并且电连接到第一字线及第二字线。
另外，本发明之一是一种半导体器件，其包括电源控制电路和存储单元，所述电源控制电路包括：第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；其输入终端电连接到输出终端的第一倒相电路；电连接到电路及第一倒相电路，并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，所述存储单元包括电连接到地线及电源线的第二倒相电路，并且电连接到第一字线及第二字线。
另外，本发明之一是一种半导体器件，其包括电源控制电路和存储单元，所述电源控制电路包括：第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；以及其输入终端电连接到输出终端的第一倒相电路；以及电连接到电路及第一倒相电路，并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，所述存储单元包括电连接到地线及电源线的第二倒相电路和电连接到第二倒相电路的晶体管，并且电连接到第一字线和第二字线，该第一字线电连接到晶体管的栅极。
另外，本发明之一是一种半导体器件，其包括电源控制电路和存储单元，所述电源控制电路包括：第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；以及其输入终端电连接到输出终端的第一倒相电路；以及电连接到电路及第一倒相电路，并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，所述存储单元包括：电连接到地线及电源线的第二倒相电路；电连接到第二倒相电路的第一至第三晶体管；电连接到第一晶体管的栅极的第一字线；以及电连接到第二及第三晶体管的一方电极的数据线，并且电连接到第一字线和第二字线，所述第二字线电连接到第二及第三晶体管的栅极。
在本发明中，将第一电压或比第一电压低的第二电压施加到存储单元的单元由两个晶体管构成。
在本发明中，具有两个输入终端和一个输出终端，并且当HIGH电平输入到任何一方所述输入终端时输出HIGH电平，当LOW电平输入到双方的所述输入终端时输出LOW电平的电路由如下三种电路的任一种电路构成：OR电路；由NOR电路和倒相电路构成的电路；以及由两个倒相电路和NAND电路构成的电路。
在本发明中，字线及电源线可以设置在与薄膜晶体管的栅极相同的层中。
在本发明中，数据线可以由与薄膜晶体管的源极及漏极相同的材料制作。
另外，本发明之一是一种半导体器件的驱动方法，所述半导体器件包括存储单元和电源控制电路，所述存储单元具有电连接到第一字线及第二字线的第一倒相电路，所述电源控制电路具有第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，当HIGH电平输入到任一方输入终端时HIGH电平输出到输出终端，当LOW电平输入到双方的输入终端时LOW电平输出到输出终端的电路；其输入终端电连接到输出终端的第二倒相电路；其栅极电连接到第二倒相电路的输出终端的第一晶体管；电连接到电路的输出终端的第二晶体管；电连接到第一及第二晶体管的电源线，其中，在将值写入到存储单元期间，第一字线处于HIGH电平，第二字线处于LOW电平，第一晶体管导通，第一电压施加到电源线，在保持写入到存储单元的值期间，第一字线及第二字线处于LOW电平，第二晶体管导通，比第一电压低的第二电压施加到电源线。
另外，本发明之一是一种半导体器件的驱动方法，所述半导体器件包括存储单元和电源控制电路，所述存储单元具有电连接到地线及电源线的第一倒相电路，并且电连接到第一字线及第二字线，所述电源控制电路具有第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，当HIGH电平输入到任一方输入终端时HIGH电平输出到输出终端，当LOW电平输入到双方的输入终端时LOW电平输出到输出终端的电路；其输入终端电连接到输出终端的倒相电路；以及电连接到电路及倒相电路并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，在将值写入到存储单元期间，第一字线处于HIGH电平，第二字线处于LOW电平，第一晶体管导通，第一电压施加到电源线，在保持写入到存储单元的值期间，第一字线及第二字线处于LOW电平，第二晶体管导通，比第一电压低的第二电压施加到电源线。
另外，本发明之一是一种半导体器件的驱动方法，所述半导体器件包括存储单元和电源控制电路，所述存储单元具有电连接到第一字线及第二字线的第一倒相电路，所述电源控制电路具有第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，当HIGH电平输入到任一方输入终端时HIGH电平输出到输出终端，当LOW电平输入到双方的输入终端时LOW电平输出到输出终端的电路；其输入终端电连接到输出终端的第二倒相电路；具有栅极电连接到第二倒相电路的输出终端的第一晶体管；电连接到电路的输出终端的第二晶体管；电连接到第一及第二晶体管的电源线，其中，在将值写入到存储单元期间，第一字线处于HIGH电平，第二字线处于LOW电平，第一晶体管导通，第一电压施加到与第一晶体管电连接的电源线，在保持写入到存储单元的值期间，第一字线及第二字线处于LOW电平，第二晶体管导通，比第一电压低的第二电压施加到电源线，在读出写入到所述存储单元的值期间，所述第一字线处于LOW电平，所述第二字线处于HIGH电平，所述第一晶体管导通，第一电压施加到电连接到所述第一晶体管的电源线。
另外，本发明之一是一种半导体器件的驱动方法，所述半导体器件包括存储单元和电源控制电路，所述存储单元具有电连接到地线及电源线的第一倒相电路，并且电连接到第一字线及第二字线，所述电源控制电路具有第一字线；第二字线；具有一个输出终端和分别电连接到第一字线或第二字线的两个输入终端，当HIGH电平输入到任一方输入终端时HIGH电平输出到输出终端，当LOW电平输入到双方的输入终端时LOW电平输出到输出终端的电路；其输入终端电连接到输出终端的第二倒相电路；以及电连接到电路及第二倒相电路并且将第一电压或比第一电压低的第二电压施加到存储单元的单元，其中，在将值写入到存储单元期间，第一字线处于HIGH电平，第二字线处于LOW电平，第一晶体管导通，第一电压施加到与第一晶体管电连接的电源线，在保持写入到存储单元的值期间，第一字线及第二字线处于LOW电平，第二晶体管导通，比第一电压低的第二电压施加到电源线，在读出写入到所述存储单元的值期间，所述第一字线处于LOW电平，所述第二字线处于HIGH电平，所述第一晶体管导通，第一电压施加到电连接到所述第一晶体管的电源线。
根据本发明，可以实现具备了存储器的半导体器件的低耗电量化。特别是，伴随着LSI的功能的复杂化，LSI需要的存储器的容量变大，而且存储器在芯片中所占面积的比率也变大。存储器的容量越大，需要既定电压的存储单元的对于SRAM整体的比率越低，因此本发明的效果就越明显。
附图说明
图1为表示本发明的SRAM存储器的结构的附图；
图2为表示本发明的存储单元的结构的附图；
图3为表示本发明的电源控制电路的结构的附图；
图4为本发明的SRAM存储器的定时图；
图5为表示本发明的SRAM存储器的结构的附图；
图6为表示本发明的电源控制电路的结构的附图；
图7为本发明的电源控制电路的定时图；
图8为对应于本发明的存储单元的俯视图；
图9A至9D为对应于本发明的存储单元的截面图；
图10为表示可以安装本发明的SRAM存储器的CPU的方框图；
图11A至11E为表示本发明的电子器具的附图。
具体实施方式
涉及本发明的半导体器件具有：由多个存储单元排列构成的存储单元矩阵；对执行写入或读出的位线进行控制的读出电路；以及控制字线的地址译码器。另外，在地址译码器和存储单元矩阵之间设置有电源控制电路。当将信号从地址译码器输出到字线时，电源控制电路控制与该信号同时延伸到存储单元矩阵并且电连接到存储单元的电源线。此时，向电源线施加预定的电源电压。
存储单元由倒相电路串联连接而构成。具体而言，在两个倒相电路中，一方倒相电路的输出终端电连接到另一方倒相电路的输入终端，一方倒相电路的输入终端电连接到另一方倒相电路的输出终端。也就是说，构成了静态RAM。
电源控制电路包括：至少两条字线；具有分别电连接到该字线的两个输入终端和一个输出终端，并且当HIGH电平输入到任一方输入终端时输出HIGH电平，当LOW电平输入到双方的输入终端时输出LOW电平的电路；电连接到电路的倒相电路；电连接到电路及倒相电路，并且将第一电压或比第一电压低的第二电压施加到存储单元的单元。作为将第一电压或比第一电压低的第二电压施加到存储单元的单元，可以适用串联连接的两个晶体管。当将值写入或读出到存储单元时，施加第一电压，当保持值时施加第二电压。结果，与写入值的期间或读出值的期间相比，可以降低在保持值的期间中的驱动电压，所以可以实现存储单元的低耗电量化。
这种存储单元矩阵可以用作CPU(中央处理器；Central ProcessingUnit)或微型处理器MPU(Microprocessor)的高速缓冲存储器(cache)。通过适用于CPU或MPU，可以实现CPU或MPU的低耗电量化。
下面，关于本发明的实施例将参照附图给予说明。但是，本发明可以通过多种不同的方式来实施，所属领域的普通人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在实施例所记载的内容中。此外，在用于说明本实施例的所有附图中，相同的部分或具有相同功能的部分使用相同的符号，省略其重复说明。
此外，在以下所示的实施例中的电压值仅仅是一个例子，所以本发明不局限于该值。
实施例1
在本实施例中，将说明本发明的SRAM存储器的结构。此外，将具有半导体元件例如本发明的SRAM存储器的器件可以称作半导体器件。
图1示出了本发明的SRAM存储器的一个结构例子。存储器103是字节地址方式的存储器，并且具有如下结构：具有0至63的地址，沿横方向排列有8位的存储单元，沿纵方向排列有地址0至地址63的64列。
存储单元104可以保持1位的值，并且存储单元矩阵102具有8位×64列的存储单元104。
写入/读出电路101进行如下两种处理，即将来自存储器外部的数据写入到存储单元矩阵102中的处理，和从存储单元矩阵102读出数据且将该数据发送到存储器外部的处理。
地址译码器105将来自存储器外部的6位地址译码到64条的字线。
地址译码器105将信号输出到字线WR0至WR63或WW0至WW63，然后该信号被输入到电源控制电路106，以电源控制电路106控制存储单元矩阵102的电源线V0至V63。预定的电源电压施加到电源线。
字线WR0至WR63、WW0至WW63根据来自地址译码器105的输出信号可以分别起到用于读出的字线和用于写入的字线的作用。换言之，当写入时，WW0至WW63中之一处于高电位一侧的状态(以下称作HIGH电平)，当读出时，WR0至WR63中之一处于HIGH电平。例如，在地址是00并读出的情况下，只有WR0处于HIGH电平，并且在地址是63并写入的情况下，只有WW63处于HIGH电平。
BR0至BR7、BW0至BW7分别是用于读出的位线和用于写入的位线。当读出时，由地址选择的8位的存储单元的值输入到BR0至BR7，当写入时，来自外部的数据输入到BW0至BW7。
通过使用这种SRAM存储器可以存储8位×64＝512位的信息。
接下来，将说明存储器104的结构例子。注意，在本实施例中将说明在读出期间及写入期间中施加5V的电源电压，并且在保持期间中施加3V的电源电压的情况，然而本发明不局限于该值。
图2中所示的存储单元104具有写入时的数据线201、202、数据线203、写入时的字线204、电源线205、地线206、读出时的字线207、N沟道型晶体管208、209、210、212、节点211、以及倒相电路213。
倒相电路213具有两个倒相电路213a和213b，各个输入终端和输出终端分别电连接。倒相电路213具有的倒相电路213a和213b的一方电极电连接到电源线205，另一方电极电连接到地线206。晶体管208的栅极以及晶体管209的栅极电连接到字线204。晶体管208的一方电极电连接到数据线201，另一方电极电连接到倒相电路213中的一个倒相电路213a的输出终端。晶体管209的栅极电连接到字线204，一方电极电连接到数据线202，另一方电极电连接到倒相电路213中的一个倒相电路213b的输出终端。晶体管212的栅极电连接到节点211，一方电极电连接到地线206，另一方电极电连接到晶体管210的一方电极。晶体管210的栅极电连接到字线207，另一方电极电连接到数据线203。
作为写入值的标准值输入到写入时的数据线201，倒相值输入到写入时的数据线202。当除了读出以外时，存储单元保持1时标准值、保持0时倒相值分别写入到读出时的数据线203，并且由读出电路101预充5V的电。
当写入时，由于字线204为5V，并且晶体管208、209都导通，而可以将值写入到存储单元。
当读出时，字线207处于HIGH电平，晶体管210导通。在存储单元的值为0的情况下，节点211的电压处于5V，晶体管212导通，并且被预充电的数据线203的电压因晶体管210、212而处于0V。在存储单元的值为1的情况下，由于晶体管212不导通，所以数据线203一直保持为被预充电的5V。
像这样，当写入/读出时存储单元需要与整个器件的电源电压相同的电压，然而写入/读出以外的保持被写入了的值期间，只有倒相电路以没有电连接到LSI系统的状态保持值。也就是说，在保持值期间，与存储单元的外部不交换信号而只要倒相电路213内部的两个倒相电路工作即可。值一写入到存储单元，在倒相电路213的四个晶体管中两个晶体管导通，另两个晶体管关断。从电源线205流到地线206的存储单元的漏电流量由处于关断状态的该两个晶体管而决定。在常规的存储单元中，即使在保持值期间也施加有5V的电压，然而在本发明中，在保持期间施加有3V的电压。处于关断状态的晶体管的漏电流通过降低电源电压而减少。结果，可以实现存储元件的低耗电量化。为了进行这种工作，设置电源控制电路106。
接下来，将说明电源控制电路106的结构例子及其工作。如图3所示，电源控制电路106具有OR320、倒相电路321、P沟道型晶体管301、302、字线WR0至WR63、WW0至WW63。也可以使用NOR和倒相电路、或两个倒相电路和NAND，而代替OR320。也就是说，电源控制电路106只要是具有两个输入终端和一个输出终端，并且具有如下功能的电路即可，即当高电位一侧的信号输入到任一方输入终端时，HIGH电平被输出，当低电位一侧的信号(以下称作LOW电平)输入到双方的输入终端时，LOW电平被输出。注意，在此，两个输入终端分别电连接到字线WR0或WW0，输出终端电连接到倒相电路的输入终端。
字线WR0至WR63、WW0至WW63电连接到OR320的输入终端，晶体管301的栅极及倒相电路321的输入终端电连接到NAND320的输出终端。晶体管302的栅极电连接到倒相电路321的输出终端。晶体管301的一方电极和晶体管302的一方电极彼此电连接，并且电连接到电源线V0。
在这种电源控制电路106中，以来自地址译码器105的字线的输出为输入，以各个列的字线WR和WW为OR的输入终端，并且当符合条件的地址是读出或写入时根据OR的输出将电源电压5V施加到列，当除此之外时，施加3V。例如，当地址00是读出时，WR0为1，节点311为LOW电平，节点310为HIGH电平，因此晶体管302导通，5V施加到电源线V0。其他地址的电源电压，由于电连接到3V的晶体管301导通，所以3V施加到V1至V63。也就是说，例如在将值写入到存储单元期间，字线WR0成为HIGH电平，字线WW0成为LOW电平，晶体管302导通，电连接到晶体管302的电源线施加有第一电压。并且，在保持写入到存储单元的值期间，字线WR0及字线WW0成为LOW电平，晶体管301导通，电源线施加有比所述第一电压低的电压。并且，在读出写入到存储单元的值期间，字线WR0成为LOW电平，字线WW0成为HIGH电平，晶体管302导通，电连接到晶体管302的电源线施加有第一电压。在此，晶体管301、302相当于将第一电压或比第一电压低的第二电压施加到存储单元的单元。
像这样，通过使用本发明，由于在保持期间中施加3V的电压，与即使在保持期间中也施加5V的电压的常规存储单元相比，可以实现存储元件的低耗电量化。亦即，根据本发明，与在写入或读出期间施加到电源线的电压相比，可以降低在保持值期间施加到电源线的电压，从而可以实现存储单元的低耗电量化。
实施例2
在本实施例中，将参照定时图说明在实施例1的情况下的本发明的SRAM存储器的工作。
图4示出了本发明的SRAM存储器的定时图。本发明的SRAM的信号包括用于表示写入期间的信号：WE(write enable)、用于表示读出期间的信号：RE(read enable)、在写入期间中写入到SRAM的数据总线的信号：WDATA(write data)、在读出期间中读出SRAM的数据的数据总线的信号：RDATA(read data)、执行写入或读出的地址总线的信号：ADDR(read or write address)、以及输入到电源线V0至V63的信号。当WE是1时，存储器判断自身处于写入期间，将来自外部的写入数据写入到地址的列，当WE是0时，不写入。
WE当将值写入到SRAM时成为HIGH电平，除此之外时成为LOW电平。RE当从SRAM读出值时成为HIGH电平，当除此之外时成为LOW电平。此外，RE可以用于对图2所示的数据线203预充电的定时，在除了读出以外的定时写入，数据线203由读出电路101预充电。
WDATA是8位的总线，并且当写入时写入到SRAM的值被输入。RDATA是8位的总线，并且当读出时从SRAM读出的值被输入。ADDR是6位的总线，写入或读出的地址被输入。被输入的地址由译码器105译码为64位的读出字线、写入字线。以电源线V0至V63表示的脉冲信号是分别施加到地址0至地址63的电源电压。
在期间401中，WE成为HIGH电平而写入到SRAM，在期间402中RE成为HIGH电平而读出。
在期间403中，将输入到WDATA总线的数据00写入到输入到ADDR总线的地址00。此时，施加到地址00的电源线V0的电压成为5V，除此以外的地址的电源线V1至V63的电压成为3V。与此同样，在期间404中，将数据写入到地址01，仅仅向施加到地址01的存储单元的电源线V1施加5V，向其他电源线V0、V2至V63施加3V。在期间405、期间406中，与此同样，仅仅向地址62、地址63的电源线V62、V63施加5V，向其他地址施加3V。
在期间407中，从输入到ADDR总线的地址00读出数据，将该值00输入到RDATA总线。此时，向地址00的存储单元的电源线V0施加5V，向其他地址的电源电压V1至V63施加3V。
在期间408中，使SRAM的读出的数据总线RDATA预充电到HIGH电平。在SRAM具有实施例1所示的结构的情况下，由于SRAM的存储单元不能使数据总线为HIGH电平，所以必须要使RE为LOW电平而写入，并且由读出电路101预充电。因此，在读出期间402中，在从某个地址读出值，然后读出其他地址的数据的情况下，必须要RE具有LOW电平的期间。如此那样，在WE是LOW电平，并且RE也是LOW电平的期间中，向施加到SRAM的存储单元的所有电源线V0至V63施加3V。这期间是保持写入了的值的期间。
根据这样的本发明，由于在保持值的期间中施加3V的电压，所以与即使在保持值的期间中也施加5V的电压的常规技术相比，可以实现在存储单元中的存储元件的低耗电量化。
实施例3
在具有实施例1所示的电源控制电路106的结构的情况下，在与写入或读出相同的定时从SRAM存储器施加其工作需要的电源。然而，可以预测到如果采用该方式，则会使电源的供应跟不上，SRAM存储器的工作速度变慢。因此，在本实施例中示出如下SRAM存储器的结构，即在比需要的定时更早的定时施加电源电压。
图5示出了本实施例的SRAM存储器的结构。
在本实施例的SRAM存储器的结构中，在比数据总线等早一个定时输入地址。地址译码器501将地址的输入译码。电源控制电路502接收来自字线的用于写入和读出的被译码的信号。
图6示出了本实施例的SRAM存储器中的电源控制电路502的结构。
电源控制电路502包括用于读出的字线WWP0至WWP63、用于写入的字线WRP0至WRP63、具有4个输入的OR602、倒相电路603、P沟道型晶体管604、605、以及触发器电路607。
时钟输入到触发器电路607，其各个输出终端与OR602的输入终端电连接。OR602的输出终端电连接到倒相电路603的输入终端及晶体管604的栅极。倒相电路603的输出终端电连接到晶体管605的栅极。晶体管604的一方电极和晶体管605的一方电极彼此电连接，并且电连接到电源线V0。
从译码器501输入到用于写入的字线WWP0至WWP63或用于读出的字线WRP0至WRP63的信号，经过电源控制电路502中的触发器电路607延迟一个时钟地输出到用于写入的字线WW0至WW63或用于读出的字线WR0至WR63。
在WWP0或WRP0成为HIGH电平的情况下，节点601成为HIGH电平，并且5V施加到地址00的电源线V0。此外，在WWP0、WRP0经过触发器电路607成为WW0、WR0，并且WWP0或WRP0是HIGH电平的情况下，在延迟一个时钟后的定时WW0、WR0成为HIGH电平，节点601成为HIGH电平，并且5V施加到地址00的电源线V0。如此那样，可以在比读出、写入早一个时钟的定时施加5V的电源。结果，不会发生电源的供应跟不上，SRAM存储器的工作速度变慢的情况。
实施例4
在本实施例中，电源控制电路502的定时图示于图7。
期间701是写入期间，期间702是读出期间。在期间703中，向地址总线ADDR输入00，向电源线V0施加5V，并且向除了电源线V0以外的电源线施加3V。在期间703中，在电源控制电路中WWP0经过触发器电路607，在期间704中，用于写入的字线WW0成为HIGH电平，WDATA总线的值00被写入。此外，由于WW0成为HIGH电平，所以向电源线V0继续施加5V。此外，在期间704中，向地址总线ADDR输入01，并且向V1施加5V。
在期间705中，向电源线V0施加3V，向V1继续施加5V。此外，将WDATA总线的值01写入到地址01。
在期间708中，RDATA由写入、读出电路被预充电的同时，向地址00的电源线V0开始施加5V。在期间709中，也向电源线V0继续施加5V，向RDATA总线输入地址00的值00。在期间710中，向地址01的电源电压V1开始施加5V。在期间711中，也向V1施加5V，向RDATA总线输入地址01的值01。
实施例5
在本实施例中，对于本发明的存储单元的俯视图及其截面图进行说明。注意，在本实施例中，作为晶体管使用薄膜晶体管(TFT)。
图8示出了对应于图2所示的电路图的存储单元的俯视图。存储单元104包括写入时的数据线201、202、数据线203、写入时的字线204、电源线205、地线206、读出时的字线207、N沟道型TFT208、209、210、212、节点211、以及倒相电路213。N沟道型TFT208和209由相同的半导体层制作，N沟道型TFT210、212由相同的半导体层制作，并且倒相电路213具有的P沟道型TFT由相同的半导体层制作。N沟道型TFT210、212被形成得沟道宽度大。由于在读出线203设置有大的电容，所以为了以既定的工作速度使读出线203的电压降到0V，优选设置沟道宽度大的晶体管。此外，在倒相电路213中的P沟道型TFT被形成得其沟道宽度比N沟道型TFT大。这是为了提高P沟道型TFT的迁移度。
在这些半导体层上，设置有栅极及栅极布线。N沟道型TFT210、212串联连接地设置，其中一方栅极连接到节点211，另一方栅极连接到字线207。倒相电路213中的N沟道型TFT的栅极和P沟道型TFT的栅极彼此电连接，所以是同一栅极。
在栅极及半导体层上设置有源极、漏极及布线。源极、漏极及布线的线宽度设置为比栅极及栅极布线的线宽度大。字线204和电源线205中间夹着倒相电路213而设置。为了连接源极、漏极及布线与半导体层或栅极布线等，在这些之间设置的绝缘层中形成有接触孔(以方形表示)。通过增加接触孔的数目或扩大其面积，可以减轻接触不良的问题。
在源极、漏极及布线上，设置有布线。布线成为地线206、字线207，并形成得比源极、漏极及布线的线宽度大。由线宽度大的地线206、字线207可以抑制电压降低。为了连接布线与栅极布线或布线，在这些之间设置的绝缘层中形成有接触孔(以方形表示)。
接下来，将说明存储单元的制造步骤，同时参考图8中的A-B之间的截面图。
在图9A中，设置具有绝缘表面的衬底(绝缘衬底)801。作为绝缘衬底，可以举出玻璃衬底、石英衬底、塑料衬底等。此外，通过抛光该衬底的背面等的步骤可以使该衬底的厚度很薄。并且，也可以使用在金属元素等的导电性衬底和硅等的半导体性衬底上形成由绝缘性材料形成的层的衬底。通过例如在塑料衬底上形成存储单元，可以制造柔性高、轻量并薄型的器件。
基底层802形成在绝缘衬底801上。可以通过使用氧化硅、氮化硅、或氧氮化硅等的具有绝缘性的材料由单层结构或叠层结构形成基底层802。在本实施例中，说明作为基底层802采用双层结构的情况。作为基底层802的第一层，形成膜厚度是10nm或更厚至200nm或更薄(优选是50nm或更厚至100nm或更薄)的氧氮化硅层。通过使用等离子体CVD法，以SiH4、NH3、N2O、H2为反应气体，可以形成该氧氮化硅层。接着，作为基底层802的第二层，形成膜厚度是50nm或更厚至200nm或更薄(优选是100nm或更厚至150nm或更薄)的氧氮化硅层。通过等离子体CVD法，以SiH4以及N2O为反应气体，可以形成该氧氮化硅层。
在基底层802上形成半导体层。具有硅的材料可以形成该半导体层。该半导体层的状态可以是非晶态、结晶态、微晶态中的任何一种。因为可以提高TFT的迁移度，所以优选的是结晶态。
当形成晶态的半导体层时，有一种方法是对于非晶半导体层进行加热处理来形成晶态的半导体层。作为加热处理，使用激光发射、加热炉、从灯发射光等，可以使用上述方法中的一种或多种。
作为激光发射，可以使用连续振荡型的激光束(CW激光)和脉冲振荡型的激光束(脉冲激光)。作为激光束，可以使用从Ar激光器、Kr激光器、受激准分子激光器、YAG激光器、Y2O3激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、铜蒸气激光器和金蒸气激光器中的一种或多种振荡的激光束。通过发射这样的激光束的基波、或该基波的第二高次谐波至第四高次谐波等的高次谐波的激光束，可以得到粒径大的结晶的硅层。作为高次谐波，可以使用Nd:YVO4激光器(基波1064nm)的第二高次谐波(532nm)和第三高次谐波(355nm)。激光发射的能源密度需要为0.01至100MW/cm2左右(优选是0.1至10MW/cm2)。然后，以10至2000cm/sec左右的扫描速率发射激光。
注意，可以发射基波的CW激光和高次谐波的CW激光，也可以发射基波的CW激光和高次谐波的脉冲激光。通过发射多种的激光束，可以补充范围广大的能源区域。
此外，可以使用一种脉冲激光器，该脉冲激光器具有如下的振荡频率：在具有非晶态的硅层被激光熔化到固化期间可以发射下一个脉冲激光束。通过以这样的频率振荡激光，可以得到具有在扫描方向上连续成长的晶粒的硅层。这样的激光的振荡频率是10MHz或更高，与通常使用的几十Hz至几百Hz的频带相比，该振荡频率非常高。
当作为加热处理使用加热炉时，将具有非晶态的半导体层在400至550℃内加热2至20个小时。此时，将所述温度在400至550℃的范围内多阶段地设定以便逐渐提高温度。通过首先进行的400℃左右的低温加热步骤，使具有非晶态的半导体层含有的氢释出，因此可以减少当晶化时的层表面的粗糙。
在上述加热处理的步骤中，促进半导体层的晶化的金属，例如镍(Ni)添加到该半导体层。例如，可以在具有非晶态的硅层上涂敷含有镍的溶液，然后进行加热处理。像这样进行使用金属的加热处理，可以降低加热温度，并且可以得到连续晶界的多晶硅层。在此，作为促进晶化的金属，除了Ni以外可以使用铁(Fe)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、银(Ag)等。
因为促进晶化的金属将成为存储单元等的污染源，所以使半导体层晶化后，优选进行吸杂步骤，以便除去金属。在吸杂步骤中，在使半导体层晶化后，通过在该半导体层上形成作为吸杂槽的层并加热，将金属移动到吸杂槽。作为吸杂槽，可以使用多晶半导体层或添加有杂质的半导体层。例如，多晶硅层上形成添加有惰性元素例如氩的多晶半导体层，可以以该多晶半导体层为吸杂槽。通过将惰性元素添加到吸杂槽，使吸杂槽发生歪斜，以可以提高捕获金属的效率。此外，通过将磷等的元素添加到TFT的半导体层的一部分，也可以捕获金属，这样就不用形成吸杂槽。
通过将这样形成的半导体层加工为预定的形状，以形成岛状半导体层803。作为加工方法，使用由光刻法而形成的掩模进行蚀刻。作为蚀刻，可以适用湿蚀刻或干蚀刻。
覆盖半导体层803地形成用作栅极绝缘层804的绝缘层。由与基底层802相同的材料和方法可以形成栅极绝缘层804。
如图9B所示，在栅极绝缘层804上形成用作栅极以及栅极布线的导电层。作为该导电层，可以使用由铝(Al)、钛(Ti)、钼(Mo)、钽(Ta)、钨(W)或硅(Si)元素构成的膜或含有上述元素的合金膜。导电层可以是单层结构或叠层结构，作为叠层结构可以适用氮化钽和钨的叠层结构。通过将该导电层加工为预定的形状，可以形成具有叠层结构的栅极806和栅极布线813。作为加工方法，使用由光刻法形成的掩模进行蚀刻。作为蚀刻，可以适用湿蚀刻或干蚀刻。
在栅极806的侧面上形成称为侧壁807的绝缘体。由与基底层802相同的材料和方法可以形成侧壁807。此外，可以使用各向同性蚀刻，以便侧壁807的端部处具有圆锥形。侧壁可以防止栅长变窄带来的短沟道效应。因为N沟道型TFT具有很明显的短沟道效应，所以最好至少在N沟道型TFT的栅电极侧面设置侧壁。此外，在栅布线上也可以形成侧壁。
在这种情况下，通过使用栅电极806以及侧壁807，将杂质元素添加到半导体层803。当制造N沟道型TFT时，可以使用磷(P)作为杂质元素，当制造P沟道型TFT时，可以使用硼(B)作为杂质元素。通过添加杂质元素，杂质区域形成在半导体层803中。杂质区域包括高浓度杂质区域808、810以及形成在侧壁807下面的低浓度杂质区域811。
可以在添加杂质后，根据需要进行加热处理，以使杂质元素激活以及改善半导体层的表面。作为加热处理，可以使用与晶化相同的方式。
如图9C所示，覆盖半导体层和栅极地形成用作层间膜的绝缘层815、816。层间膜可以是单层结构或叠层结构，在本实施例中示出叠层结构。作为层间膜，可以使用无机材料或有机材料。作为无机材料，可以使用氧化硅、氮化硅、氧氮化硅等。作为有机材料，可以使用聚酰亚胺、丙烯、聚酰胺、聚亚胺-酰胺、抗蚀剂或苯并环丁烯、硅氧烷、聚硅氮烷。注意，硅氧烷由硅(Si)和氧(O)的结合构成骨架结构。使用至少含有氢的有机基(例如烃基、芳烃)作为取代基。作为取代基，也可以使用氟基。或者作为取代基，可以一起使用至少含有氢的有机基和氟基。以具有硅(Si)和氮(N)的结合的聚合物材料为起始物料形成聚硅氮烷。使用无机材料可以防止杂质元素的进入，使用有机材料可以提高平整性。因此，在本实施例中，用无机材料形成绝缘层815，用有机材料形成绝缘层816。
如图9D所示，形成贯通绝缘层816、815的接触孔，并填充该接触孔地形成布线818。作为布线818，可以使用由铝(Al)、钛(Ti)、钼(Mo)、钽(Ta)、钨(W)或硅(Si)的元素构成的膜或者含有上述元素的合金膜。布线818可以使用单层结构或叠层结构，例如，作为第一层使用钨、氮化钨等，作为第二层使用铝和硅的合金(Al-Si)、铝和钛的合金(Al-Ti)，作为第三层使用将氮化钛膜、钛膜等顺次层叠的结构。通过使用由光刻法形成的掩膜的蚀刻法对布线818进行加工。作为蚀刻法，可以适用湿蚀刻或干蚀刻。布线818在半导体层803中连接到杂质区域，可以将这样的布线称为源极、漏极。
通过上述步骤可以形成P沟道型TFT820、N沟道型TFT821。注意，每个N沟道型TFT821相当于晶体管210、212，布线818的一部分相当于数据线201、字线207。
像这样通过使用绝缘衬底上的TFT可以形成本发明的存储单元。当然本发明的存储单元不局限于该结构，也可以由用硅片构成的晶体管形成。但是，通过将TFT形成在绝缘衬底上可以提供廉价的存储单元，并且提供包括该廉价的存储单元的器件。
实施例6
本发明的SRAM可以适用于CPU。在本实施例中，将说明安装有本发明的SRAM的CPU的结构。图10示出了CPU的简单结构。
CPU具有D$方块(数据高速缓冲存储器；data cache)901、I$方块(指令高速缓冲存储器；instruction cache)902、DU方块(数据单元；data unit)903、ALU方块(算术逻辑运算电路；Arithmetic LogicUnit)904、PC方块(程序计数器；program counter)905、IO(输入输出，InOut)方块906。
D$901的功能如下：暂时保持最近被访问的地址的数据，并且实现可以高速地访问该地址的数据。I$902的功能如下：暂时保持最近被访问的地址的指令，并且实现可以高速地访问该地址的指令。DU903的功能如下：当执行存储或装入指令时，确定访问D$901还是访问IO906。ALU904是算术逻辑运算电路，具有进行四则运算、比较运算、逻辑运算等的功能。PC905的功能如下：保持正在执行的指令的地址，并且在该工作结束后取出下一条指令。此外，PC905的其他功能如下：当取出下一条指令时，确定访问I$还是访问IO。IO906的功能如下：接收DU、PC的访问，以与外部设备进行数据的收发。下面将说明这些之间的关系。
当PC905取出指令时首先访问I$902，并且在I$902中没有符合条件的地址的指令时访问IO906。由此获得的指令在被存储到I$902的同时被执行。在应该执行的指令是算术逻辑运算的情况下，ALU904进行运算。在应该执行的指令是存储或装入指令的情况下，DU903进行运算。此时，DU903首先访问D$901，并且当D$901没有符合条件的地址的数据时，访问IO906。
在这种CPU中，本发明的SRAM可以适用于包括在D$901、I$902及ALU904内部的GPR。结果，可以提供实现了低耗电量化的CPU。
实施例7
可以安装本发明的SRAM的半导体器件包括诸如摄像机、数码相机、护目镜型显示器(头盔显示器)、车载导航系统、声音再现装置(汽车音响组件、音响组件等)、笔记本型个人计算机、游戏机、便携式信息终端(移动计算机、移动电话机、移动游戏机或电子书籍等)、具有记录介质的图像再现装置(具体而言，一种用于再现数字通用盘(DVD)等的记录介质并具有可以显示该图像的显示器的装置)等。图11A至11E示出了这些半导体器件的具体例子。
图11A示出了便携式信息终端(一般说的PDA：个人数码助理，Personal Digital Assistant)，包括主体2001、显示部分2002、操作键2003、以及调制解调器2004等。本发明的SRAM存储器适用于主体2001具有的存储元件。根据本发明的SRAM存储器，可以实现便携式信息终端的低成本化。
图11B示出了移动电话机，包括主体2101、显示部分2102、声音输入部分2103、声音输出部分2104、操作键2105、外部连接端口2106、以及天线2107等。本发明的SRAM存储器适用于主体2101具有的存储元件。根据本发明的SRAM存储器，可以实现移动电话机的低成本化。
图11C示出了电子卡，包括主体2201、显示部分2202、以及连接终端2203等。本发明的SRAM存储器适用于主体2201具有的存储元件。根据本发明的SRAM存储器，可以实现电子卡的低成本化。注意，图11C示出了接触型电子卡，然而本发明的SRAM存储器可以适用于无接触型的电子卡或具有接触型和无接触型的两个功能的电子卡。
图11D示出了电子书籍，包括主体2301、显示部分2302、以及操作键2303等。本发明的SRAM存储器适用于主体2301具有的存储元件。此外，电子书籍的主体2301可以安装有调制解调器。根据本发明的SRAM存储器，可以实现电子书籍的低成本化。
图11E示出了计算机，包括主体2401、显示部分2402、键盘2403、触摸屏2404、外部连接端口2405、以及电源插头2406等。本发明的SRAM存储器适用于主体2401具有的存储元件。根据本发明的SRAM存储器，可以实现计算机的低成本化。
如上所述那样，本发明的应用范围极为大，可以适用于各种领域的半导体器件。注意，本实施例的半导体器件可以组合实施方式、实施例所示的任何结构及其制造方法而实施。
本说明书根据2005年7月29日在日本专利局受理的日本专利申请编号2005-220530而制作，所述申请内容包括在本说明书中。

Claims (24)

1.一种半导体器件，包括电源控制电路和存储单元，
其中，所述电源控制电路包括：
第一字线；
第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH(高)电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW(低)电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第一倒相电路；以及
电连接到所述电路及所述第一倒相电路，并且将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元，
并且，所述存储单元包括第二倒相电路，且电连接到所述第一字线及所述第二字线。
2.根据权利要求1所述的半导体器件，其中所述将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元包括两个晶体管。
3.根据权利要求1所述的半导体器件，其中包括两个输入终端和一个输出终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路包括如下三种电路中的任一种电路：OR电路；包括NOR电路和倒相电路的电路；以及包括两个倒相电路和NAND电路的电路。
4.一种半导体器件，包括电源控制电路和存储单元，
其中，所述电源控制电路包括：
第一字线；
第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第一倒相电路；以及
将第一电压或比所述第一电压低的第二电压施加到所述存储单元，并且电连接到所述电路及所述第一倒相电路的单元，
并且，所述存储单元包括电连接到地线及电源线的第二倒相电路，且电连接到所述第一字线及所述第二字线。
5.根据权利要求4所述的半导体器件，其中所述将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元包括两个晶体管。
6.根据权利要求4所述的半导体器件，其中包括两个输入终端和一个输出终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路包括如下三种电路中的任一种电路：OR电路；包括NOR电路和倒相电路的电路；以及包括两个倒相电路和NAND电路的电路。
7.一种半导体器件，包括电源控制电路和存储单元，
其中，所述电源控制电路包括：
第一字线；
第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第一倒相电路；以及
将第一电压或比所述第一电压低的第二电压施加到所述存储单元，并且电连接到所述电路及所述第一倒相电路的单元，
并且，所述存储单元电连接到所述第一字线及所述第二字线，并包括电连接到地线及电源线的第二倒相电路以及电连接到所述第二倒相电路的晶体管，
而且，所述晶体管的栅极与所述第一字线彼此电连接。
8.根据权利要求7所述的半导体器件，其中所述将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元包括两个晶体管。
9.根据权利要求7所述的半导体器件，其中包括两个输入终端和一个输出终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路包括如下三种电路中的任一种电路：OR电路；包括NOR电路和倒相电路的电路；以及包括两个倒相电路和NAND电路的电路。
10.根据权利要求7所述的半导体器件，其中所述晶体管是形成在绝缘衬底上的薄膜晶体管。
11.根据权利要求7所述的半导体器件，其中所述第一字线及所述电源线由与所述晶体管的栅极相同的材料构成。
12.一种半导体器件，包括电源控制电路和存储单元，
其中，所述电源控制电路包括：
第一字线；
第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第一倒相电路；以及
将第一电压或比所述第一电压低的第二电压施加到所述存储单元，并且电连接到所述电路及所述第一倒相电路的单元，
并且，所述存储单元电连接到所述第一字线及所述第二字线，并包括电连接到地线及电源线的第二倒相电路以及分别电连接到所述第二倒相电路的第一至第三晶体管，
而且，所述第一晶体管的栅极与所述第一字线彼此电连接，所述第二晶体管及第三晶体管的源极和漏极的一方与数据线彼此电连接，所述第二晶体管及第三晶体管的栅极与所述第二字线彼此电连接。
13.根据权利要求12所述的半导体器件，其中所述数据线提供在与所述晶体管的源极及漏极相同的层中。
14.根据权利要求12所述的半导体器件，其中将所述第一电压或比所述第一电压低的所述第二电压施加到所述存储单元的单元包括两个晶体管。
15.根据权利要求12所述的半导体器件，其中包括两个输入终端和一个输出终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路包括如下三种电路中的任一种电路：OR电路；包括NOR电路和倒相电路的电路；以及包括两个倒相电路和NAND电路的电路。
16.根据权利要求12所述的半导体器件，其中所述晶体管是形成在绝缘衬底上的薄膜晶体管。
17.根据权利要求12所述的半导体器件，其中所述第一字线及所述电源线由与所述晶体管的栅极相同的材料构成。
18.一种半导体器件的驱动方法，
其中，所述半导体器件包括：
电连接到第一字线及第二字线，并且包括第一倒相电路的存储单元；以及
电源控制电路，其包括：
所述第一字线；
所述第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述输出终端的第二倒相电路；
其栅极电连接到所述第二倒相电路的输出终端的第一晶体管；
电连接到所述电路的输出终端的第二晶体管；以及
电连接到所述第一晶体管及所述第二晶体管的电源线，
并且，在将值写入到所述存储单元期间，所述第一字线处于HIGH电平，所述第二字线处于LOW电平，以便所述第一晶体管导通，且第一电压施加到所述电源线，
并且，在保持写入到所述存储单元的值期间，所述第一字线及所述第二字线处于LOW电平，以便所述第二晶体管导通，且比所述第一电压低的第二电压施加到所述电源线。
19.一种半导体器件的驱动方法，
其中，所述半导体器件包括：
包括电连接到地线及电源线的第一倒相电路，并且电连接到第一字线及第二字线的存储单元；以及
电源控制电路，其包括：
所述第一字线；
所述第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第二倒相电路；以及
电连接到所述电路及所述第二倒相电路，并且将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元，
并且，在将值写入到所述存储单元期间，所述第一字线处于HIGH电平，所述第二字线处于LOW电平，以便所述第一晶体管导通，且所述第一电压施加到所述电源线，
并且，在保持写入到所述存储单元的值期间，所述第一字线及所述第二字线处于LOW电平，以便所述第二晶体管导通，且比所述第一电压低的所述第二电压施加到所述电源线。
20.一种半导体器件的驱动方法，
其中，所述半导体器件包括：
电连接到第一字线及第二字线，并且包括第一倒相电路的存储单元；以及
电源控制电路，其包括；
所述第一字线；
所述第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第二倒相电路；
其栅极电连接到所述第二倒相电路的输出终端的第一晶体管；
电连接到所述电路的所述输出终端的第二晶体管；以及
电连接到所述第一晶体管及第二晶体管的电源线，
并且，在将值写入到所述存储单元期间，所述第一字线处于HIGH电平，所述第二字线处于LOW电平，以便所述第一晶体管导通，第一电压施加到电连接到所述第一晶体管的所述电源线，
并且，在保持写入到所述存储单元的值期间，所述第一字线及所述第二字线处于LOW电平，以便所述第二晶体管导通，比所述第一电压低的第二电压施加到所述电源线，以及
并且，在读出写入到所述存储单元的值期间，所述第一字线处于LOW电平，所述第二字线处于HIGH电平，以便所述第一晶体管导通，所述第一电压施加到电连接到所述第一晶体管的电源线。
21.一种半导体器件的驱动方法，
其中，所述半导体器件包括：
包括电连接到地线及电源线的第一倒相电路，并且电连接到第一字线及第二字线的存储单元；以及
电源控制电路，其包括：
所述第一字线；
所述第二字线；
包括一个输出终端和分别电连接到所述第一字线和所述第二字线的两个输入终端，并且当HIGH电平输入到任何一方所述输入终端时HIGH电平输出到所述输出终端，当LOW电平输入到双方的所述输入终端时LOW电平输出到所述输出终端的电路；
其输入终端电连接到所述电路的所述输出终端的第二倒相电路；以及
电连接到所述电路及所述第二倒相电路，并且将第一电压或比所述第一电压低的第二电压施加到所述存储单元的单元，
并且，在将值写入到所述存储单元期间，所述第一字线处于HIGH电平，所述第二字线处于LOW电平，以便所述第一晶体管导通，所述第一电压施加到电连接到所述第一晶体管的所述电源线，
并且，在保持写入到所述存储单元的值期间，所述第一字线及所述第二字线处于LOW电平，以便所述第二晶体管导通，比所述第一电压低的所述第二电压施加到所述电源线，
并且，在读出写入到所述存储单元的值期间，所述第一字线处于LOW电平，所述第二字线处于HIGH电平，以便所述第一晶体管导通，所述第一电压施加到电连接到所述第一晶体管的所述电源线。
22.一种半导体器件，包括电源控制电路和存储单元，
其中，所述电源控制电路包括：
至少第一字线及第二字线；
分别电连接到所述第一字线和所述第二字线的两个输入终端；以及
根据所述第一字线及所述第二字线的输入电平可以选择性地电连接到第一电压电源和第二电压电源的一方的输出终端，以及
并且，所述存储单元电连接到所述第一字线、所述第二字线及所述输出终端。
23.根据权利要求22所述的半导体器件，其中从所述第二电压电源施加的第二电压低于从所述第一电压电源施加的第一电压。
24.根据权利要求22所述的半导体器件，其中所述电源控制电路包括OR电路、NOR电路、倒相电路、以及NAND电路中的至少一个。
CN2006101076501A 2005-07-29 2006-07-28 半导体器件及其驱动方法 Expired - Fee Related CN1905064B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005220530 2005-07-29
JP2005220530 2005-07-29
JP2005-220530 2005-07-29

Publications (2)

Publication Number Publication Date
CN1905064A true CN1905064A (zh) 2007-01-31
CN1905064B CN1905064B (zh) 2010-06-23

Family

ID=37244656

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101076501A Expired - Fee Related CN1905064B (zh) 2005-07-29 2006-07-28 半导体器件及其驱动方法

Country Status (5)

Country Link
US (1) US7436731B2 (zh)
EP (1) EP1750272B1 (zh)
CN (1) CN1905064B (zh)
DE (1) DE602006017777D1 (zh)
TW (1) TWI396274B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552035B (zh) * 2008-04-02 2012-04-04 世界先进积体电路股份有限公司 存储器系统
CN110364203A (zh) * 2019-06-20 2019-10-22 中山大学 一种支撑存储内计算的存储系统及计算方法
CN116129984A (zh) * 2023-04-17 2023-05-16 华中科技大学 一种宽电压域sram读检错电路、方法及应用

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358764B1 (en) * 2006-06-09 2008-04-15 Altera Corporation Preset and reset circuitry for programmable logic device memory elements
US8759163B2 (en) * 2012-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of a MOS array edge with density gradient smoothing
JP2015172991A (ja) 2014-02-21 2015-10-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910004736B1 (ko) * 1988-12-15 1991-07-10 삼성전자 주식회사 스테이틱 메모리장치의 전원전압 조절회로
JPH03283562A (ja) * 1990-03-30 1991-12-13 Sony Corp 半導体集積回路装置
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
JPH08185695A (ja) * 1994-08-30 1996-07-16 Mitsubishi Electric Corp 半導体記憶装置、その動作方法およびその製造方法
JPH10106267A (ja) 1996-09-24 1998-04-24 Sony Corp 半導体装置
US5777926A (en) * 1996-10-24 1998-07-07 Programmable Microelectronics Corporation Row decoder circuit for PMOS non-volatile memory cell which uses channel hot electrons for programming
US6011711A (en) * 1996-12-31 2000-01-04 Stmicroelectronics, Inc. SRAM cell with p-channel pull-up sources connected to bit lines
US5870331A (en) * 1997-09-26 1999-02-09 Advanced Micro Devices, Inc. Application-specific SRAM memory cell for low voltage, high speed operation
US6262932B1 (en) * 1999-09-16 2001-07-17 Rosun Technologies RAM cells having a substantially balanced number of N-MOS and P-MOS transistors for improving layout areas
JP4727796B2 (ja) * 2000-09-04 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
US6608780B2 (en) * 2001-08-23 2003-08-19 Jeng-Jye Shau High performance semiconductor memory devices
US7295457B2 (en) * 2002-11-29 2007-11-13 International Business Machines Corporation Integrated circuit chip with improved array stability
US6798688B2 (en) * 2002-11-29 2004-09-28 International Business Machines Corp. Storage array such as a SRAM with reduced power requirements
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
JP2005025863A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 半導体記憶装置
JP4037806B2 (ja) 2003-07-22 2008-01-23 松下電器産業株式会社 キャッシュメモリ装置
US6972987B1 (en) * 2004-05-27 2005-12-06 Altera Corporation Techniques for reducing power consumption in memory cells
US7259986B2 (en) * 2005-03-25 2007-08-21 International Business Machines Corporation Circuits and methods for providing low voltage, high performance register files

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552035B (zh) * 2008-04-02 2012-04-04 世界先进积体电路股份有限公司 存储器系统
CN110364203A (zh) * 2019-06-20 2019-10-22 中山大学 一种支撑存储内计算的存储系统及计算方法
CN116129984A (zh) * 2023-04-17 2023-05-16 华中科技大学 一种宽电压域sram读检错电路、方法及应用

Also Published As

Publication number Publication date
US7436731B2 (en) 2008-10-14
TWI396274B (zh) 2013-05-11
EP1750272A3 (en) 2007-05-23
EP1750272B1 (en) 2010-10-27
CN1905064B (zh) 2010-06-23
US20070036018A1 (en) 2007-02-15
TW200715529A (en) 2007-04-16
EP1750272A2 (en) 2007-02-07
DE602006017777D1 (de) 2010-12-09

Similar Documents

Publication Publication Date Title
CN1905058A (zh) 半导体器件
US7598565B2 (en) Semiconductor memory element, semiconductor memory device and method of fabricating the same
US7507995B2 (en) Semiconductor memory cell and semiconductor memory device
US7929332B2 (en) Semiconductor memory device and semiconductor device
CN1581358A (zh) 存储器及其驱动方法
CN1905064A (zh) 半导体器件及其驱动方法
US20080138943A1 (en) Semiconductor device, method of manufacturing the same, and method of designing the same
JP2003152191A (ja) 半導体装置およびその作製方法
CN101047190A (zh) 非易失性半导体存储器件及其制造方法
CN1574079A (zh) 存储装置和半导体器件
JP4954626B2 (ja) 半導体装置
CN1512224A (zh) 显示设备
JP2004006800A (ja) 半導体装置の製造方法及び半導体装置、電気光学装置、集積回路、電子機器
JP4666783B2 (ja) 半導体装置の作製方法
CN1086843C (zh) 半导体电路及半导体器件
JP2004266079A (ja) 半導体装置及びその作製方法、並びに電子機器
JP2003233326A (ja) アクティブマトリクス型表示装置及びその作製方法
CN1892898A (zh) 铁电存储装置、显示用驱动ic及电子设备
JP2005079209A (ja) 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100623

CF01 Termination of patent right due to non-payment of annual fee