CN101047185A - 静态随机存取存储器单元 - Google Patents

Abstract

一种静态随机存取存储器单元，包括一基底、一层栅介电层、一个栅极、一个沟槽式电容器、一个源极/漏极区、一个第一接触窗及一个第二接触窗。其中，基底已形成有一个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器配置于栅极一侧的沟槽中。源极/漏极区配置于栅极两侧的基底中，栅极一侧的源极/漏极区是位于栅极与沟槽式电容器之间。第一接触窗电连接于沟槽式电容器，而第二接触窗电连接于栅极另一侧的源极/漏极区。

Description

静态随机存取存储器单元

技术领域

本发明涉及一种静态随机存取存储器单元，特别是涉及一种单晶体管静态随机存取存储器单元。

背景技术

当半导体进入深次微米(Deep Sub-Micron)的工艺时，元件的尺寸逐渐缩小，对于存储器元件而言，也就是代表存储单元尺寸愈来愈小。另一方面，随着信息电子产品(如计算机、移动电话、数码相机或个人数字助理(PersonalDigital Assistant，PDA))需要处理、储存的数据日益增加，在这些信息电子产品中所需的存储器容量也就愈来愈大。对于这种尺寸变小而存储器容量却需要增加的情形，如何制造尺寸缩小、高积集度，又能兼顾其质量的存储器元件是产业的一致目标。

随机存取存储器(Random Access Memory，RAM)为一种挥发性的(volatile)存储器，而广泛的应用于信息电子产品中。一般而言，随机存取存储器包括静态随机存取存储器(Static Random Access Memory，SRAM)与动态随机存取存储器(Dynamic Random Access Memory，DRAM)。

SRAM为以存储单元(memory cell)内晶体管的导电状态来储存数字信号，依照设计的方式，现有的SRAM存储单元可以由四个晶体管与两个电阻(4T2R)组成或是由六个晶体管(6T)所构成。DRAM则是以存储单元内电容的带电荷(Charging)状态来储存数字信号，依照设计的方式，DRAM存储单元通常是一个晶体管与一个电容器(包括堆栈式电容器或是深沟槽式电容器)所构成。

SRAM对于数据处理的速度较快，且其工艺可与互补式金氧半导体晶体管(Complementary Metal Oxide Semiconductor，CMOS)的工艺整合在一起。因此，SRAM的工艺较为简便。但是，SRAM的缺点为存储单元所占的面积大(以现有工艺技术而言，具有六个晶体管的SRAM的存储单元尺寸(cell size)会是DRAM的存储单元尺寸的10至16倍大。)，而无法有效提高集积度。另一方面，虽然DRAM的存储单元所占据的面积较SRAM所占据的面积小，但是DRAM需要制作电容器，所以其工艺较SRAM的工艺较为复杂且成本也会较高。

近年来，业界提出一种单晶体管静态随机存取存储器(1T-SRAM，亦即所谓pseudo-SRAM)，其在维持原来SRAM的外围电路架构的情况下，以DRAM的存储单元(1T1C)取代SRAM存储单元(6T或4T2R)，达到缩小存储单元尺寸与高集积度的目的，同时维持SRAM免数据更新(refresh)及低随机存取周期的优点。因此，1T-SRAM可以成为传统静态随机存取存储器与动态随机存取存储器的替代方案。

然而，目前业界所提出的1T-SRAM，其存储单元阵列中各存储器单元的配置方式不佳，而导致元件积集度无法提升的问题点。

发明内容

有鉴于此，本发明的目的就是在提供一种静态随机存取存储器单元，可增进存储器元件的积集度。

本发明的另一目的是在提供一种静态随机存取存储器单元，其具有优选的配置方式。

本发明的又一目的是在提供一种静态随机存取存储器单元，可有效缩小存储器元件的面积。

本发明提出一种静态随机存取存储器单元，包括一基底、一层栅介电层、一个栅极、一个沟槽式电容器、一个源极/漏极区、一个第一接触窗及一个第二接触窗。其中，基底已形成有一个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器配置于栅极一侧的沟槽中。源极/漏极区配置于栅极两侧的基底中，栅极一侧的源极/漏极区是位于栅极与沟槽式电容器之间。第一接触窗电连接于沟槽式电容器，而第二接触窗电连接于栅极另一侧的源极/漏极区。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，还包括一通过栅极(passing gate)，配置于沟槽式电容器上方。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，沟槽式电容器包括一个下电极、一层电容介电层、一个上电极及一个隔离结构。其中，下电极配置于沟槽表面的基底中，而电容介电层配置于沟槽表面。上电极配置于沟槽中与基底上，且覆盖电容介电层。隔离结构配置于部分电容介电层与上电极中，且位于部分的基底中。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，电容介电层还包括位于沟槽顶部侧边的部分基底上。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，电容介电层的材料包括氧化硅/氮化硅/氧化硅。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，上电极的材料包括掺杂多晶硅。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，下电极包括反转层。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，隔离结构包括浅沟槽隔离结构。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，第一接触窗包括上电极接触窗，第二接触窗包括位线接触窗。

本发明另提出一种静态随机存取存储器单元，包括一个基底、一层栅介电层、二个栅极、二个源极/漏极区、二个第一接触窗及二个第二接触窗。其中，基底已形成有二个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器，位于这些栅极之间，分别配置于这些沟槽中。源极/漏极区分别配置于这些栅极两侧的基底中，各栅极一侧的源极/漏极区是位于栅极与沟槽式电容器之间。第一接触窗分别电连接于这些沟槽式电容器，而第二接触窗，分别电连接于各栅极另一侧的源极/漏极区。

本发明又提出一种静态随机存取存储器单元，适用于一存储器阵列中，静态随机存取存储器单元至少具有相邻的一个第一存储单元列及一个第二存储单元列，包括一个基底、一个第一沟槽式电容器、一个第二沟槽式电容器、一个第三沟槽式电容器、一个第四沟槽式电容器、一层栅介电层、一条第一导线、一条第二导线、一条第三导线、一条第四导线、多个源极/漏极区、多个第一接触窗及多个第二接触窗。其中，基底已形成有四沟槽，其中二个沟槽配置于第一存储单元列中，另外二个沟槽配置于第二存储单元列中。第一沟槽式电容器及第四沟槽式电容器配置于第二存储单元列的沟槽中，而第二沟槽式电容器及第三沟槽式电容器配置于第一存储单元列的沟槽中。栅介电层配置于基底上，而第一导线、第二导线、第三导线及第四导线，于垂直第一存储单元列与第二存储单元列的延伸方向上，依序配置于栅介电层上。其中，第一导线配置于第二沟槽式电容器相邻于第三沟槽式电容器的另一侧，且通过第一沟槽式电容器上方，第四导线配置于第三沟槽式电容器相邻于第二沟槽式电容器的另一侧，且通过第二沟槽式电容器上方，第二导线与第三导线，配置于第一沟槽式电容器与第四沟槽式电容器之间，且该第二导线通过该第二沟槽式电容器上方，第三导线通过该第三沟槽式电容器上方。多个源极/漏极区分别配置于第一存储单元列中的第一导线及第四导线两侧的基底中，及配置于第二存储单元列中的第二导线及第三导线两侧的基底中。多个第一接触窗分别电连接于这些沟槽式电容器，而多个第二接触窗，分别电连接位于第一导线相邻于第二沟槽式电容器的另一侧、第四导线相邻于第三沟槽式电容器的另一侧、及第二导线及第三导线之间的源极/漏极区。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，第一导线、第二导线、第三导线及第四导线位于第一存储单元列中的部分，分别为一第一栅极、一第二通过栅极、一第三通过栅极及一第四栅极，而位于第二存储单元列中的部分，分别为一第一通过栅极、一第二栅极、一第三栅极及一第四通过栅极。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，第一通过栅极、第二通过栅极、第三通过栅极及第四通过栅极分别配置于第一沟槽式电容器、第二沟槽式电容器、第三沟槽式电容器及第四沟槽式电容器上方。

依照本发明的一优选实施例所述，在上述的静态随机存取存储器单元中，第一导线、第二导线、第三导线及第四导线包括字线。

由上所述，本发明所提出的静态随机存取存储器单元因为具有优选的配置方式，可有效缩小存储器元件的面积，进而增加存储器元件的积集度。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1为依照本发明第一实施例的静态随机存取存储器单元所绘示的上视图。

图2为沿着图1中剖面线A-A’所绘示的剖面图。

图3为依照本发明第二实施例的静态随机存取存储器单元所绘示的上视图。

图4为沿着图3中剖面线B-B’所绘示的剖面图。

图5为依照本发明第三实施例的静态随机存取存储器单元所绘示的上视图。

图6为沿着图5中剖面线C-C’所绘示的剖面图。

图7为依照本发明第四实施例的静态随机存取存储器单元所绘示的上视图。

图8为沿着图7中剖面线D-D’所绘示的剖面图。

简单符号说明

10、20：存储单元列

100、200、300：基底

102、202、302：栅介电层

104、204、304a、404a、504a、604a：栅极

106、206、306、406、506、606：沟槽式电容器

108、208、308：源极/漏极区

110、112、210、212、310、312：接触窗

114、214、314：沟槽

116、216、316：间隙壁

118、218、418、518：下电极

120、220、420、520：电容介电层

122、222、422、522：上电极

124、224、324：隔离结构

126、226、326：介电层

128、304b、404b、504b、604b：通过栅极

304、404、504、604：导线

具体实施方式

【第一实施例及第二实施例】

图1为依照本发明第一实施例的静态随机存取存储器单元所绘示的上视图。图2为沿着图1中剖面线A-A’所绘示的剖面图。

请同时参照图1及图2，本发明提出一种静态随机存取存储器单元，包括基底100、栅介电层102、栅极104、沟槽式电容器106、源极/漏极区108、第一接触窗110、第二接触窗112及介电层126。其中，基底100已形成有一沟槽114，而栅介电层102配置于基底100上，栅介电层102的材料例如是氧化硅，其形成方法例如是热氧化法。

栅极104，配置于栅介电层102上，栅极104的材料例如是掺杂多晶硅，形成掺杂多晶硅的方法例如是以临场(In-situ)掺杂的方式，利用化学气相沉积法形成之。此外，更可在栅极104两侧配置一间隙壁116，其材料例如是氮化硅。

沟槽式电容器106，配置于栅极104一侧的沟槽114中，包括下电极118、电容介电层120、上电极122与隔离结构124。其中，下电极118配置在沟槽114表面的基底100中，下电极118例如是反转层，反转层的形成方法例如是在后续与沟槽式电容器106电连接的接触窗110上施加电压，而形成于沟槽114表面的基底100中。电容介电层120配置于沟槽114表面，且位于沟槽114顶部侧边的部分基底100上。电容介电层120例如是高介电常数的介电材料层，而高介电常数的介电材料层的材料例如是氧化硅/氮化硅/氧化硅。另外，上电极122配置于沟槽114中与基底100上，且覆盖电容介电层120，而其材料例如是掺杂多晶硅。隔离结构124配置在部分电容介电层120与上电极122中，且位于部分的基底100中。隔离结构124例如是浅沟槽隔离结构(shallow trench isolation，STI)。

源极/漏极区108，配置于栅极104两侧的基底100中，栅极104一侧的源极/漏极区108是位于栅极104与沟槽式电容器106之间，并与沟槽式电容器106的下电极118电连接，而另一侧的源极/漏极区108可由相邻二个栅极104所共享。上述源极/漏极区108的形成方法，例如是离子注入法。

介电层126，配置于基底100上，并覆盖于栅极104与沟槽式电容器106上，其材料例如是氧化硅，其形成方法例如是化学气相沉积法。

接触窗110，配置于介电层126中，电连接于沟槽式电容器106，可通过在接触窗110上施加电压，而在沟槽114表面的基底100中形成反转层，以作为沟槽式电容器106的下电极118。接触窗110例如是上电极接触窗。接触窗110的材料例如是掺杂多晶硅、铝、钨或铜。

接触窗112，配置于介电层126中，电连接于栅极104另一侧的源极/漏极区108。接触窗112例如是位线接触窗。接触窗112的材料例如是掺杂多晶硅、铝、钨或铜。

图3为依照本发明另一实施例的静态随机存取存储器单元所绘示的上视图。图4为沿着图3中剖面线B-B’所绘示的剖面图。

在本发明第二实施例中，静态随机存取存储器单元还包括一通过栅极128，配置于沟槽式电容器106上方。在第二实施例中的其它构件，与第一实施例相同，于此不再赘述。

由上述第一实施例及第二实施例可知，所描述静态随机存取存储器单元为一位的存储器单元，以此静态随机存取存储器单元为最小的重复配置单元，可获得高积集度的存储器元件。

【第三实施例】

图5为依照本发明第三实施例的静态随机存取存储器单元所绘示的上视图。图6为沿着图5中剖面线C-C’所绘示的剖面图。

请同时参照图5及图6，本发明另提出一种静态随机存取存储器单元，包括基底200、栅介电层202、二个栅极204、二个沟槽式电容器206、二个源极/漏极区208、二个第一接触窗210、二个第二接触窗212及介电层226。其中，基底200已形成有二个沟槽214，而栅介电层202配置于基底200上，栅介电层202的材料例如是氧化硅，其形成方法例如是热氧化法。

栅极204，配置于栅介电层202上，栅极204的材料例如是掺杂多晶硅，形成掺杂多晶硅的方法例如是以临场(In-situ)掺杂的方式，利用化学气相沉积法形成之。此外，更可在栅极204两侧配置一间隙壁216，其材料例如是氮化硅。

沟槽式电容器206，位于二个栅极204之间，分别配置于沟槽214中，每一沟槽式电容器206包括下电极218、电容介电层220、上电极222与隔离结构224。其中，下电极218配置在沟槽214表面的基底200中，下电极218例如是反转层，反转层的形成方法例如是在后续与沟槽式电容器206电连接的接触窗210上施加电压，而形成于沟槽214表面的基底200中。电容介电层220配置于沟槽214表面，且位于沟槽214顶部侧边的部分基底200上。电容介电层220例如是高介电常数的介电材料层，而高介电常数的介电材料层的材料例如是氧化硅/氮化硅/氧化硅。另外，上电极222配置于沟槽214中与基底200上，且覆盖电容介电层220，而其材料例如是掺杂多晶硅。隔离结构224配置在部分电容介电层220与上电极222中，且位于部分的基底200中。隔离结构224例如是浅沟槽隔离结构。

源极/漏极区208，分别配置于栅极204两侧的基底200中，各栅极204一侧的源极/漏极区208是位于栅极204与沟槽式电容器206之间，并与沟槽式电容器206的下电极218电连接，而另一侧的源极/漏极区208可由相邻二个栅极204所共享。上述源极/漏极区208的形成方法，例如是离子注入法。

介电层226，配置于基底200上，并覆盖于栅极204与沟槽式电容器206上，其材料例如是氧化硅，其形成方法例如是化学气相沉积法。

接触窗210，配置于介电层226中，分别电连接于这些沟槽式电容器206，可通过在接触窗210上施加电压，而在沟槽214表面的基底200中形成反转层，以作为沟槽式电容器206的下电极218。接触窗210例如是上电极接触窗。接触窗210的材料例如是掺杂多晶硅、铝、钨或铜。

接触窗212，配置于介电层226中，分别电连接于各栅极204另一侧的源极/漏极区208。接触窗212例如是位线接触窗。接触窗212的材料例如是掺杂多晶硅、铝、钨或铜。

由上述第三实施例可知，所描述静态随机存取存储器单元为二位的存储器单元，以此静态随机存取存储器单元所制造的存储器元件，具有优选的配置方式，可有效缩小存储器元件的面积。

【第四实施例】

图7为依照本发明第四实施例的静态随机存取存储器单元所绘示的上视图。图8为沿着图7中剖面线D-D’所绘示的剖面图。

请同时参照图7及图8，本发明又提出一种静态随机存取存储器单元，适用于一存储器阵列中，此静态随机存取存储器单元至少具有相邻的存储单元列10及存储单元列20，包括一个基底300、栅介电层302、四条导线304、404、504、604、四个沟槽式电容器306、406、506、606、源极/漏极区308、接触窗310及第二接触窗312及介电层326。其中，基底300已形成有四个沟槽314，其中二个沟槽314配置于存储单元列中10，另外二个沟槽314配置于存储单元列20中。栅介电层302配置于基底300上，栅介电层302的材料例如是氧化硅，其形成方法例如是热氧化法。

请参照图7，沟槽式电容器306及沟槽式电容器606，配置于存储单元列20的沟槽314中，而沟槽式电容器406及沟槽式电容器506配置于存储单元列10的沟槽314中。

请参照图8，每一沟槽式电容器的结构，以存储单元列10为例，沟槽式电容器406、506分别包括下电极418、518、电容介电层420、520、上电极422、522与隔离结构324。其中，下电极418、518配置在沟槽314表面的基底300中，下电极418、518例如是反转层，而反转层的形成方法例如是在后续与沟槽式电容器306、406、506、606电连接的接触窗310上施加电压，而形成于沟槽314表面的基底300中。电容介电层420、520配置于沟槽314表面，且位于沟槽314顶部侧边的部分基底300上。电容介电层420、520例如是高介电常数的介电材料层，而高介电常数的介电材料层的材料例如是氧化硅/氮化硅/氧化硅。另外，上电极422、522配置于沟槽314中与基底300上，且覆盖电容介电层420、520，而其材料例如是掺杂多晶硅。隔离结构324配置在部分电容介电层420、520与上电极422、522中，且位于部分的基底300中。隔离结构324例如是浅沟槽隔离结构。此外，沟槽式电容器306、606的结构与沟槽式电容器406、506的结构类似，为本领域技术人员可轻易推知，于此不再赘述。

请继续参照图7及图8，导线304、404、504、604，于垂直存储单元列10与存储单元列20的延伸方向上，依序配置于栅介电层302上。导线304、404、504、604例如是字线。导线304配置于沟槽式电容器406相邻于沟槽式电容器506的另一侧，且通过沟槽式电容器306上方，而导线604配置于沟槽式电容器506相邻于沟槽式电容器406的另一侧，且通过沟槽式电容器606上方。导线404与导线504，配置于沟槽式电容器406与沟槽式电容器506之间，且导线404通过沟槽式电容器406上方，而导线504通过沟槽式电容器506上方。上述导线304、404、504、604的材料例如是掺杂多晶硅，形成掺杂多晶硅的方法例如是以临场(In-situ)掺杂的方式，利用化学气相沉积法形成之。此外，更可在导线304、404、504、604两侧配置一间隙壁316，其材料例如是氮化硅。

上述的导线304、404、504、604位于存储单元列10中的部分，分别为栅极304a、通过栅极404b、通过栅极504b与门极604a，而位于存储单元列20中的部分，分别为通过栅极304b、栅极404a、栅极504a及通过栅极604b。其中，通过栅极304b、404b、504b、604b分别配置于沟槽式电容器306、406、506、606的上方。

源极/漏极区308分别配置于存储单元列10中的导线304(栅极304a)及导线604(栅极604a)两侧的基底300中，及配置于存储单元列20中的导线404(栅极404a)及导线504(栅极504a)两侧的基底中。上述源极/漏极区308的形成方法，例如是离子注入法。值得一提的是，栅极一侧的源极/漏极区308与沟槽式电容器306、406、506、606的下电极(可参照图8中的标号418、518)电连接，另一侧的源极/漏极区308，可为相邻两个有源元件所共享。

介电层326，配置于基底300上，并覆盖于导线304、404、504、604与沟槽式电容器306、406、506、606上，其材料例如是氧化硅，其形成方法例如是化学气相沉积法。

接触窗310，配置于介电层326中，分别电连接于沟槽式电容器306、406、506、606，可通过在接触窗310上施加电压，而在沟槽314表面的基底300中形成反转层，以作为沟槽式电容器306、406、506、606的下电极(可参照图8中的标号418、518)。接触窗310例如是上电极接触窗。接触窗310的材料例如是掺杂多晶硅、铝、钨或铜。

接触窗312，配置于介电层326中，分别电连接位于导线304相邻于沟槽式电容器406的另一侧的源极/漏极区308、导线604相邻于沟槽式电容器506的另一侧的源极/漏极区308、及导线404及导线504之间的源极/漏极区308。接触窗312例如是位线接触窗。接触窗312的材料例如是掺杂多晶硅、铝、钨或铜。

由上述第四实施例可知，所描述静态随机存取存储器单元为四位的存储器单元，以此静态随机存取存储器单元所制造的存储器元件，可提升存储器元件的积集度。

综上所述，本发所提出的静态随机存取存储器单元，提供优选的存储器单元配置方式，不论是以一位、二位或四位作为最小存储器单元来进行重复配置，皆可进一步缩小存储器元件的面积，而有效提升存储器元件的积集度。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (28)

1、一种静态随机存取存储器单元，包括：

基底，已形成有沟槽；

栅介电层，配置于该基底上；

栅极，配置于该栅介电层上；

沟槽式电容器，配置于该栅极一侧的该沟槽中；

源极/漏极区，配置于该栅极两侧的该基底中，该栅极一侧的该源极/漏极区是位于该栅极与该沟槽式电容器之间；

第一接触窗，电连接于该沟槽式电容器；以及

第二接触窗，电连接于该栅极另一侧的该源极/漏极区。

2、如权利要求1所述的静态随机存取存储器单元，还包括通过栅极，配置于该沟槽式电容器上。

3、如权利要求1所述的静态随机存取存储器单元，其中该沟槽式电容器，包括：

下电极，配置于该沟槽表面的该基底中；

电容介电层，配置于该沟槽表面；

上电极，配置于该沟槽中与该基底上，且覆盖该电容介电层；以及

隔离结构，配置于部分该电容介电层与该上电极中，且位于部分的该基底中。

4、如权利要求3所述的静态随机存取存储器单元，其中该电容介电层还包括位于该沟槽顶部侧边的部分该基底上。

5、如权利要求3所述的静态随机存取存储器单元，其中该电容介电层的材料包括氧化硅/氮化硅/氧化硅。

6、如权利要求3所述的静态随机存取存储器单元，其中该上电极的材料包括掺杂多晶硅。

7、如权利要求3所述的静态随机存取存储器单元，其中该下电极包括反转层。

8、如权利要求3所述的静态随机存取存储器单元，其中该隔离结构包括浅沟槽隔离结构。

9、如权利要求1所述的静态随机存取存储器单元，其中该第一接触窗包括上电极接触窗，该第二接触窗包括位线接触窗。

10、一种静态随机存取存储器单元，包括：

基底，已形成有二沟槽；

栅介电层，配置于该基底上；

二栅极，配置于该栅介电层上；

二沟槽式电容器，位于该些栅极之间，分别配置于该该些沟槽中；

二源极/漏极区，分别配置于该些栅极两侧的该基底中，各该栅极一侧的各该源极/漏极区是位于各该栅极与各该沟槽式电容器之间；

二第一接触窗，分别电连接于该些沟槽式电容器；以及

二第二接触窗，分别电连接于各该栅极另一侧的各该源极/漏极区。

11、如权利要求10所述的静态随机存取存储器单元，其中各该沟槽式电容器，包括：

下电极，配置于各该沟槽表面的该基底中；

电容介电层，配置于各该沟槽表面；

上电极，配置于各该沟槽中与该基底上，且覆盖各该电容介电层；以及

隔离结构，配置于部分各该电容介电层与各该上电极中，且位于部分的该基底中。

12、如权利要求11所述的静态随机存取存储器单元，其中各该电容介电层还包括位于各该沟槽顶部侧边的部分该基底上。

13、如权利要求11所述的静态随机存取存储器单元，其中各该电容介电层的材料包括氧化硅/氮化硅/氧化硅。

14、如权利要求11所述的静态随机存取存储器单元，其中各该上电极的材料包括掺杂多晶硅。

15、如权利要求11所述的静态随机存取存储器单元，其中各该下电极包括反转层。

16、如权利要求11所述的静态随机存取存储器单元，其中各该隔离结构包括浅沟槽隔离结构。

17、如权利要求10所述的静态随机存取存储器单元，其中该些第一接触窗包括上电极接触窗，该些第二接触窗包括位线接触窗。

18、一种静态随机存取存储器单元，适用于存储器阵列中，该存储器阵列至少具有相邻的第一存储单元列及第二存储单元列，包括：

基底，已形成有四沟槽，其中二个沟槽配置于该第一存储单元列中，另外二个沟槽配置于该第二存储单元列中；

第一沟槽式电容器、第二沟槽式电容器、第三沟槽式电容器及第四沟槽式电容器，而该第一沟槽式电容器及该第四沟槽式电容器配置于该第二存储单元列的该些沟槽中，该第二沟槽式电容器及该第三沟槽式电容器配置于该第一存储单元列的该些沟槽中；

栅介电层，配置于该基底上；

第一导线、第二导线、第三导线及第四导线，于垂直该第一存储单元列与该第二存储单元列的延伸方向上，依序配置于该栅介电层上，其中，

该第一导线，配置于该第二沟槽式电容器相邻于该第三沟槽式电容器的另一侧，且通过该第一沟槽式电容器上方，

该第四导线，配置于该第三沟槽式电容器相邻于该第二沟槽式电容器的另一侧，且通过该第四沟槽式电容器上方，

该第二导线与该第三导线，配置于该第一沟槽式电容器与该第四沟槽式电容器之间，且该第二导线通过该第二沟槽式电容器上方，该第三导线通过该第三沟槽式电容器上方，；

多个源极/漏极区，分别配置于该第一存储单元列中的该第一导线及该第四导线两侧的该基底中，及配置于该第二存储单元列中的该第二导线及该第三导线两侧的该基底中；

多个第一接触窗，分别电连接于该些沟槽式电容器；以及

多个第二接触窗，分别电连接位于该第一导线相邻于该第二沟槽式电容器的另一侧、该第四导线相邻于该第三沟槽式电容器的另一侧、及该第二导线及第三导线之间的该些源极/漏极区。

19、如权利要求18所述的静态随机存取存储器单元，其中该第一导线、该第二导线、该第三导线及该第四导线位于该第一存储单元列中的部分，分别为第一栅极、第二通过栅极、第三通过栅极及第四栅极，而位于该第二存储单元列中的部分，分别为第一通过栅极、第二栅极、第三栅极及第四通过栅极。

20、如权利要求18所述的静态随机存取存储器单元，其中该第一通过栅极、该第二通过栅极、该第三通过栅极及该第四通过栅极分别配置于该第一沟槽式电容器、该第二沟槽式电容器、该第三沟槽式电容器及该第四沟槽式电容器上方。

21、如权利要求18所述的静态随机存取存储器单元，其中各该沟槽式电容器，包括：

下电极，配置在各该沟槽表面的该基底中；

电容介电层，配置于各该沟槽表面；

上电极，配置于各该沟槽中与该基底上，且覆盖各该电容介电层；以及

隔离结构，配置于部分各该电容介电层与各该上电极中，且位于部分的该基底中。

22、如权利要求21所述的静态随机存取存储器单元，其中各该电容介电层还包括位于各该沟槽顶部侧边的部分该基底上。

23、如权利要求21所述的静态随机存取存储器单元，其中各该电容介电层的材料包括氧化硅/氮化硅/氧化硅。

24、如权利要求21所述的静态随机存取存储器单元，其中各该上电极的材料包括掺杂多晶硅。

25、如权利要求21所述的静态随机存取存储器单元，其中各该下电极包括反转层。

26、如权利要求21所述的静态随机存取存储器单元，其中各该隔离结构包括浅沟槽隔离结构。

27、如权利要求18所述的静态随机存取存储器单元，其中该第一导线、该第二导线、该第三导线及该第四导线包括字线。

28、如权利要求18所述的静态随机存取存储器单元，其中该些第一接触窗包括上电极接触窗，该些第二接触窗包括位线接触窗。

Images