CN1856842A - 存储装置 - Google Patents

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CN1856842A CNA200480027844XA CN200480027844A CN1856842A CN 1856842 A CN1856842 A CN 1856842A CN A200480027844X A CNA200480027844X A CN A200480027844XA CN 200480027844 A CN200480027844 A CN 200480027844A CN 1856842 A CN1856842 A CN 1856842A
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Abstract

存储芯片(20)具有主存储单元(27)、救济存在于主存储单元(27)的缺陷的冗余行存储单元(28)及冗余列存储单元(29)、存储对应于主存储单元(27)的识别编号的识别编号指定端子(26)、输入识别编号的地址端子(21)、分配成将主存储单元(27)产生缺陷的存储空间与冗余单元(28)、(29)的存储空间置换的冗余行选择器电路(30)及冗余列选择器电路(31)，还具有：冗余选择器电路(30)、(31)，在从地址端子(21)输入的识别编号与识别编号指定端子(26)的识别编号一致的情况下，将与主存储单元(27)的缺陷对应的存储空间分配到冗余存储单元(28)、(29)。

Description

存储装置
技术领域
本发明涉及一种能救济存储单元的不良部分的存储芯片及包含上述存储芯片的存储系统。
背景技术
在存储芯片上有因处理中的不当等，产生了作为不能进行正常存储动作的部分的错误位。存储芯片上即使存在1个错误位，也会使存储芯片作为次品而被废弃，降低生产的成品率。
图17是表示以往的存储芯片1的结构的图。在日本特开平11-250691号公报中记载了如图17所示的典型的现有技术。日本特开平11-250691号公报中记载的存储芯片1具有作为超过本来所需的存储容量的存储元件的冗余行存储单元2及冗余列存储单元3，将主存储单元4的错误位置换为上述冗余行存储单元2及上述冗余列存储单元3后，存储芯片1就成为合格品。
存储芯片1包含主存储单元4、冗余行存储单元2、冗余列存储单元3、第1信号分离器5、第1熔断器电路6、第2信号分离器6、第2熔断器电路8、冗余行选择器9、冗余列选择器10、读写控制部11及冗余执行信号用端子12。主存储单元是用于存储数据的存储单元。主存储单元单元4在作为正交的2条线的数据线及字线交叉的部位保持数据。第1信号分离器5及第2信号分离器7是选择主存储单元4中的数据线及字线的电路。冗余行存储单元2及冗余列存储单元3为主存储单元4的数据线及字线发生断线等不良时的代替用的存储单元。
在存储芯片制造处理的检查·修理步骤中，发现主存储单元4的数据线及字线的不良时，将冗余执行信号给予冗余执行信号用端子12，向地址线指定与置换数据线及字线对应的地址，存储对应值，作为冗余行选择器9及冗余列选择器10的判定值。并且，利用第1及第2熔断器电路6、8，使与置换数据线及字线对应的第1及第2信号分离器5、7的输出无效，当指定了对应值时，设定成作为主存储单元4的对应部分的错误位不动作。这样，将主存储单元4的错误位置换为上述冗余行存储单元2及上述冗余列存储单元3后，主存储单元4就作为合格品而动作。
在存储芯片1的主存储单元4中产生的错误位，具有统计上的杂乱性而产生。每一存储芯片的错误位的数目按统计上的概率分布，因此，为进行冗余救济，所需上述冗余行存储单元2及上述冗余列存储单元3的存储容量，是兼顾基于由冗余救济能提高的成品率、和由上述冗余行存储单元2及上述冗余列存储单元3增大的存储芯片1的尺寸来决定的。因此，产生了具有一定概率的不可进行冗余救济的存储芯片，即，产生了不得不作为次品而废弃的存储芯片。
发明内容
本发明的目的在于提供一种不仅能救济自身的主存储单元、也能救济其他存储装置的主存储单元的可获得高成品率的存储装置。
本发明的特征在于，包含：
主存储单元；
冗余存储单元，救济存在于主存储单元的缺陷；
识别编号存储单元，存储与主存储单元对应的识别编号；
救济命令输入单元，输入包含识别编号的救济命令；
存储空间切离单元，将对应于主存储单元的缺陷的存储空间从主存储单元切离、使其不动作；以及
分配单元，分配成将产生主存储单元缺陷的存储空间置换为冗余存储单元的存储空间，
包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号一致时，该分配单元将根据由救济命令输入单元输入的救济命令指定的、与存储单元缺陷对应的存储空间，从主存储单元切离使其不进行动作，
当包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号一致时，分配成将根据由救济命令输入单元输入的救济命令指定的、与存储单元缺陷对应的存储空间，与冗余存储单元的存储空间置换，
当包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号不一致时，分配成将根据由救济命令输入单元输入的救济命令指定的、与其他存储装置的主存储单元的主缺陷对应的存储空间，与自身冗余存储单元的存储空间置换。
另外本发明的特征在于，还包含：
自身诊断单元，诊断主存储单元及冗余存储单元是否存在缺陷；
缺陷位置存储单元，存储主存储单元中的缺陷位置；
救济信息存储单元，存储表示对冗余存储单元的主存储单元的救济状态的救济信息，
冗余救济请求单元，当不能由自身冗余存储单元进行自身存储单元的救济时，对电连接的其他存储装置，请求自身主存储装置的救济。
另外本发明的特征在于，
还包含冗余救济接收单元，接收来自其他存储装置的冗余救济请求单元的救济要求；
分配单元，分配成当有来自其他存储装置的冗余救济请求单元的救济请求时，将上述其他存储装置的主存储单元产生缺陷的存储空间与自身冗余存储单元的存储空间置换。
另外本发明的其特征在于，冗余救济接收单元可接收来自其他全部存储装置的冗余救济请求单元的救济请求。
另外本发明的特征在于，存储装置与其他存储装置沿厚度方向层叠配置，各存储装置的冗余救济请求单元和冗余救济接收单元，与在厚度方向贯通各存储装置设置的电极共同电连接。
附图说明
本发明的目的、特点及优点，通过下述的详细说明和附图更加明确。
图1是示意性地表示本发明的第1实施方式的存储芯片20的电路图。
图2是表示第1熔断器电路34的第1例的电路图。
图3是表示第1熔断器电路34的第2例的电路图。
图4是表示第1熔断器电路34的第3例的电路图。
图5A及图5B是示意性地表示给予冗余执行端子25的冗余救济信号的图。
图6是示意性地表示冗余行选择器电路30的电路图。
图7是示意性地表示冗余救济命令解码电路85的电路图。
图8是示意性地表示使用了4个存储芯片20的存储系统120的电路图。
图9是示意性地表示本发明的第2实施方式的存储芯片200的电路图。
图10A及10B是示意性地表示给予冗余执行端子25的冗余救济信号的图。
图11是表示根据BIST逻辑40的主存储单元27的诊断步骤的流程图。
图12是表示冗余控制逻辑42的动作步骤的流程图。
图13是示意性地表示使用了4个存储芯片200的存储系统120A的电路图。
图14是示意性地表示本发明的第3实施方式的存储芯片200A的电路图。
图15是表示层叠型存储系统120A的立体图。
图16A是表示对从外部给予平面连接多个存储芯片20的存储系统信号时的、各存储芯片20的输入端子电压的时间变化进行模拟的结果的图，图16B对从外部给予层叠型存储系统120A信号时的、各存储芯片20的输入端子电压的时间变化进行模拟的结果的图。
图17是表示现有的存储芯片1的结构的框图。
具体实施方式
下面参照附图详细说明本发明的优选实施例。
图1是示意性地表示本发明的第1实施方式的存储芯片20的电路图。在本实施方式中，作为存储装置的存储芯片20，其存储容量为64位，并以4个存储芯片20实现了256位的存储容量。在此，1位是1个字。
对于存储芯片20来说，1个就具有8个1位的地址端子21，还具有1位的数据端子22、读出写入指定端子23、输出许可端子24、冗余执行端子25、未图示的芯片选择端子。地址端子21中第7及第8个端子是救济命令输入单元。芯片选择端子指定芯片整体的动作许可及禁止。另外，存储芯片20具有作为用于单个识别4个存储芯片20的识别编号存储单元的识别编号指定端子26。
存储芯片20具有主存储单元27、冗余行存储单元28、冗余列存储单元29、冗余行选择器电路30、冗余列选择器电路31、第1信号分离器32、第2信号分离器33、第1熔断器电路34及第2熔断器电路35。作为主存储单元的主存储单元27，在相互正交的多个数据线及字线交叉的部位保持数据。第1及第2信号分离器32、33是由3位构成的地址，是用于从8条线中指定1条的电路。例如，将地址的第1位到第3位提供给在主存储单元27的行方向延伸的数据线，将地址的第4位到第6位提供给沿主存储单元27的与上述行方向垂直的列方向延伸的字线。这样，构成了由64位存储器构成的主存储单元27。
主存储单元27的数据线及字线断线时，主存储单元27的该部位成为缺陷。作为分配单元的冗余行选择器电路30及冗余列选择器电路31，为选择主存储单元27中成为缺陷的数据线及字线，选择冗余行存储单元28及冗余列存储单元29的字线。在本实施方式中，冗余行存储单元28有1行数据线，冗余列存储单元29有1列字线。冗余行存储单元28及冗余列存储单元29，为与主存储单元27的多条数据线及字线的断线对应，也可以是分别具有多条数据线及字线的结构。
第1及第2熔断器电路34、35将成为缺陷的主存储单元27的数据线及字线切断。根据从冗余行选择器电路30及冗余列选择器电路31给予的冗余执行信号及切断线选择信号，第1及第2熔断器电路34、35切断主存储单元27的数据线及字线。另外，第1及第2熔断器电路34、35具有输出信号的端子(未图示)，该信号表示进行了从主存储单元27的读出动作，该输出为第1及第2熔断器电路34、35的全部输出的逻辑和。
存储芯片20具有一致判定部36。一致判定部36使主存储单元27与256位的存储空间中预先确定的64位的存储空间对应。例如，仅在地址的第7及第8位和存储芯片20的识别编号一致的情况下，使64位的存储空间与该存储芯片20对应。
图2是表示第1熔断器电路34的第1例的电路图。第1熔断器电路34和第2熔断器电路35为相同的结构，因此省略第2熔断器电路35的说明。第1熔断器电路34具有第1端子50、第2端子51、熔断器52、晶体管53、第3端子54及第4端子55。第1端子50是与第1信号分离电器32电连接的端子。第2端子51是与冗余行选择器电路30电连接的端子，经冗余行选择器电路30从冗余执行端子25给予冗余执行信号。熔断器52由多晶硅及铝等的薄膜构成，以大于等于预先确定的值的电流来熔断。晶体管53是用于切断熔断器52的开关元件。第3端子54与主存储单元27的数据线电连接。第4端子55总是被施加预先确定的L电平的电压。
第1端子50是与第1信号分离器32电连接的端子，与熔断器52电连接。第3端子54与熔断器52电连接。第2端子51与晶体管53的栅极G1电连接。熔断器52及第3端子54与晶体管53的漏极电连接。第4端子55是给予L电平的端子，与晶体管53的源极以及晶体管53的衬底G2电连接。
通过向第1端子50施加比L电平高的预先确定的H电平的电压，成为选择了数据线的状态。为切断主存储单元27的数据线，首先，向第1端子施加比L电平高的预先确定的H电平的电压，作为予冗余执行信号，向第2端子51施加比L电平高的预先确定的H电平的电压。由此，晶体管53的源极和漏极成为导通状态，熔断器52的晶体管53一侧成为L电平，在熔断器52的两端产生电位差，在熔断器52上流过电流，从而熔断器52断线。
图3是表示第1熔断器电路34的第2例的电路图。第1熔断器电路34和第2熔断器电路35为相同的结构，因此省略第2熔断器电路35的说明。第1熔断器电路34具有第1端子56、第2端子57、第1晶体管58、第2晶体管59、反熔断器60、第3端子61、第4端子62及第5端子63。第1端子56是与第1信号分离电器32电连接的端子。第2端子57是与冗余行选择器电路30电连接的端子，经冗余行选择器电路30从冗余执行端子25给予冗余执行信号。
第1晶体管58是用于使反熔断器60短路的开关元件。第2晶体管59是切换第1端子56和第3端子61的电连接的开关元件。反熔断器60由多晶硅构成，在初始状态下为高阻抗状态，由流过预先确定的电流，使多晶硅熔化，进行非晶化，从而成为短路状态。第3端子61与主存储单元27的数据线电连接。第4端子62总是被施加预先确定的L电平的电压。在第5端子63上总是施加用于使反熔断器60短路的电压。
第1端子56与第2晶体管59的源极电连接。第2端子57与第1晶体管58的栅极Ga1电连接。反熔断器60的一侧与第1晶体管58的漏极、第2晶体管59的栅极Gb1电连接。反熔断器60的另一侧与给予L电平的第4端子62电连接。第3端子61与第2晶体管59的漏极电连接。第2晶体管59的衬底Gb2与给予L电平的第4端子62电连接。给予H电平的第5端子63与第1晶体管58的源极、第1晶体管58的衬底Ga2电连接。此外，第2晶体管59的源极、漏极在结构上等价无法区别，因此为了说明方便，将与第1端子56连接的一侧称为源极、与第3端子61连接的一侧称为漏极。
在没有给予第2端子57冗余执行信号的情况下，第1晶体管58为流过仅有的漏电流的状态，反熔断器60为非导通状态，因此第2晶体管59的栅极Gb1上为H电平，第2晶体管59的源极和漏极为导通状态，成为导通第1端子56和第3端子61选择数据线的状态。
为切断主存储单元27的数据线，首先，作为冗余执行信号，给予第2端子57H电平。由此，第1晶体管58的源极和漏极为导通状态，给予了L电平的第4端子62和给予了H电平的第5端子63经反熔断器60导通，从第5端子63给予使反熔断器60短路的电流。这样，当反熔断器60短路时，第2晶体管59的栅极Gb1上施加来自被给予L电平的第4端子62的L电平的电压，从而第2晶体管59的源极和漏极成为非导通状态。
图4是表示第1熔断器电路34的第3例的电路图。第1熔断器电路34和第2熔断器电路35为相同的结构，因此省略第2熔断器电路35的说明。第1熔断器电路34具有第1端子64、第2端子65、第3端子66、第1晶体管67、第2晶体管68、第3晶体管69、第4端子70、第5端子71以及第6端子72。第1端子64是与第1信号分离电器32电连接的端子。第2端子65是与冗余行选择器电路30电连接的端子，经冗余行选择器电路30从冗余执行端子25给予预先确定的L电平的冗余执行信号。第3端子66是与冗余行选择器电路30电连接的端子，经冗余行选择器电路30从冗余执行端子25给予预先确定的H电平的冗余执行信号。
第1晶体管67是切换第1端子64和第4端子70的电连接的开关元件。第2晶体管68由带浮动栅的MOS晶体管来实现。第3晶体管69是用于向第2晶体管68注入热电子的开关元件。第4端子70与主存储单元27的数据线电连接。第5端子71与用于向第2晶体管68注入热电子的供给源电连接，总是被施加H电平的电压。第6端子72总是被施加H电平的电压。
第1端子64与第1晶体管67的源极电连接。第2端子65与第2晶体管68的栅极Gb1电连接。第3端子66与第3晶体管69的栅极Gc1电连接。第4端子70与第1晶体管67的漏极电连接。给予了L电平的第5端子71与第3晶体管69的源极、第3晶体管69的衬底Gc2电连接。给予了用于向浮动栅注入热电子的高电压电平的第6端子72，与第1晶体管67的衬底Ga2、第2晶体管68的源极、第2晶体管68的衬底Gb2电连接。第1晶体管67的栅极Ga1与第2晶体管68的漏极、第3晶体管69的漏极电连接。此外，第1晶体管67的源极、漏极在结构上等价无法区别，因此，为了说明方便，将与第1端子64连接的一侧称为源极、与第4端子70连接的一侧称为漏极。
在注入热电子之前，第2晶体管68的漏极和源极之间为高阻抗状态。在没有给予第2端子65H电平的冗余执行信号的情况下，第3晶体管69为流过仅有的漏电流的状态，第1晶体管的栅极Ga1为L电平。因此，第1晶体管67的源极和漏极为导通状态。
为切断主存储单元27的数据线，首先，对第3端子66给予H电平的冗余执行信号，使第3端子66的施加电压为H电平。由此，第3晶体管69的源极和漏极为导通状态，来自第5端子71的热电子从第2晶体管68的源极、漏极沟道注入到浮动栅。这样，当第2晶体管68的浮动栅中注入了热电子时，第2晶体管68的栅极和漏极之间成为短路状态。这样，当第2晶体管68的栅极和漏极之间成为短路状态时，第1晶体管67的栅极Ga1成为H电平，从而源极和漏极成为非导通状态。
图5A及图5B是示意性地表示给予冗余执行端子25的冗余救济信号的图。是作为使用了地址线的并行数据时的一例。冗余救济命令RDEN为H电平时，如图5A所示，从冗余救济信号的第1到第3位表示冗余行(列)寄存器值，第4位表示行或者列，第5及第6位表示命令编号，第7及第8位表示识别编号。H电平的冗余救济信号的第3位表示行时，成为主存储单元27的行、换而言之就成为数据线的冗余救济。此时第5位为1、第6位为0时，表示后述的冗余命令1。另外，H电平的冗余救济信号的第3位表示列时，成为主存储单元27的列、换而言之就成为字线的冗余救济。此时第5位为0、第6位为1时，表示后述的冗余命令2。
冗余救济命令RDEN为L电平时，是作为通常的存储器而动作的状态，如图5B所示，第1到第6位表示地址，第7及第8位表示识别编号。
如图5A及图5B所示，尽管作为使用了地址线的并行数据来处理冗余救济信号，也可以分配更少的输入线，作为串行数据来处理。
例如，记述使用JTAG(Joint Test Action Group：联合测试行动组)功能给予冗余救济命令时的情况，该JTAG功能是作为用于测试存储芯片等I/O电路间的连接状态等动作的功能。JTAG的命令等的给予方法，在TCK端子为时钟的时刻，使用具有全部JTAG功能的装置共同连接的TMS端子，给予JTAG命令，从TDI输入端子给予作为串行数据的详细数据。给予数据的TDI端子在内部构成移位寄存器，从TDO输出再次送出超过内部寄存器长的数据。通常，TDO的输出与下一个具有JTAG功能的装置的TDI端子连接(daisy-chain connected：串级链)，可分别给予具有全部JTAG功能的装置个别的数据。JTAG命令中存在对用户开放的未定义命令，因此定义为将冗余救济命令作为数据给予未定义命令的一部分，通过JTAG的数据寄存器，给予救济命令输入单元即可。
另外，同样地，当定义为将识别编号作为数据给予未定义命令的一部分时，也可将存储装置的识别编号作为数据给予。
图6是示意性地表示冗余行选择器电路30的电路图。冗余行选择器电路31与冗余行选择器电路30为相同的结构，因此省略详细的说明。冗余行选择器电路30具有第1输入端子80、第2输入端子81、第3输入端子82、第4输入端子83、第5输入端子84、冗余救济命令解码电路85、存储电路86、第6输入端子87、2位一致判定部88、信号分离器89、第1输出端子90、3位一致判定部91、逻辑积电路92以及第2输出端子93。第1～第5输入端子80～84与冗余救济命令解码电路85电连接。第2输入端子81也与3位一致判定部91电连接。第4输入端子83也与2位一致判定部88电连接。第1输出端子90与第1熔断器电路34电连接。第2输入端子93与冗余行存储单元28电连接。
在冗余救济命令解码电路85中，FUSE-SET端子与信号分离器89电连接。LATCH端子与存储电路86的L-EN端子电连接。Y0～Y2端子与存储电路86的L0～L2端子及信号分离电路89电连接。Y6、Y7端子与存储电路86的L6、L7端子电连接。第6输入端子87总是被施加预先确定的H电平的电压，并与存储电路86的L3端子电连接。存储电路86的Q0～Q2与3位一致判定部91电连接。Q3端子与逻辑积电路92电连接。Q6、Q7端子与2位一致判定部88电连接。2位一致判定部88与逻辑积电路92电连接。信号分离器89与第1输出端子90电连接。3位一致判定部91与逻辑积电路92电连接。逻辑积电路92与第2输出端子93电连接。
图7是示意性地表示冗余救济命令解码电路85的电路图。冗余救济命令解码电路85具有第1输入端子100、第2输入端子101、第3输入端子102、第4输入端子103、第5输入端子104、第6输入端子105、第7输入端子106、反相器门107、第1逻辑积电路109、第2逻辑积电路110、逻辑和电路111、2位一致判定部112、第3逻辑积电路113、第4逻辑积电路114、第1输出端子115、第2输出端子116、第3输出端子117以及第4输出端子118。
在冗余救济命令解码电路85中，第1输入端子100与冗余行选择器30的第1输入端子80电连接。第2输入端子101与冗余行选择器30的第2输入端子81电连接。第3～第5输入端子102～104与冗余行选择器30的第3输入端子82电连接。第6输入端子105与冗余行选择器30的第4输入端子83电连接。第7输入端子106与冗余行选择器30的第5输入端子84电连接。冗余救济命令解码电路85中，第1输入端子100及第6输入端子105与2位一致判定部112电连接。第2输入端子101与第1输出端子(Y0～Y2端子)115电连接。第3输入端子102与反相器门107的负逻辑107a电连接。上述负逻辑107a将1作为真、将0作为伪处理。反相器门107与第3逻辑积电路113和第4逻辑积电路114电连接。
第4输入端子103与第1逻辑积电路109的正逻辑109a、和第2逻辑积电路110的负逻辑110b电连接。第5输入端子104与第2逻辑积电路110的正逻辑110a、和第1逻辑积电路109的负逻辑109b电连接。第1及第2逻辑积电路109、110的正逻辑109a、110a将0作为真、将1作为伪处理。第1及第2逻辑积电路109、110的负逻辑109b、110b将1作为真、将0作为伪处理。第1逻辑积电路109与逻辑和电路111及第4逻辑积电路114电连接。第2逻辑积电路110与逻辑和电路111电连接。逻辑和电路111与第3逻辑积电路113电连接。
第6输入端子105与2位一致判定部112和第2输出端子(Y6、Y7端子)116电连接。第7输入端子106与第3逻辑积电路113和第4逻辑积电路114电连接。2位一致判定部112与第3逻辑积电路113电连接。第3逻辑积电路113与第4输出端子(FUSE-SET端子)118电连接。第4逻辑积电路114与与第3输出端子(LATCH端子)117电连接。
第1输出端子115与冗余行选择器30的存储电路86的L0～L2端子及信号分离电路89电连接。第2输出端子116与冗余行选择器30的存储电路86的L6、L7端子电连接。第3输出端子117与冗余行选择器30的存储电路86的L-EN端子电连接。第4输出端子118与冗余行选择器30的信号分离器89电连接。
成为切断触发的FUSE-SET命令，在由2位一致判定部112判定为来自第1输入端子100的识别编号与冗余救济命令的第7及第8位表示的来自第6输入端子105的识别编号(参照图5A)一致的情况下，根据冗余救济命令的第5及第6位表示的由来自第4输入端子103及第5输入端子104的以命令编号(参照图5A)指定的冗余命令、和冗余救济命令的第4位表示的来自第3输入端子102的行或者列(参照图5A)，进行设定，在来自第7输入端子107的冗余执行命令RDEN为H电平时，从第4输出端子118向冗余行选择器30的信号分离器89输出。
成为冗余地址的存储信号的LATCH，在如下情况下，从第3输出端子117向冗余行选择器30的存储电路86的L-EN端子输出，即：在冗余救济命令的第5及第6位表示的由来自第4输入端子103及第5输入端子104的以命令编号(参照图5A)指定的冗余命令与在第1逻辑电路109为H电平、在冗余救济命令的第4位表示的来自第3输入端子102的行或者列(参照图5A)一致、来自第7输入端子107的冗余执行命令RDEN为H电平的情况。对于救济地址模式来说，在图5A所示的冗余救济命令中，将第1到第3位、第7及第8位原样作为地址模式，存储到冗余行选择器30的存储电路86。
另外，冗余列选择器31的冗余救济命令解码电路，在冗余行选择器30的冗余救济命令解码电路85中，通过在反相器门107和第3及第4逻辑积电路113、114之间，还追加了1个图7的参照符号108的虚线所示的与上述反相器门107相同的反相器门来实现。
再次参照图6，作为缺陷位置存储单元及救济信息存储单元的存储电路86的Q0～Q2端子，与3位一致判定部91电连接。存储电路86的Q3端子与逻辑积电路92电连接。存储电路86的Q6、Q7端子与2位一致判定部88电连接。存储电路86是6位的存储容量，存储L-EN端子为H电平时的L0～L2端子、L3端子、及L6、L7端子状态，从Q0～Q2端子、Q3端子及Q6、Q7端子输出。作为初始状态，Q3端子是L电平，L3端子通过第6输入端子87成为H电平。由此，Q3端子保持L电平，不选择冗余行选择器28，直到L-EN端子成为H电平。另外，通过Q3端子的状态，可以判断是否利用了冗余行存储单元。
再次参照图1，主存储芯片20的地址端子21之中输入了第1～第3位的端子与冗余行选择器30、冗余列选择器31、第1信号分离器32电连接。主存储芯片20的地址端子21之中输入了作为冗余救济接收单元的第4～第6位的端子与冗余行选择器电路30、冗余列选择器31、第2信号分离器33电连接。主存储芯片20的地址端子21之中输入了成为识别编号指定端子的第7～第8位的端子与冗余行选择器电路30、冗余列选择器31、一致判定部36电连接。数据端子22与后述的双向的数据控制部39电连接。读出写入指定端子23与后述的读写控制部37、双向数据控制部39电连接。输出许可端子24与双向数据控制部39电连接。冗余执行端子25与冗余行选择器电路30、冗余列选择器31电连接。识别编号指定端子26与冗余行选择器电路30、冗余列选择器31、一致判定部36电连接。
冗余行选择器电路30与冗余行存储单元28、第1熔断器电路34、后述的AND-OR门38的一个逻辑和电路电连接。冗余列选择器31与冗余列存储单元29、第2熔断器电路35、AND-OR门38的另一个逻辑和电路电连接。第1信号分离器32与第1熔断器电路34电连接。第2信号分离器33与第2熔断器电路35电连接。第1熔断器电路34与主存储单元27、AND-OR门38的一个逻辑和电路电连接。第2熔断器电路35与主存储单元27、AND-OR门38的另一个逻辑和电路电连接。
一致判定部36与第1信号分离电路32和第2信号分离电路33电连接。读写控制部37与冗余行存储单元28、冗余列存储单元29、双向数据控制部39电连接。与AND-OR电路38的2个逻辑和电路电连接的逻辑积电路与读写控制部37、双向数据控制部39电连接。
参照图1、图5、图6及图7，当输入到存储芯片20的冗余执行端子25的冗余救济命令RDEN(参照图5A)为H电平时，对于由冗余救济信号的第5位＝1、第6位＝0所指定的救济命令1，由冗余救济信号的第6及第7位所指定的识别编号与识别编号指定端子26的识别编号一致的情况下，作为给予冗余行选择器电路30(参照图6)或冗余列选择器电路31的3位一致判定部91的一个值，在存储电路86中存储冗余救济信号的第1到第3位。此时，当识别编号一致时，表示自身的主存储单元27的救济。因此，来自冗余行选择器电路30或冗余列选择器电路31的第1输出端子115的切断缺陷字线或数据线的切断执行信号给予第1熔断器电路34或第2熔断器电路35。另外，由冗余救济信号的第6及第7位所指定的识别编号与识别编号指定端子26的识别编号不一致的情况下，作为给予冗余行选择器电路30或冗余列选择器电路31的3位一致判定部91的一个值，在存储电路86存储冗余救济信号的第1到第3位。但是，由于是其他存储芯片20的救济，因此，将切断执行信号不给予第熔断器电路34或第2熔断器电路35。
当输入到存储芯片20的冗余执行端子25的冗余救济命令RDEN为H电平时，对于由冗余救济信号的第5位＝0、第6位＝1所指定的救济命令2，由冗余救济信号的第6及第7位所指定的识别编号与识别编号指定端子26的识别编号一致的情况下，表示根据其他存储芯片20进行的自身的主存储单元27的救济。因此，来自冗余行选择器30或冗余列选择器31的第1输出端子115的切断缺陷字线的切断执行信号给予第1熔断器电路34或第2熔断器电路35。此时不存储在冗余行选择器电路30的存储电路86上。
在由自身冗余行存储单元28及冗余列存储单元29救济自身的主存储单元27的情况下，不选择主存储单元27中的缺陷的字线及数据线，并且将对应于缺陷的字线及数据线的存储空间的地址存储到冗余行选择器电路30或冗余列选择器电路31的存储电路86，将上述存储空间与冗余行存储单元28及冗余列存储单元29替换并分配。通过存储单元20的读写控制部37，对所选择的冗余行存储单元28及冗余列存储单元29进行对成为主存储单元的缺陷的部位的访问。
由自身冗余行存储单元28及冗余列存储单元29救济其他的存储芯片20的缺陷时，对自身的主存储单元27不进行字线及数据线的切断。此时，具有存在缺陷的主存储单元27的存储芯片20的缺陷的存储空间的地址、和该存储芯片20的识别编号存储到冗余行选择器电路30或冗余列选择器电路31的存储电路86。也给予冗余行选择器电路30或冗余列选择器电路31包含冗余救济信号的识别编号。在设定了对应于识别编号的存储空间中的地址、主存储单元27的存储空间中的缺陷地址的情况下，冗余行选择器电路30或冗余列选择器电路31选择冗余行存储单元28及冗余列存储单元29。此时，表示冗余行选择器电路30或冗余列选择器电路31选择了冗余行存储单元28及冗余列存储单元29的信号经存储芯片20的AND-OR门38给予读写控制部37及双向数据控制部39。由此，存储芯片20，作为通常的动作，访问冗余行存储单元28及冗余列存储单元29。在此，由于是救济其他的存储芯片20的缺陷，所以，识别编号不同，主存储单元27不动作，因此在数据访问中不会产生不良。
由其他的存储芯片20来救济自身的主存储单元27的缺陷时，不选择主存储单元27具有缺陷的字线或数据线，也不进行向冗余行选择器电路30的存储电路86的存储。由此，当选择了具有缺陷的存储空间的地址时，不通过第1熔断器电路34及第2熔断器电路35进行选择，AND-OR门38不接通，读写控制部37及双向数据控制部39不动作。因此不会妨碍被救济的存储芯片的动作。
图8是示意性地表示使用了4个存储芯片20的存储系统120的电路图。存储系统120具有与上述的存储芯片20相同结构的第1存储芯片20a、第2存储芯片20b、第3存储芯片20c以及第4存储芯片20d。另外，存储芯片120具有芯片选择端子121、读出写入指定端子122、输出许可端子123、地址端子124、数据端子125、第1救济请求端子126、第2救济请求端子127、第3救济请求端子128及第4救济请求端子129。
存储系统120的芯片选择端子121与第1～第4存储芯片20a～20d的芯片选择端子电连接。存储系统120的读出写入指定端子122与第1～第4存储芯片20a～20d的读出写入指定端子23(参照图1)电连接。存储系统120的输出许可端子123与第1～第4存储芯片20a～20d的输出许可端子24(参照图1)电连接。存储系统120的地址端子124与第1～第4存储芯片20a～20d的读出写入地址端子21(参照图1)电连接。存储系统120的数据端子125与第1～第4存储芯片20a～20d的数据端子22(参照图1)电连接。
第1救济请求端子126与第1存储芯片20a的冗余执行端子25电连接。第2救济请求端子127与第2存储芯片20b的冗余执行端子25电连接。第3救济请求端子128与第3存储芯片20c的冗余执行端子25电连接。第4救济请求端子129与第4存储芯片20d的冗余执行端子25电连接。第1～第4存储芯片20a～20d的识别编号被预先固定，例如可以是第1存储芯片20a的识别编号为(0，0)，第2存储芯片20b的识别编号为(0，1)，第3存储芯片20c的识别编号为(1，0)，第4存储芯片20d的识别编号为(1，1)，也可以存储在各存储芯片20a～20d的识别编号指定端子26中。
使用用于测试存储芯片20的I/O电路及与其他芯片的连接状态等动作的功能JTAG(Joint Test Action Group：联合测试行动组)功能时，也可以将存储芯片20的识别编号的指定及冗余救济命令、作为JTAG功能的一部分而装入。
图9是示意性地表示本发明的第2实施方式的存储芯片200的电路图。在本实施方式中，作为存储装置的存储芯片200，存储容量为64位，以4个存储芯片20实现256位的存储容量。在此，1位是1个字。
存储芯片200，1个就具有8个1位的地址端子21，还具有1位的数据端子22、读出写入指定端子23、输出许可端子24、冗余执行端子25、未图示的芯片选择端子。芯片选择端子指定芯片整体的动作许可及禁止。另外，存储芯片200具有作为单个识别4个存储芯片200用的识别编号存储单元的识别编号指定端子26。
存储芯片200，具有主存储单元27、冗余行存储单元28、冗余列存储单元29、冗余行选择器电路30、冗余列选择器电路31、第1信号分离器32、第2信号分离器33、第1熔断器电路34及第2熔断器电路35。主存储单元27，在相互正交的多个信号线及字线交叉的部位保持数据。第1及第2信号分离器32、33是由3位构成的地址，是用于从8条线中指定1条的电路。例如，将地址的第1位到第3位提供给沿主存储单元27的行方向延伸的数据线，将地址的第4位到第6位提供给沿主存储单元27的与上述行方向垂直的列方向延伸的字线。这样，构成了由64位存储器构成的主存储单元27。
当主存储单元27的数据线及字线断线时，主存储单元27的该部位成为缺陷。冗余行选择器电路30及冗余列选择器电路31，为选择主存储单元27中成为缺陷的数据线及字线，选择冗余行存储单元28的数据线及冗余列存储单元29的字线。在本实施方式中，冗余行存储单元28有1行数据线，冗余列存储单元29有1列字线。冗余行存储单元28及冗余列存储单元29，为对应于主存储单元27的多条数据线及字线的断线，也可以是分别具有多条数据线及字线的结构。
第1及第2熔断器电路34、35，将成为缺陷的主存储单元27的数据线及字线切断。第1及第2熔断器电路34、35，根据从冗余行选择器电路30及冗余列选择器电路31给予的冗余执行信号及切断线选择信号，切断主存储单元27的数据线及字线。另外，第1及第2熔断器电路34、35具有输出信号的端子(未图示)，该信号表示进行了从主存储单元27的读出动作，该输出为第1及第2熔断器电路34、35的全部输出的逻辑和。第1及第2熔断器电路34、35的详细说与上述的第1实施方式中的图2～图4相同，因此省略说明。冗余行选择器电路30及冗余列选择器电路31的详细说与上述的第1实施方式中的图6相同，因此省略说明。
存储芯片200具有一致判定部36。一致判定部36使主存储单元27与256位的存储空间中预先确定的64位的存储空间对应。例如，仅在地址的第7及第8位和存储芯片200的识别编号一致的情况下，使64位的存储空间与该存储芯片200对应。
存储芯片200具有BIST逻辑40、BIST接口41及冗余控制逻辑42。存储芯片200可通过作为自身诊断单元的BIST逻辑40，诊断自身主存储单元27是否存在缺陷。冗余控制逻辑42，根据BIST逻辑40的诊断结果，通过冗余行存储单元28及冗余列存储单元29，救济自身主存储单元的缺陷，并且，接收来自其他存储芯片200的冗余救济信号。另外冗余控制逻辑42，在用完自身的冗余行存储单元29及冗余列存储单元30的情况下，经作为冗余救济请求单元的救济请求端子43，向其他存储芯片200输出冗余救济信号。
地址端子21中的第1～第3位被输入的端子与第1信号分离器32、冗余控制逻辑42电连接。地址端子21中的第4～6位被输入的端子与第2信号分离电路33、冗余控制逻辑42电连接。地址端子21中的第7～第8位被输入的端子与一致判定部36、冗余控制逻辑42电连接。数据端子22与双向数据控制部39电连接。读出写入指定端子23与读写控制部37、双向数据控制部39电连接。输出许可端子24与双向数据控制部39电连接。冗余执行端子25与冗余控制逻辑42电连接。识别编号指定端子26与一致判定部36、冗余控制逻辑42电连接。
冗余行选择器电路30经第1熔断器电路34、AND-OR门38的一个逻辑和电路、BIST接口41与冗余行存储单元28电连接。冗余列选择器31经第2熔断器电路35、AND-OR门38的另一个逻辑和电路、BIST接口41与冗余列存储单元29电连接。第1信号分离器32与第1熔断器电路34电连接。第2信号分离器33与第2熔断器电路35电连接。第1熔断器电路34与主存储单元27、AND-OR门38的一个逻辑和电路电连接。第2熔断器电路35与主存储单元27、AND-OR门38的另一个逻辑和电路电连接。
一致判定部36与第1信号分离电路32和第2信号分离电路33电连接。读写控制部37，经BIST接口与冗余行存储单元28、冗余列存储单元29电连接，并且，与双向数据控制部39电连接。与AND-OR电路38的2个逻辑和电路电连接的逻辑积电路与读写控制部37、双方数据控制部39电连接。BIST逻辑40与BIST接口41、冗余控制逻辑42电连接。BIST接口41与主存储单元27、冗余行存储单元28、冗余列存储单元29电连接。冗余控制逻辑42与冗余行选择器电路30、冗余列选择器电路31、救济要求端子43电连接。诊断救济端子44与BIST逻辑40、冗余控制逻辑42电连接。
图10A及10B是示意性地表示给予冗余执行端子25的冗余救济信号的图。冗余救济命令RDEN为H电平时，如图10A所示，从冗余救济信号的第1到第3位表示冗余行(列)寄存器值，第4位表示行或者列，第5及第6位表示发送者编号，第7及第8位表示识别编号。H电平的冗余救济信号的第3位表示行时，就成为主存储单元27的行、换而言之就成为数据线的冗余救济。另外，H电平的冗余救济信号的第3位表示列时，就成为主存储单元27的列、换而言之就成为字线的冗余救济。冗余救济命令RDEN为L电平时，如图10B所示，冗余救济信号的第1到第6位表示地址，第7及第8位表示识别编号。在图10A及图10B中，可作为并行数据来处理冗余救济信号，也可以作为串行数据来处理。由第5及第6位表示的发送者编号表示发送了冗余救济信号的其他存储芯片200。
图11是表示根据BIST逻辑40的主存储单元27的诊断步骤的流程图。在步骤s0开始步骤，前进到步骤s1。
在步骤s1中，BIST逻辑40，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入L电平信号，前进到步骤s2。
在步骤s2，BIST逻辑40，确认可以读出存储在从主存储单元27的存储空间的地址0位置到地址的最上位位置的L电平信号，其后，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入H电平信号，前进到步骤s3。
在步骤s3中，BIST逻辑40确认可以读出存储在从主存储单元27的存储空间的地址0位置到地址的最上位的位置的H电平信号，其后，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入L电平信号，前进到步骤s4。
在步骤s4中，BIST逻辑40确认可以读出存储在从主存储单元27的存储空间的地址的最上位位置到地址0位置的L电平信号，其后，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入H电平信号，前进到步骤s5。
在步骤s5中，BIST逻辑40确认可以读出存储在从主存储单元27的存储空间的地址的最上位位置到地址0位置的H电平信号，其后，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入L电平信号，前进到步骤s6。
在步骤s6中，BIST逻辑40确认可以读出存储在从主存储单元27的存储空间的地址0位置到地址的最上位位置的L电平信号，其后，从主存储单元27的存储空间的地址0位置到地址的最上位位置依次写入H电平信号，前进到步骤s7。
在步骤s7中，BIST逻辑40确认可以读出存储在从主存储单元27的存储空间的地址0位置到地址的最上位位置的H电平信号，其后，前进到步骤s8，结束全部步骤。
BIST逻辑电路40也可以由可执行上述图11所示流程图的诊断步骤的计数器及时序电路的组合构成。此时在主存储单元27中，指定了数据线时，可对全部字线并列进行读入及写入处理，因此BIST逻辑电路40的计数器也可对字线进行并列处理。在执行上述图11所示的流程图的诊断步骤期间，通过冗余行选择器30、冗余列选择器31及双向数据控制部39进行控制BIST接口41，使得不进行除BIST逻辑40以外向主存储单元27的访问，并且，仅向主存储单元27输入来自BIST逻辑40的信号。
在上述图11所示的流程图的诊断步骤中，在没有读出所期待的信号的情况下，作为自身主存储单元27中存在缺陷，请求冗余救济。由于全部字线并列动作，因此如果数据线存在缺陷，连续的字线的值为异常，从而能够判断主存储单元27中物理上邻接部位的缺陷是否连续。另外，如果字线存在缺陷，不能以连续的时序读出所期待的信号，因而能判断字线的缺陷。基于缺陷产生的模样，选择是向冗余行存储单元28请求救济，还是向冗余列存储单元29请求救济。
图12是表示冗余控制逻辑42的动作步骤的流程图。在步骤t0开始步骤，前进到步骤t1。
在步骤t1中，冗余控制逻辑42擦除存储在存储电路86的Q3位的信息，进入步骤t2，该存储在存储电路86的Q3位的信息表示冗余行选择器电路30及冗余列选择器电路31中的冗余救济命令解码电路85(参照图6)的利用状态。
在步骤t2中，冗余控制逻辑42控制BIST逻辑40，进行主存储单元27是否存在缺陷的诊断，并且，当存在缺陷的情况下，请求冗余救济，前进到步骤t3。
在步骤t3中，冗余控制逻辑42基于步骤t2的结果，判断主存储单元27是否存在缺陷。冗余控制逻辑42判断为无缺陷时，前进到步骤t4，在主存储单元27无缺陷、即正常时，结束全部步骤。冗余控制逻辑42判断为存在缺陷时，前进到步骤t5。
在步骤t3中，判断为主存储单元27存在缺陷、前进到步骤t5时，在步骤t5中，冗余控制逻辑42，基于存储在冗余行选择器电路30及冗余列选择器电路31的存储电路86中的信息，判断冗余行存储单元28及冗余列存储单元29是否正被利用。冗余控制逻辑42判断为冗余行存储单元28及冗余列存储单元29未被利用时，前进到步骤t6。冗余控制逻辑42判断为冗余行存储单元28及冗余列存储单元29正被利用时，进入步骤t7。另外，在步骤t5中，在各有多个冗余行存储单元28及冗余列存储单元29的情况下，冗余控制逻辑42判断全部的冗余行存储单元28及冗余列存储单元29是否正被利用。冗余控制逻辑42判断为没有全部利用冗余行存储单元28及冗余列存储单元29时，前进到步骤t6。冗余控制逻辑42判断为冗余行存储单元28及冗余列存储单元29全部被利用时，前进到步骤t7。
在步骤t5中，判断为冗余行存储单元28及冗余列存储单元29没有被利用，或者冗余行存储单元28及冗余列存储单元29的全部没有被利用时，前进到步骤t6，在步骤t6中，冗余控制逻辑42对于冗余行选择器电路30及冗余列选择器电路31，将没有被利用的与冗余行存储单元28及冗余列存储单元29对应的存储空间的地址写入到存储电路86的Q0～Q2、Q5、Q6中。并且，冗余控制逻辑42将存储电路86的Q3作为H电平，返回到步骤t2。另外，在步骤t6中，在存储芯片200的识别编号与包含在冗余救济信号中的识别编号一致的情况下，即救济自身缺陷的情况下，冗余控制逻辑42从冗余行选择器电路30及冗余列选择器电路31的冗余救济命令解码电路85的FUSE-SET端子输出信号。由此，冗余控制逻辑42通过第1及第2熔断器电路34、35，切断主存储单元27中的缺陷的字线及数据线，进行无效化。
在步骤t5中，判断为冗余行存储单元28及冗余列存储单元29是否正被利用、或者冗余行存储单元28及冗余列存储单元29的全部正被利用时，前进到步骤t7，在步骤t7中，冗余控制逻辑42判断自身存储单元27是否存在缺陷。冗余控制逻辑42判断为是自身主存储单元27的缺陷时，前进到步骤t8。冗余控制逻辑42判断为不是自身主存储单元27的缺陷、即是其他存储芯片200的主存储单元27的缺陷时，前进到步骤t10。
在步骤t7中，当判断为是自身主存储单元27的缺陷时，进入步骤t8，在步骤t8中，冗余控制逻辑42通过第1及第2熔断器电路34、35，切断自身主存储单元27中的缺陷的字线及数据线，进行无效化，前进到步骤t9。
在步骤t9中，冗余控制逻辑42对其他存储芯片输出冗余救济信号，返回到步骤t2。
在步骤t7中，判断为其他主存储单元27的缺陷时，前进到步骤t10，在步骤t10中，冗余控制逻辑42将涉及自身缺陷的请求与来自外部的请求作比较，判断是否一致。冗余控制逻辑42判断为涉及自身缺陷的请求与来自外部的请求一致时，前进到步骤t11。冗余控制逻辑42判断为涉及自身缺陷的请求与来自外部的请求不一致时，前进到步骤t9。
在步骤t11中，冗余控制逻辑42判断为不能靠自身救济自身的主存储单元27、并且也不同通过其他存储芯片200救济时，输出冗余救济不可信号，前进到步骤t12。由此，存储芯片200作为异常，结束全部步骤。
图13是示意性地表示使用了4个存储芯片200的存储系统120A的电路图。存储系统120A具有与上述的存储芯片200相同结构的第1存储芯片200a、第2存储芯片200b、第3存储芯片200c以及第4存储芯片200d。另外，存储芯片120A具有芯片选择端子121、读出写入指定端子122、输出许可端子123、地址端子124、数据端子125及诊断救济端子130。
存储系统120A的芯片选择端子121与第1～第4存储芯片200a～200d的芯片选择端子电连接。存储系统120A的读出写入指定端子122与第1～第4存储芯片200a～200d的读出写入指定端子23(参照图9)电连接。存储系统120A的输出许可端子123与第1～第4存储芯片200a～200d的输出许可端子24(参照图9)电连接。存储系统120A的地址端子124与第1～第4存储芯片200a～200d的读出写入地址端子21(参照图9)电连接。存储系统120A的数据端子125与第1～第4存储芯片200a～200d的数据端子22(参照图9)电连接。第1～第4存储芯片200a～200d的识别编号被预先确定，例如可以是第1存储芯片200a的识别编号为(0，0)，第2存储芯片200b的识别编号为(0，1)，第3存储芯片200c的识别编号为(1，0)，第4存储芯片200d的识别编号为(1，1)，可以存储在各存储芯片200a～200d的识别编号指定端子26中。存储系统120A的诊断救济端子130与第1～第4存储芯片200a～200d的诊断救济端子44(参照图9)电连接。
来自各存储芯片200a～200d的冗余救济请求的输出、和向各存储芯片200a～200d的冗余救济请求的输入，在由存储器芯片的串级链构成的存储系统120A中，将各存储芯片200a～200d连接成一圈。另外，使用JTAG功能时，也可以将存储芯片200的识别编号的指定及冗余救济命令、作为JTAG功能的一部分而装入。作为识别存储芯片200a～200d的方法，可以使用数据，也可使用芯片选择。
图14是示意性地表示本发明的第3实施方式的存储芯片200A的电路图。本实施方式中，作为存储装置的存储芯片200A存储容量为64位，以4个存储芯片20实现256位的存储容量。在此，1位是1个字。
存储芯片200A，1个就具有6个1位的地址端子21，还具有4个1位的数据端子(22、22a、22b、22c)、读出写入指定端子23、输出许可端子24、冗余执行端子25、未图示的芯片选择端子。芯片选择端子指定芯片整体的动作许可及禁止。另外，存储芯片200A具有作为单个识别4个存储芯片200A用的识别编号存储单元的识别编号指定端子26。
存储芯片200A具有主存储单元27、冗余行存储单元28、冗余列存储单元29、冗余行选择器电路30、冗余列选择器电路31、第1信号分离器32、第2信号分离器33、第1熔断器电路34及第2熔断器电路35。主存储单元27在相互正交的多个信号线及字线交叉的部位保持数据。第1及第2信号分离器32、33是由3位构成的地址，是用于从8条线中指定1条的电路。例如，从地址的第1位到第3位提供给在主存储单元27的行方向延伸的数据线，从地址的第4位到第6位提供给沿主存储单元27的与上述行方向垂直的列方向延伸的字线。这样，构成了由64位存储器构成的主存储单元27。
主存储单元27的数据线及字线断线时，主存储单元27的该部位成为缺陷。冗余行选择器电路30及冗余列选择器电路31为选择主存储单元27中成为缺陷的数据线及字线，选择冗余行存储单元28的数据线及冗余列存储单元29的字线。在本实施方式中，冗余行存储单元28有1行数据线，冗余列存储单元29有1列字线。冗余行存储单元28及冗余列存储单元29为对应于主存储单元27的多条数据线及字线的断线，也可以是分别具有多条数据线及字线的结构。
第1及第2熔断器电路34、35，切断成为缺陷的主存储单元27的数据线及字线。第1及第2熔断器电路34、35根据从冗余行选择器电路30及冗余列选择器电路31给予的冗余执行信号及切断线选择信号，切断主存储单元27的数据线及字线。另外，第1及第2熔断器电路34、35具有输出信号的端子(未图示)，该信号表示进行了从主存储单元27的读出动作，该输出为第1及第2熔断器电路34、35的全部输出的逻辑和。第1及第2熔断器电路34、35的详细说明与上述的第1实施方式中的图2～图4相同，因此省略说明。冗余行选择器电路30及冗余列选择器电路31的详细说明与上述的第1实施方式中的图6相同，因此省略说明。
地址端子21中的第1～第3位被输入的端子与冗余行选择器30、冗余列选择器31、第1信号分离器32电连接。地址端子21中的第4～6位被输入的端子与冗余行选择器30、冗余列选择器31、第2信号分离器33电连接。第1数据端子22与冗余行选择器30、冗余列选择器31、第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39c电连接。第2数据端子22a与冗余行选择器30、冗余列选择器31、第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39c电连接。第3数据端子22b与第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39c电连接。第4数据端子22c与第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39c电连接。
读出写入指定端子23与第1读写控制部37a、第2读写控制部37b、第3读写控制部37c、第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39c电连接。输出许可端子24与第1双向数据控制部39a、第2双向数据控制部39b、第3双向数据控制部39e电连接。冗余执行端子25与冗余行选择器30、冗余列选择器31电连接。识别编号指定端子26与冗余行选择器30、冗余列选择器31、第1双向数据控制部39a电连接。
冗余行选择器电路30与冗余行存储单元28、第1熔断器电路34、AND-OR门38的一个及另一个逻辑积电路、第3双向数据控制部39c电连接。冗余列选择器31与冗余列存储单元29、第2熔断器电路35、AND-OR门38的一个逻辑积电路、由逻辑积电路构成的第1AND门45电连接。第1信号分离器32与第1熔断器电路34电连接。第2信号分离器34与第2熔断器电路35电连接。第1熔断器电路34与主存储单元27、第1AND门45、由逻辑积电路构成的第2AND门46电连接。第2熔断器电路35与主存储单元27、AND-OR门38的另一个逻辑积电路、第2AND门46电连接。
第1读写控制部37a与冗余列存储单元29、第2双向数据控制部39b电连接。第2读写控制部37b与主存储单元27、冗余列存储单元29、第1双方向数据控制部39a电连接。第3读写控制部37c，经冗余列存储单元29，与冗余行存储单元28、第3双向数据控制部39c电连接。
由2个逻辑积电路和1个逻辑和电路构成的AND-OR门38与第3读写控制控制部37c、第3双向数据控制部39c电连接。第1AND门45与第1读写控制控制部37a、第2双向数据控制部39b电连接。第2AND门46与第2读写控制控制部39b、第1双向数据控制部39a电连接。通过第1双向数据控制部39a，使主存储单元27与64字的存储空间中特定的数据位对应。例如，可以使64位空间与识别编号一致的数据位空间对应。
进行主存储单元27的救济时，使第1读写控制部37a、第2读写控制部37b、第3读写控制部37c分别独立。冗余行选择器电路30及冗余列选择器电路31具有与冗余救济信号中与识别编号对应的存储电路86，与被救济的数据对应的识别编号和来自于电连接于冗余行存储单元28的第3读写控制部37c以及电连接于冗余列存储单元29的第1读写控制部37a数据，一起被供给给第2双向数据控制部39b及第3双向数据控制部39c，输出给与被救济的识别编号对应的数据端子22、22a、22b、22c。
救济自身主存储单元27的缺陷时，针对主存储单元27的第1双向数据控制部39a不动作，所救济的双向数据控制部进行针对数据的输入输出。另外，救济其他存储芯片200A的主存储单元27的缺陷时，由于识别编号不同，因此在存储芯片200A内成为对不同数据位的输入输出。另外，具有成为缺陷的主存储单元27的存储芯片200A不进行数据的输入输出。
图15是表示层叠型存储系统120A的立体图。层叠型存储系统120A由4个上述第1～第3实施方式的存储芯片20、200、200A沿厚度方向层叠而构成。在层叠型存储系统120A中，如图8及图13所示，各存储芯片200的各端子22～26与沿厚度方向贯通各存储芯片20设置的电极共同地电连接。
图16A是表示对从外部给予平面连接多个存储芯片20的存储系统信号时的、各存储芯片20的输入端子电压的时间变化进行模拟的结果的图，图16B对从外部给予层叠型存储系统120A信号时的、各存储芯片20的输入端子电压的时间变化进行模拟的结果的图。图16A及图16B的横轴表示时间，纵轴表示电压。在平面连接存储芯片20的存储系统中，如图16A所示，在存储芯片20的延伸方向的尺寸量(每个方向假设为10毫米)延迟传送。在层叠型存储系统120A中，如图16B所示，尽管信号每隔存储芯片20的厚度量(假设为50微米)稍有延迟，但是各存储芯片几乎没有接收信号的时间差。
因此，在沿厚度方向将存储芯片20层叠的层叠型存储系统120A中，全部的存储芯片20接收信号的时间差进行了最小化。由此，在层叠型存储系统120A中，全部的存储芯片20就宛如一个存储芯片在进行动作。从而，在层叠型存储系统120A中，存储芯片20相互进行冗余救济时，不会对存储系统120A的动作速度产生影响，从而可进行高速动作。
最优选的存储系统120A是具有JTAG功能、根据JTAG功能指定识别编号的存储芯片，是使用了第2实施方式的存储芯片200的层叠型存储系统。在这样的存储系统中，在制造步骤的一起接合步骤中即使增加了端子数也不会降低生产率。
本发明在不脱离其精神或者主要特征的情况下，可以以其它各种方式实施。因此，上述实施方式在所有方面仅为例子，本发明的范围如技术方案的范围所示，并不拘泥于说明书本文。进而，属于技术方案的范围内的变形、变更全部属于本发明的范围内。
工业上的可利用性
根据本发明，包含在被输入到救济命令输入单元的救济命令中的识别编号、与存储在识别编号存储单元中的识别编号一致时，通过存储控制切离单元将根据救济命令指定的、与存储单元缺陷对应的存储空间切离。另外，也进行通过自身冗余存储单元或其他存储单元的冗余存储单元进行救济的准备。进而，根据救济命令、分配单元进行分配，将与主存储单元的缺陷对应的存储空间置换为冗余存储单元的存储空间。进而，当包含在被输入救济命令输入单元的救济命令中的识别编号与存储在识别编号存储单元中的识别编号不一致时，为救济根据救济命令指定的其他存储装置的主存储单元的缺陷，分配成将与该缺陷对应的存储空间置换为自冗余存储单元的存储空间。因此，在存储装置的制造过程中即使主存储单元产生了缺陷，也不能成为存储装置的缺陷，因此可提高制造成品率。
根据本发明，自身诊断单元诊断主存储单元及冗余存储单元是否存在缺陷。缺陷位置存储单元存储主存储单元中的缺陷位置。由此，能够把握主存储单元的哪一个位置出现缺陷。救济信息存储单元存储表示对冗余存储单元的主存储单元的救济状态的救济信息。冗余救济请求单元，当不能由自身冗余存储单元进行自身存储单元的救济时，对电连接的其他存储装置，请求自身主存储装置的救济。由此，即使存储装置的主存储单元不能靠自身进行救济，也可通过其他存储装置救济自身主存储单元。
另外，根据本发明，冗余救济接收单元接收来自其他存储装置的冗余救济请求单元的救济要求。当有来自其他存储装置的冗余救济请求单元的救济请求时，分配单元进行分配，以使将上述其他存储装置的主存储单元产生缺陷的存储空间与自身冗余存储单元的存储空间置换。这样，即使存储装置的主存储单元不能靠自身进行救济，也可通过其他存储装置救济自身主存储单元。从而即使在存储装置的制造过程中主存储单元产生了缺陷，也不能成为存储装置的缺陷，因此可进一步提高制造成品率。
根据本发明，冗余救济接收装置可接收来自其他全部存储装置的冗余救济请求单元的救济请求，因此，各存储装置可进行其他全部的存储装置的主存储单元的救济。
另外，根据本发明，存储装置与其他存储装置沿厚度方向层叠配置，各存储装置的冗余救济请求单元和冗余救济接收单元，与沿厚度方向贯通各存储装置设置的电极共同电连接。由此，存储装置与其他存储装置平面配置进行电连接的情况相比，可缩短存储装置间的信号的传递时间，因此，可使存储装置的动作高速化。

Claims (5)

1.一种存储装置，其特征在于，包含：
主存储单元；
冗余存储单元，救济存在于主存储单元的缺陷；
识别编号存储单元，存储与主存储单元对应的识别编号；
救济命令输入单元，输入包含识别编号的救济命令；
存储空间切离单元，将对应于主存储单元的缺陷的存储空间从主存储单元切离，使其不动作；以及
分配单元，分配成将产生主存储单元的缺陷的存储空间与冗余存储单元的存储空间置换，
当包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号一致时，该分配单元将由救济命令输入单元输入的救济命令指定的、与存储单元缺陷对应的存储空间，从主存储单元切离使其不进行动作，
当包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号一致时，分配成将由救济命令输入单元输入的救济命令指定的、与存储单元缺陷对应的存储空间，与冗余存储单元的存储空间置换，
当包含在救济命令中的识别编号与存储在识别编号存储单元中的识别编号不一致时，分配成将由救济命令输入单元输入的救济命令指定的、与其他存储装置的主存储单元的主缺陷对应的存储空间，与自身冗余存储单元的存储空间置换。
2.根据权利要求1所述的存储装置，其特征在于，还包含：
自身诊断单元，诊断主存储单元及冗余存储单元中是否存在缺陷；
缺陷位置存储单元，存储主存储单元中的缺陷位置；
救济信息存储单元，存储表示对冗余存储单元的主存储单元的救济状态的救济信息，
冗余救济请求单元，当不能由自身冗余存储单元进行自身主存储单元的救济时，对电连接的其他存储装置请求自身主存储装置的救济。
3.根据权利要求2所述的存储装置，其特征在于，
还包含：
冗余救济接收单元，接收来自其他存储装置的冗余救济请求单元的救济请求；
当有来自其他存储装置的冗余救济请求单元的救济请求时，分配单元分配成将产生了上述其他存储装置的主存储单元的缺陷的存储空间与自身冗余存储单元的存储空间置换。
4.根据权利要求3所述的存储装置，其特征在于，
冗余救济接收单元可接收来自其他全部存储装置的冗余救济请求单元的救济请求。
5.根据权利要求4所述的存储装置，其特征在于，
存储装置与其他存储装置沿厚度方向层叠配置，各存储装置的冗余救济请求单元和冗余救济接收单元，与沿厚度方向贯通各存储装置设置的电极共同电连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456414A (zh) * 2010-10-20 2012-05-16 旺宏电子股份有限公司 具有备援行的存储器装置及其修复方法
CN117037884A (zh) * 2023-10-10 2023-11-10 浙江力积存储科技有限公司 在存储阵列中使用的熔断器单元及其处理方法、存储阵列

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4444770B2 (ja) 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
JP2006107590A (ja) * 2004-10-04 2006-04-20 Nec Electronics Corp 半導体集積回路装置及びそのテスト方法
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
JP5627197B2 (ja) 2009-05-26 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ
JP5066199B2 (ja) * 2010-02-12 2012-11-07 株式会社東芝 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
JPH0785961A (ja) 1993-09-13 1995-03-31 Matsushita Electric Ind Co Ltd 高周波加熱装置
JP3301047B2 (ja) 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
US5544113A (en) * 1994-11-30 1996-08-06 International Business Machines Corporation Random access memory having a flexible array redundancy scheme
JPH11250691A (ja) 1998-02-27 1999-09-17 Toshiba Corp 半導体記憶装置
US6188618B1 (en) * 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system
JP2002025292A (ja) * 2000-07-11 2002-01-25 Hitachi Ltd 半導体集積回路
JP2003163326A (ja) * 2001-11-28 2003-06-06 Taiyo Yuden Co Ltd 半導体チップ並びに積層半導体電子部品及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456414A (zh) * 2010-10-20 2012-05-16 旺宏电子股份有限公司 具有备援行的存储器装置及其修复方法
CN102456414B (zh) * 2010-10-20 2014-11-26 旺宏电子股份有限公司 具有备援行的存储器装置及其修复方法
CN117037884A (zh) * 2023-10-10 2023-11-10 浙江力积存储科技有限公司 在存储阵列中使用的熔断器单元及其处理方法、存储阵列
CN117037884B (zh) * 2023-10-10 2024-02-23 浙江力积存储科技有限公司 在存储阵列中使用的熔断器单元及其处理方法、存储阵列

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