CN1825579A - 电路衬底装置及电路装置 - Google Patents

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Abstract

一种抑制电磁场的产生，并满足小型化要求的电路衬底装置。在本发明的电路衬底装置(100)中，第一配线层(110)具有第一电感器(12)和第二电感器(14)。电介质层(115)具有与第一电感器(12)及第二电感器(14)分别电连接的第一通路(70)及第二通路(72)。第二配线层(120)具有：桥接线路(30)，其将第一通路(70)及第二通路(72)电连接；导体图案(50)，其设于桥接线路(30)的周围，在第一配线层(110)的越过第一配线图案及第二配线图案的外缘的位置具有外缘。桥接线路(30)作为共面线路起作用，抑制电磁场的产生。

Description

电路衬底装置及电路装置
技术领域
本发明涉及用于搭载IC芯片等的电路衬底装置，特别是涉及具有多个配线层的电路衬底装置。
本发明涉及在具有多个配线层的电路衬底上搭载有IC芯片(电路元件)等的电路装置。
背景技术
在手机中通常追加有通话功能以外的各种附加功能。通过将手机多功能化，可获得市场好评，确立高人气机种的地位。特别是近年来，搭载有接收收音机信号的FM调谐器的手机的人气很高，各生产厂都致力于FM调谐器的小型化。
在FM调谐器中，振荡电路需要两个螺旋形状的螺旋图案。目前，提案有不使用二极管，而利用可控制体电位的MOS晶体管来提高最大振荡频率的高频振荡电路(例如参照专利文献1)。另外，提案有具有多个螺旋图案的各外周部介由电介质对向而构成的LC电路的电路衬底(例如参照专利文献2)。
专利文献1：特开2001-332931号公报
专利文献2：特开2004-87524号公报
在同一配线层上形成两个螺旋图案，制造将各螺旋图案的一端相互连接的电路衬底装置时，在位于配线层下层的电介质层上，从各螺旋图案的一端到位于电介质层下层的另一配线层形成通路，由桥接线路将通路间电连接。由于桥接线路及螺旋图案的周边会产生电磁场，故在它们附近存在另外的电路的情况下，会对其动作性能产生不良影响。
例如，在电路衬底装置是在形成有桥接线路的一侧安装于仪表板上时，就会与形成于仪表板表面乃至表面附近的配线产生电磁干扰，使电路衬底装置的工作性能产生变动。此时，在仪表板上形成的配线也会从电路衬底装置的桥接线路及螺旋图案受到电磁干扰。由此，在振荡电路中难以固定振荡频率，有时会对适当的调谐带来障碍。
针对这种状况，作为对策例如可考虑由导电层(接地层)将密封了桥接线路的面整面覆盖，来抑制来自桥接线路及螺旋图案的电磁场的泄漏。但是，由于整面形成导电层会使工序数增加，故提高了制造成本。另外，由于形成导电层，从而使电路衬底装置整体的厚度增加，也存在不符合小型化要求的问题。
另外，在上述方法中，尽管可将对安装具有螺旋图案的电路衬度装置的仪表板的电磁场的泄漏屏蔽，但不能将朝向与仪表板相反方向的来自螺旋图案的电磁场的泄漏屏蔽。因此，根据组装在电子设备中时的安装状态，有时还会与形成于邻接配置的另外的仪表板上的配线电磁干扰产生同样的缺陷。因此，可考虑在与安装具有螺旋图案的电路衬底装置的仪表板相反的面侧也整面覆盖导电层(接地层)，屏蔽来自螺旋图案的电磁场的泄漏。
但是，由于在具有螺旋图案的电路衬底装置的两侧整面形成导电层，而使工序数增加，故提高了制造成本。另外，由于形成导电层，从而会增加配线层数量，使电路衬底装置或电路装置整体的厚度增加，也存在有悖小型化要求的问题。
发明内容
本发明是鉴于上述状况而实现的，其目的在于，提供一种电路衬底装置，抑制从桥接线路等泄漏的电磁场的产生，并满足小型化的要求。
本发明是鉴于上述状况而实现的，其目的在于，提供一种电路衬底装置，抑制来自螺旋图案的电磁场的产生，同时满足小型化的要求。
为解决上述课题，本发明的第一方面提供一种电路衬底装置，其包括：第一配线层，其具有形成螺旋状的第一配线图案、和形成螺旋状的第二配线图案；电介质层，其具有分别与第一配线图案及第二配线图案电连接的第一通路及第二通路；第二配线层，其具有，将第一通路及第二通路电连接的桥接线路、和设于桥接线路周围，在越过所述第一配线层的所述第一配线图案及所述第二配线的外缘的位置具有外缘的导体图案。在电路衬底装置向仪表板等安装时，导体图案也可以作为接地的接地层起作用。第一配线层、电介质层及第二配线层构成层积结构。另外，各配线图案及导体图案的外缘以与层积方向垂直的平面为基准设定。导体图案也可以记述为导体层。
根据该第一方面，在导电层上可抑制由第一配线图案及第二配线图案产生的电磁场的泄漏。另外，通过将导电层形成在与桥接线路同一层上，可将电路衬底装置形成薄型。通过利用导体图案的作用使桥接线路作为共面线路起作用，可抑制来自桥接线路的电磁场的泄漏。
在将连接第一配线图案中心及第二配线图案中心的方向设为第一方向，将与第一方向垂直的方向设为第二方向时，第一配线图案外缘及第二配线图案外缘的沿第一方向的长度可以比该外缘沿第二方向的长度短。此时，由于可将第一通路及第二通路之间的距离缩短，可将桥接线路的长度缩短，故可进一步抑制来自桥接线路的电磁场的泄漏。
第二配线层可代替桥接线路而具有分别与第一通路及第二通路电连接的第一电极及第二电极。此时，由于可使第一电极及第二电极和导体图案之间的间隙面积比桥接线路和导体图案之间的间隙面积小，故可进一步抑制由第一配线图案及第二配线图案产生的电磁场的泄漏。另外，在安装电路衬底装置的仪表板等上形成桥接线路时，可进行特性调整，增加电路设计的自由度。
本发明的另一方面是电路衬底装置，该电路衬底装置具有：第一配线层，其具有规定的配线图案；电介质层，其具有与规定的配线图案电连接的通路；第二配线层，其具有与通路连接的桥接线路、和设于桥接线路周围，在越过第一配线层的规定配线图案的外缘的位置具有外缘的导体图案。在电路衬底装置向仪表板等安装时，导体图案也可以作为接地的接地层起作用。
根据该方面，在导电层上可抑制由第一配线图案产生的电磁场的泄漏。另外，通过在与桥接线路同一层的层上形成导电层，可将电路衬底装置形成薄型。
为解决上述课题，本发明的再一方面提供一种电路装置，其包括：电介质层；配线层，其设于电介质层的一个面上，具有形成螺旋状的配线图案；电路元件，其设于与配线图案重叠的位置，在配线层的越过配线图案的外缘的位置具有外缘。另外，配线图案及电路元件的外缘以与层积方向垂直的平面为基准设定。在此，电路装置是例如设置有电路元件的电路衬底、封装衬底、或模制衬底，电路元件是例如以LSI芯片为代表的半导体元件，特别是在硅衬底、SiGe衬底或GaAs衬底上形成有元件的半导体元件。另外，电路元件也可以是在Al2O3衬底上形成有无源电路元件的无源元件。形成螺旋状的配线图案是例如配置成螺旋状或弯曲(ミアンダ)状，且配线宽度和邻接配线的间隔一定等有规则配置的配线图案。
根据该方面，可通过电路元件抑制由配线图案产生的电磁场的泄漏。这是由于介电常数比大气(空气)高的电路元件与配线图案重叠，将一面覆盖，故将来自配线图案的电磁场封闭。另外，也可以不由导电层整面覆盖配线图案，而由电路元件将其覆盖，从而可消减一层配线层数，可将电路装置形成薄型。另外，由于配线图案和电路元件构成层积结构(重叠结构)，故与在平面上不同的区域配置形成螺旋状的配线图案和电路元件的情况相比，也可以将电路装置的面积小型化。
电路装置也可以具有覆盖配线层的保护层。电路元件也可以介由非导电性粘接层相对覆盖配线层的保护层设置。
电路装置还具有在导电体层的另一个面上设于介由电介质层与配线图案对向的位置的另一电路元件。或，电路装置还可以具有，另一配线层，其设于电介质层的另一个面上，具有形成螺旋状的配线图案；另一电路元件，其设于另一配线层的重叠配线图案的位置，在另一配线层的越过配线图案外缘的位置具有外缘。此时，由于配线图案的两个面由电路元件夹着，故可由两个面抑制来自配线图案的电磁场的泄漏。
电路装置还具有设于电介质层的另一面上、在配线层的越过配线图案的外缘的位置具有外缘的导电图案的第一导电层。导体图案也可以记述为导体层。在电路衬底装置向仪表板等安装时，导体图案也可以作为接地的接地层起作用。第一配线层、电介质层、配线层及电路元件构成层积结构。另外，导体图案的外缘与配线图案及电路元件的外缘同样，以与层积方向垂直的平面为基准来设定。根据该方面，不仅可利用电路元件抑制由配线图案产生的电磁场向电解质层的一个面的泄漏，还可以利用导体图案屏蔽由配线图案产生的电磁场向电介质层另一面的泄漏。
配线图案可以具有形成螺旋状的第一配线图案和形成螺旋状的第二配线图案。电介质层也可以具有分别与第一配线图案及第二配线图案电连接的第一通路及第二通路。第一导体层也可以具有将第一通路及第二通路电连接的桥接线路、和设于桥接线路的周围并在越过第一配线层的第一配线图案及第二配线图案外缘的位置具有外缘的导体图案。在将连接第一配线图案中心及第二配线图案中心的方向设为第一方向，将与第一方向垂直的方向设为第二方向时，第一配线图案外缘及第二配线图案外缘的沿第一方向的长度可以比该外缘沿第二方向的长度短。此时，由于可将第一通路及第二通路之间的距离缩短，可将桥接线路的长度缩短，故可进一步抑制来自桥接线路的电磁场的泄漏。
电路装置还可以具有密封电路元件的密封树脂。此时，即使来自配线图案的电磁场通过了电路元件，由于覆盖了具有比大气(空气)高的介电常数的密封树脂，因此，与不存在密封树脂的情况相比，更可以抑制从配线图案产生的电磁场的泄漏。
电路元件也可以将第一电路元件和第二电路元件重叠而构成，其中，上述第一电路元件设于重叠配线图案的位置，在配线层的越过配线图案的外缘的位置具有外缘，上述第二电路元件在任意位置具有外缘。此时，第一电路元件在越过配线层的配线图案外缘的位置具有外缘，可降低产生的电磁场向上方泄漏的量，而且，第二电路元件对应覆盖配线层的配线图案的部分，降低产生的电磁场向上方泄漏的量，因此，在整个电路装置中，可进一步降低产生的电磁场向上方泄漏的量。
第二电路元件也可以设于重叠第一电路元件的位置，在越过配线层的配线图案外缘的位置具有外缘，且配置于第一电路元件外缘的内侧。由此，由于两个电路元件与配线图案重叠，全部覆盖一个面。故即使来自配线图案的电磁场通过了第一个电路元件，由于还覆盖有第二个电路元件，因此，与电路元件为一个的情况相比，可更有效地抑制自配线图案产生的电磁场的泄漏。
另外，由于配线图案和两个电路元件构成层积结构(重叠结构)，故与在平面上不同的区域配置形成螺旋状的配线图案和两个电路元件的情况相比，还可以将电路装置的面积小型化。
由于以上这些结果，可提供一种电路装置，其不受电磁干涉，在振荡电路中可使振荡频率固定，其性能稳定，而不依存于安装使用时的状态。
根据本发明，可提供一种电路衬底装置，其抑制自桥接线路等泄漏的电磁场的产生，满足小型化的要求。
根据本发明，可提供一种电路装置，抑制来自螺旋图案的电磁场的泄漏，满足小型化的要求。
附图说明
图1是第一实施例的FM调谐装置的振荡电路的电路图；
图2A-B是示意性表示电路衬底装置的第一配线层和第二配线层的关系的图；
图3是示意性表示电路衬底装置的第一电感器、第二电感器及桥接线路的关系的图；
图4是表示第一实施例的封装IC的剖面结构的图；
图5是表示第一实施例的封装IC的剖面结构的图；
图6是表示电路衬底装置的剖面结构的变形例的图；
图7A-B是表示改变桥接线路和导体图案的间隙时的电磁场泄漏的模拟结果的图；
图8A-B是表示图2A-B所示的第一配线层和第二配线层的关系的另一例的图；
图9A-B是表示图2A-B所示的第一配线层和第二配线层的关系的再一例的图；
图10A-B是表示图9A-B所示的第一配线层和第二配线层的关系的另一例的图；
图11A-B是表示图8A-B所示的第一配线层和第二配线层的关系的再一例的图，并且是示意性表示与安装电路衬底装置的仪表板的关系的图；
图12是表示图11A-C所示的第一配线层、第二配线层及仪表板的剖面结构的图；
图13是表示第二实施例的封装IC的剖面结构的图；
图14A-B是表示在螺旋图案上搭载IC芯片时的电磁场泄漏的模拟结果的图；
图15是表示第三实施例的封装IC的剖面结构的图；
图16是表示第三实施例的封装IC的剖面结构的图；
图17是表示第四实施例的封装IC的剖面结构的图；
图18是表示第五实施例的封装IC的剖面结构的图；
具体实施方式
下面，参照附图说明将具化本发明得到的实施例。另外，在所有附图中，相同的构成要素使用相同的符号，并适当地省略说明。另外，在本说明书中，“上”方向被限定为：相对于电介质层，配线层及电路元件存在的方向为上。
图1表示第一实施例的FM调谐装置的振荡电路的电路图。振荡电路10具有：高频振荡用的第一MOS晶体管20、第二MOS晶体管22、构成LC共振电路的第一电感器12及第一可变电容16、第二电感器14及第二可变电容18。第一电感器12及第一可变电容16的LC电路和第二电感器14及第二可变电容18的LC电路通过桥接线路30串联连接。通过控制从控制电压输入端子4施加的电压，改变电压可变电容16及第二可变电容18的电容。由此，可使从输出端子6及输出端子8输出的振荡频率可变。将到输出端子6的结点设为结点A，将到控制电压输入端子4的结点设为结点B，将到输出端子8的结点设为结点C。
在第一实施例的振荡电路10中，第一电感器12及第二电感器14、和将它们连接的桥接线路30被装入搭载IC芯片(电路元件)的电路衬底装置内。第一实施例的电路衬底装置具有多个配线层，在本说明书中，将形成第一电感器12及第二电感器14的层称作“第一配线层”，将形成有桥接线路30的层称作“第二配线层”。在第一配线层和第二配线层之间设有电介质层。另外，第一可变电容16及第二可变电容18等其它结构也可以由IC芯片(电路元件)形成。IC芯片(电路元件)及电路衬底装置构成封装IC(电路装置)。封装IC也可以记述为封装。
图2A-B是示意性表示第一配线层和第二配线层的关系的图。第一配线层110及第二配线层120构成于电路衬底装置100。在第一配线层110中，第一电感器12及第二电感器14被并排设置。第一电感器12作为形成螺旋状的第一配线图案构成，同样，第二电感器14也作为形成螺旋状的第二配线图案构成。第一配线图案及第二配线图案都具有相同的特性，在此，得到左右对称的图案。因此，第一配线图案及第二配线图案的配线的匝数、配线宽度、及配线间的距离相等，电感特性相同。
第一配线图案的第一端部32位于第一电感器12的中心部。同样，第二配线图案的第二端部34位于第二电感器14的中心部。在第二配线层120上，桥接线路30将第一端部32及第二端部34连接。如上所述，在第一配线层110和第二配线层120之间存在电介质层(未图示)，在该电介质层上，通过在第一端部32及第二端部34存在的位置形成通路，将第一端部32与桥接线路30的第一接点36电连接，将第二端部34与桥接线路30的第二接点38电连接。
另外，在第二配线层120上，导体图案50设于桥接线路30的周围。导体图案50在越过第一电感器12的第一配线图案及第二电感器14的第二配线图案的外缘的位置具有外缘。另外，第一配线图案及第二配线图案的外缘相当于将第一配线图案和第二配线图案看成一体时的外周框。因此，在第一实施例中，设定导体图案50的外周比第一配线图案及第二配线图案的外周框大。
图3是示意性表示第一电感器、第二电感器及桥接线路的关系的图。在电路衬底装置100中，桥接线路30将第一电感器12的第一端部32和第二电感器14的第二端部34电连接。
图4是第一实施例的封装IC(电路装置)的剖面结构。封装IC(电路装置)1具有IC芯片(电路元件)60及电路衬底装置100。IC芯片(电路元件)60安装在电路衬底装置100上。在电路衬底装置100上粘接非导电性的小片附着片(粘接层)64，且在小片附着片64上固定IC芯片60。IC芯片60由密封树脂层62保护。另外，IC芯片60例如通过接合线等与第一配线层110之间进行电连接，这一点省略图示。
图4所示的剖面结构相当于图3中电路衬底装置100的A-A剖面。封装IC(电路装置)1从上层开始，具有密封树脂62、IC芯片60、小片附着片64、涂层(保护层)112、第一配线层110、电介质层115、第二配线层120、涂层118而构成。在第一配线层110上形成有第一电感器12，设于电介质层115上的第一通路70与第一电感器12的第一端部32电连接。第一通路70的另一端与桥接线路30的第一接点36电连接。
IC芯片60在越过第一配线层110的第一电感器12的配线图案的外缘的位置具有外缘。另外，第一配线图案及第二配线图案的外缘相当于将第一配线图案和第二配线图案看成一体时的外周框。因此，在本实施例中，设定IC芯片60的外周比第一配线图案及第二配线图案的外周框宽。即，在第一电感器12的第一配线图案的上层存在IC芯片60。由此，由于密封树脂62的介电常数约为4，而具有比密封树脂62的介电常数高的介电常数的IC芯片60将第一电感器12的配线图案覆盖，故来自第一电感器12的电磁场的泄漏可被IC芯片60吸收，且可被其密封。另外，IC芯片是以LSI芯片为代表的半导体元件，特别是在硅衬底、SiGe衬底或GaAs衬底上形成有元件的半导体元件、或在Al2O3衬底之上形成有无源电路元件的无源元件，由于IC芯片的大部分由衬底材料占据，故IC芯片的介电常数为与衬底材料大致相同的12～13程度。
在第一实施例的封装IC1中，由于在IC芯片60抑制电磁场的泄漏，故不需要在第一电感器12的配线图案和IC芯片60之外另外设置导体层等来抑制电磁场的泄漏。由于可进一步消减配线层数，故封装IC1的制造工序变得容易，并且可实现封装IC1的薄型化。另外，由于第一电感器12的配线图案和IC芯片60构成层积结构，故与在平面上不同的区域配置第一电感器12的配线图案和IC芯片60的情况相比，还可以将封装IC1的面积小型化。另外，在IC芯片60的下侧的面即背面是接地层的情况下，在该接地层也可以将来自第一电感器12的电磁场的泄漏屏蔽，在IC芯片60，电磁场的泄漏被更有效地抑制。另外，在配线图案和电路元件之间仅为保护层和粘接层，来自配线图案的电磁场的泄漏不会影响另一配线层，可通过电路元件有效地屏蔽来自配线图案的电磁场的泄漏。
在第二配线层120形成有桥接线路30和导体图案50。导体图案50在越过第一配线层110的第一电感器12的配线图案外缘的位置具有外缘。即，构成为在第一电感器12的第一配线图案下层存在导体图案50。由此，来自第一电感器12的电磁场的泄漏可在导体图案50中被吸收。在第一实施例的电路衬底装置100中，由于在导体图案50抑制了电磁场的泄漏，故不需要在第二配线层120外另行设置接地层等，来抑制电磁场的泄漏。由于配线层只需两级结构即可，故电路衬底装置100的制造工序变得容易，并且可实现电路衬底装置100的薄型化。在FM调谐器用的电路衬底装置100中，由于第一电感器12及第二电感器14具有大的面积，故产生的电磁场也会向较大范围扩展，容易受外部的影响。第二配线层120本来仅具有用于形成桥接线路30的作用，但在与第一电感器12及第二电感器14对应的位置形成导电图案50，抑制电磁场的影响，这在制造成本方面是非常高的优点。
图5表示第一实施例的封装IC(电路装置)的剖面结构。该剖面结构相当于图3的B-B剖面。在该电介质层115设有将第一电感器12的第一端部32和桥接线路30的第一接点36电连接的第一通路70，还设有将第二电感器14的第二端部34和桥接线路30的第二接点38电连接的第二通路72。由此，桥接线路30将第一电感器12和第二电感器14连接。
通过将IC芯片60较大地形成，使其包含第一电感器12及第二电感器14的配线图案，可将在第一电感器12及第二电感器14中产生的电磁场从保护层112向上方泄漏的量降低。由此，即使在将封装IC1安装在仪表板上，进而将该仪表板装入电子设备时，也可以抑制来自在电子设备中邻接配置的其它仪表板上形成的配线乃至电路的影响，因此，振荡电路10可频率稳定地振荡。
通过将导体图案50较大地形成，使其包含第一电感器12及第二电感器14的配线图案，可将在第一电感器12及第二电感器14中产生的电磁场从涂层118向下方泄漏的量降低。由此，即使在将封装IC1安装在仪表板上时，也可以抑制来自仪表板的配线乃至电路的影响，因此，振荡电路10可使频率稳定的信号振荡。
在第一实施例的电路衬底装置100中，桥接线路30通过在周围设置导体图案50，而作为共面线路起作用。由此，可在导体图案50中将桥接线路30中产生的电磁场吸收。另外，最好将共面线路的特性阻抗设定得比第一电感器12的特性阻抗低。另外，如上所述，第一电感器12及第二电感器14具有左右对称的同一结构。通过降低共面线路的特性阻抗，可保证振荡电路10的稳定动作。
共面线路的特性阻抗由下式求出。
Z 0 = L G
电容C与桥接线路30和导体图案50之间的间隙相关，间隙增大，则电容C减小，间隙减小，则电容C增大。因此，为降低共面线路的特性阻抗，优选使桥接线路30和导体图案50之间的间隙尽可能地小。
图6表示电路衬底装置的剖面结构的变形例。在图6所示的电路衬底装置100中，设定桥接线路30和导体图案50的间隙比图4所示的窄。由此，可降低共面线路的特性阻抗，因此，从桥接线路30泄漏的电磁场容易被导体电路50吸收。
在第二配线层120，桥接线路30和导体图案50之间的间隙优选设定为第一配线层110的第一配线图案的配线间的距离以下。通过将其设为配线间的距离以下，可将来自第一配线层110的第一电感器12的电磁场的泄漏量减小。这样，通过使电磁场泄漏的出口狭窄，可降低电磁场的泄漏量。另外，来自桥接线路30的电磁场的泄漏量也被降低。这是由于，通过减小间隙，提高了作为共面线路的功能。
图7A-B是表示改变桥接线路和导体图案的间隙时的电磁场泄漏的模拟结果的图。图7A表示减小间隙时的电场分布，图7B表示使间隙比图7A的模拟条件宽时的电场分布。通过该模拟结果可知，将间隙减小，可消减电磁场的泄漏量。
图8A-B表示图2A-B所示的第一配线层和第二配线层的关系的另一例。第一配线层110及第二配线层120构成于电路衬底装置100，在第一配线层110中，第一电感器12及第二电感器14被并排设置。第一端部32和第一接点36由通路连接，另外，第二端部34和第二接点38也由通路连接。在第二配线层120，桥接线路30将第一端部32及第二端部34连接。
在该变形例中，在电介质层115形成将桥接线路30的第三接点39和第一配线层110的接点33连接的第三通路。由此，可将与控制电压输入端子4连接的结点B设置在第一配线层110上。如上所述，由于第一电感器12及第二电感器14形成左右对称的结构，故第三接点39在第一接点36及第二接点38的中点形成，另外，优选接点33也形成在第一端部32及第二端部34的中点。
通过将到达结点B线路配置在第一配线层110上，可减少安装时在位于仪表板侧的第二配线层120露出的线路。由此，可降低泄漏到电路衬底装置100外部的电磁场，另外，可降低从电路衬底装置100的外部受到的电磁场的影响。
图9A-B表示图2A-B所示的第一配线层和第二配线层的关系的再一例。在该变形例的电路衬底装置100中，与图2A-B的不同点有二。其一不同点是在第一配线层110中，第一电感器12及第二电感器14的外缘为横向比纵向短的方形形状。横向是在第一配线层110中将第一端部32及第二端部34连接的方向。纵向是与横向垂直的方向。通过将第一电感器12及第二电感器14的外缘设为横向比纵向短的方形形状，与正方形形状的情况相比，可缩短第一通路70及第二通路72之间的距离。因此，在第二配线层120中，可将桥接线路30的长度缩短，可进一步抑制来自桥接线路30的电磁场的泄漏。另外，在第一配线层110中，由于形成使第一电感器12的第一端部32及第二电感器14的第二端部34的位置在纵向动作的空间，故可通过调整第一端部32及第二端部34的纵向的位置来调整第一电感器12及第二电感器14的电感值。另一不同点是，在第一配线层110中，第一电感器12的第一端部32及第二电感器14的第二端部34的位置处于第一电感器12及第二电感器14的中心位置下方。此时，与第一端部32及第二端部34的位置位于第一电感器12及第二电感器14的中心位置的情况相比，由于在第二配线层120中可将桥接线路30的到结点B的长度缩短，故可进一步抑制来自桥接线路30的电磁场的泄漏。
图10A-B表示图9A-B所示的第一配线层和第二配线层的关系的另一例。在该变形例中，与图8A-B的情况相同，由于在第一配线层110上构成与控制电压输入端子4连接的结点B，故可将在安装时位于仪表板侧的第二配线层120露出的线路减短。由此，可降低泄漏到电路装置100的外部的电磁场，另外，可降低从电路装置100的外部受到的电磁场的影响。
图11A-C表示图8A-B所示的第一配线层和第二配线层的关系的再一例，并且，示意性表示与安装电路衬底装置的仪表板的关系。第一配线层110与图8A-B的情况相同。与图8A-B的不同点有二。其一是，第二配线层120具有分别与第一通路70、第二通路72及第三通路电连接的第一电极74、第二电极76及第三电极78，来取代桥接线路30。另一不同点是，桥接线路30形成在安装电路衬底装置100的仪表板80上。在仪表板80中，在桥接线路30的周围设有导体图案52。
图12表示图11A-C所示的第一配线层、第二配线层及仪表板的剖面结构。该剖面结构相当于图3的B-B剖面。电路衬底装置100从上层开始，具有涂层112、第一配线层110、电介质层115、第二配线层120。在第一配线层110上形成有第一电感器12及第二电感器14。在电介质层115上设有第一通路70、第二通路72及第三通路73。在第二配线层120上形成有第一电极74、第二电极76、第三电极78和导体图案50。导体图案50在越过第一配线层110的第一电感器12的第一配线图案及第二电感器14的第二配线图案的外缘的位置具有外缘。即，在第一电感器12的第一配线图案及第二电感器14的第二配线图案的下层存在导体图案50。导体图案50在电路衬底装置100安装在仪表板80上时，作为接地的接地层起作用。
第一通路70将第一电感器12的第一端部32和第一电极74电连接。第二通路72将第二电感器14的第二端部34和第二电极76电连接。第三通路73将第一配线层110的接点33和第三电极78电连接。桥接线路30形成在仪表板80上。第二配线层120和仪表板80之间由焊锡进行电连接。第一焊锡84将第一电极74和桥接线路30的第一接点36电连接。第二焊锡86将第二电极76和桥接线路30的第二接点38电连接。第三焊锡38将第三电极78和桥接线路30的第三接点39电连接。
根据图11A-C及图12所示的变形例，在安装时位于仪表板侧的第二配线层120上，可使第一电极74、第二电极76、第三电极78和导体图案50之间的间隙面积比桥接线路30和导体图案50间的间隙面积小，因此，可降低泄漏到电路衬底装置100外部的电磁场。并可降低从电路衬底装置100的外部受到的电磁场的影响。另外，在图11A-C中虽然表示了形成于仪表板80上的桥接线路30将第一接点36、第二接点38及第三接点39直线连接的例子，但对使用者来说，设于仪表板80上的桥接线路30可自由形成。即，通过在各接点之间外添加部件，或将桥接线路30绕成曲线状，可进行特性调整，增大电路设计的自由度。
(第二实施例)
图13表示第二实施例的封装IC(电路装置)1A的剖面结构。与第一实施例不同之处在于，螺旋图案从螺旋形状变为了弯曲形(ミアンダ)形状、以及没有在第二配线层露出的桥接线路。除此之外，与第一实施例相同。另外，第二配线层也可以被记述为第一导体层。
第二实施例的封装IC(电路装置)1A从上层开始，具有密封树脂62、IC芯片60、小片附着片64、涂层(保护层)112、配线层110A、电介质层115、第一导体层120、涂层118。在第一配线层110A上形成有弯曲形形状的第三电感器12A。
IC芯片60在越过第一配线层110A的第三电感器12A的配线图案的外缘的位置具有外缘。即，在第三电感器12A的第三配线图案的上层存在IC芯片60。由此，由于具有比密封树脂62的介电常数约为4，而具有比密封树脂62的介电常数高的介电常数的IC芯片60覆盖第三电感器12A的配线图案，故来自第三电感器12A的电磁场的泄漏可被IC芯片60吸收，且被其屏蔽。另外，与第一实施例相同，由于在第二实施例中也可以消减一层配线层数，故封装IC1A的制造工序变得容易，同时，可实现封装IC1A的薄型化。另外，由于第三电感器12A的配线图案和IC芯片60为层积结构，故与在平面上不同的区域配置第三电感器12A的配线图案和IC芯片60的情况相比，还可以将封装IC的面积小型化。
在第二实施例中，导体图案50在越过第三电感器12A的第三配线图案的外缘的位置具有外缘，由于弯曲形状的螺旋图案由导体图案50将安装于仪表板一侧的面整面覆盖，故可将来自螺旋图案的电磁场的泄漏屏蔽。由此，可将泄漏到封装IC1A外部的电磁场降低，也可将反向从外部受到的电磁场的影响降低。
图14A-B是表示在螺旋图案上搭载IC芯片时的电磁场泄漏的模拟结果的图。图14A表示未搭载IC芯片60的情况的电解分布，图14B表示搭载有IC芯片60的情况的电解分布。通过该模拟结果可知，搭载IC芯片60的屏蔽电磁场泄漏的效果大。
(第三实施例)
图15及图16表示第三实施例的封装IC(电路装置)的剖面结构。图15的剖面结构相当于图3的A-A剖面，图16的剖面结构相当于图3的B-B剖面。与第一实施例不同的位置是，IC芯片60由IC芯片60B和位于IC芯片60B外缘内侧的IC芯片60A两个电路元件构成。除此之外，与第一
实施例相同。
第三实施例的封装IC(电路装置)1B从上层开始，具有密封树脂62、IC芯片60A、小片附着片64A、IC芯片60B、小片附着片64B、涂层(保护层)112、第一配线层110、电介质层115、第一导电体层120、涂层118。另外，IC芯片60A如下固定，在IC芯片B上粘接非导电性的小片附着片(粘接层)64A，在小片附着片64A上固定IC芯片60A。另外，IC芯片60A和IC芯片60B例如由接合线等金属配线(未图示)在其与第一配线层110之间、或相互的IC芯片之间进行电连接。
设定IC芯片60A及IC芯片60B的外周都比第一配线层110的第一电感器12及第二电感器14的配线图案的外周框宽大。即，在第一电感器12及第二电感器14的配线图案的上层存在IC芯片60A及IC芯片60B。由此，即使来自第一电感器12及第二电感器14的配线图案的电磁场通过IC芯片60B，由于IC芯片60还进一步覆盖配线图案，因此，与仅有IC芯片60B的情况相比，可更有效地降低从配线图案产生的电磁场的泄漏。另外，由于配线图案和两个IC芯片60A、60B构成层积结构(重叠结构)，故与将第一电感器12及第二电感器14的配线图案和两个IC芯片60A、60B配置在从平面山看不同的区域的情况相比，可以将封装IC(电路装置)1B的面积进一步小型化。
另外，IC芯片60A及IC芯片60B与IC芯片60相同，是以LSI芯片为代表的半导体元件，特别是在硅衬底、SiGe衬底及GaAs衬底上形成了元件的半导体元件、或在Al2O3衬底上形成无源电路元件的无源元件，由于IC芯片的大部分由衬底材料占据，故IC芯片的介电常数为与衬底材料大致相同的12～13程度。
(第四实施例)
图17表示第四实施例的封装IC(电路装置)的剖面结构。该剖面结构相当于图3的B-B剖面。封装IC1从上层开始，具有密封树脂62、IC芯片60、小片附着片64、涂层(保护层)112、第一配线层110、电介质层115、第一导体层120、涂层118、小片附着片164、IC芯片160、小片附着片166、电介质层215。在第四实施例中，电介质层115作为插入式支承件(インタポ-ザ)起作用。在图17中，从密封树脂62到涂层118的结构如后所述，除在第一导体层120上没有桥接线路周围的导体图案50这一点以外，与图5相同。下面，以不同点为中心进行说明。
在电介质层215上粘接小片附着片166。在小片附着片166上固定IC芯片160。在IC芯片160上进一步粘接小片附着片164。在小片附着片164上粘接上述的从IC芯片60到涂层118的结构。另外，虽然省略了图示，但IC芯片60及IC芯片160例如通过接合线等在与第一配线层110之间或相互的IC芯片之间进行电连接。另外，电介质层215与电介质层115相同，可在单面或两面具有配线层及导体层，但在图17中将其省略。
IC芯片160在越过第一配线层110的第一电感器12及第二电感器14的配线图案外缘的位置具有外缘。因此，在本第四实施例中，设定IC芯片160的外周比第一配线图案及第二配线图案的外周框宽大。即，在第一电感器12的第一配线图案的下层存在IC芯片160。由此，第一电感器12及第二电感器14的配线图案的下层由IC芯片160覆盖。另外，如上所述，第一电感器12及第二电感器14的配线图案的上层由IC芯片60覆盖。
根据第四实施例的封装IC1，利用IC芯片60抑制从第一电感器12及第二电感器14向上侧泄漏电磁场，利用IC芯片160抑制从第一电感器12及第二电感器14向下侧泄漏电磁场。因此，不必设置用于抑制从第一电感器12及第二电感器14向下侧泄漏电磁场的导体图案50，使封装IC的制造工序变得容易。另外，由于第一电感器12及第二电感器14的配线图案和IC芯片60及IC芯片160构成层积结构，故与将它们配置在平面上不同的区域的情况相比，可将封装IC的面积小型化。另外，在IC芯片60及IC芯片160下侧的面，即背面是接地层的情况下，在该接地层也可以屏蔽来自第一电感器12及第二电感器14的电磁场的泄漏，更有效地抑制在IC芯片60及IC芯片160中电磁场的泄漏。
(第五实施例)
图18表示第五实施例的封装IC(电路装置)的剖面结构。该剖面结构相当于图3的B-B剖面。在图18中，与图17不同的主要是，螺旋图案从螺旋形状变为弯曲形状，及两个弯曲形状的螺旋图案的一个设置在配线层110上，另一个设置在第一导体层120上。下面，以不同点为中心进行说明。
在第一配线层110上形成有弯曲形状的螺旋图案的第三电感器12A。在第一导体层120上形成有弯曲形状的螺旋图案的第三电感器14A。如图17所述，由于电磁场从螺旋图案向下侧的泄漏被IC芯片160抑制，故不必在第一导体层120上设置导体图案50。因此，可在第一导体层120上形成第四电感器14A，与在配线层110上形成第三电感器12A及第四电感器14A两者的情况相比，可进一步将封装IC的面积小型化。
以上以实施例为主说明了本发明。该实施例是示例，可对它们的各构成要素及各处理工艺的组合进行各种变形，另外，从业者应当理解这些变形例也属于本发明。
在实施例中，对FM调谐器用电路衬底装置100进行了说明，但电路衬底装置100也可以用作其它用途。例如，电路衬底装置100也可以用作TV调频器用，另外，也可以用作无线终端。在电路衬底装置100上既可以搭载IC芯片，也可以搭载无源部件等。在实施例中，对具有两个配线层的两层结构进行了说明，但电路衬底装置100也可以构成具有三个以上配线层的层积结构。另外，电路衬底装置100既可以构成封装IC的基础，也可以构成模块或副仪表板等。
在实施例中，说明了使用MOS晶体管作为振荡电路10的高频振荡用晶体管的例子，但也可以使用双极晶体管作为振荡电路10的高频振荡用晶体管。另外，桥接线路30不限于将各图所示的第一接点36及第二接点38、或第一接点36、第二接点38及第三接点39连接的直线状的最短配线。桥接线路30也可以为折线状或曲线状的配线。这种情况下，电路设计的自由度增大。
另外，第一接点36及第二接点38、或第一接点36、第二接点38及第三接点39的纵向的位置不限于如各图所示一致的情况。它们纵向的位置也可以偏移(可以错位)。此时，电路设计的自由度提高。如图9A-B及图10A-B所示，这特别是在将第一电感器12及第二电感器14设为长方形形状的情况下显著。另外，在图11A-C及图12所示的变形例中，与图8A-B相同，表示了在第一配线层110上构成与控制电压输入端子4连接的结点B的例子，但结点B也可以形成在仪表板80上。此时，在第二配线层120上，不需要设置第三电极78，可进一步降低泄漏到电路衬底装置100外部的电磁场。
另外，形成螺旋状的第一配线图案及第二配线图案不限于如各图所示的方形形状。形成螺旋状的第一配线图案及第二配线图案也可以为圆形状、椭圆形状或任意的多边形形状。另外，对在电路衬底装置100上形成第一电感器12及第二电感器14两个螺旋图案的情况进行了说明，但也可以在第一配线层110上形成其它规定的配线图案。在该情况下，也可以在电介质层115上形成与规定的配线图案电连接的通路，在第二配线层120上形成与通路连接的桥接线路30、和在越过第一配线层110的配线图案外缘的位置具有外缘的导体图案50。由此，可将从配线图案泄漏到第二配线层120下方的电场量降低。另外，由于桥接线路30作为共面线路起作用，从而也可降低来自桥接线路30的电磁场的泄漏量。
在实施例中，说明了由接合线等将IC芯片60与第一配线层110电连接的情况，但将IC芯片60和第一配线层110电连接的方法不限于此。例如，也可以将IC芯片60利用倒装片法安装在第一配线层110上。此时，可谋求封装IC1的轻量化。另外，封装IC1的设计自由度增大。
在实施例3中，说明了IC芯片两个都在越过第一配线层110的配线图案的外缘的位置具有外缘的情况，但也可以是一个IC芯片在越过第一配线层110的配线图案的外缘的位置具有外缘，降低产生的电场向上方泄漏的量，而另一个IC芯片与覆盖第一配线层110的配线图案的部分对应，由于产生的电磁场向上方泄漏的量降低，因此，在重叠具有两个IC芯片的电路装置整体1B中，可进一步降低产生的电磁场向上方泄漏的量。另外，在实施例4中，说明了IC芯片160在越过第一电感器12及第二电感器14的配线图案外缘的位置具有外缘的情况，但在IC芯片160在越过第一电感器12及第二电感器14的配线图案外缘的位置没有外缘的情况下，也可以降低电磁场向下方泄漏的量。
另外，在实施例3中，对两个IC芯片重叠的情况进行了说明，但即使IC芯片为三个以上，只要其中至少一个IC芯片在越过第一配线层110的配线图案的外缘的位置具有外缘即可。
在各实施例中，对同时屏蔽或抑制电磁场向具有螺旋图案的电路装置的两侧(上侧、下侧)泄漏的情况进行了说明，但如若在具有螺旋图案的电路装置上侧配置IC芯片60，则至少可抑制电磁场向上侧的泄漏。另外，在各实施例中，对覆盖螺旋图案的整个面来配置IC芯片60的情况进行了说明，但即使在覆盖螺旋图案的一部分来配置IC芯片60的情况下，在至少由IC芯片60覆盖的部分，当然也可以抑制来自螺旋图案的电磁场的泄漏。

Claims (20)

1、一种电路衬底装置，其特征在于，包括：第一配线层，其具有形成螺旋状的第一配线图案、和形成螺旋状的第二配线图案；电介质层，其具有与所述第一配线图案及所述第二配线图案分别电连接的第一通路及第二通路；第二配线层，其具有将所述第一通路及所述第二通路电连接的桥接线路、和设于所述桥接线路周围并在越过所述第一配线层的所述第一配线图案及所述第二配线外缘的位置具有外缘的导体图案。
2、如权利要求1所述的电路衬底装置，其特征在于，在所述第二配线层上，所述桥接线路通过在周围设置所述导体图案来作为共面线路起作用。
3、如权利要求2所述的电路衬底装置，其特征在于，所述共面线路的特性阻抗设定为比所述第一配线图案或所述第二配线图案的特性阻抗低。
4、如权利要求1所述的电路衬底装置，其特征在于，在所述第二配线层上，所述桥接线路和所述导体图案间的间隙被设定为所述第一配线图案或所述第二配线图案中配线间的距离以下。
5、如权利要求1所述的电路衬底装置，其特征在于，所述第二配线层具有与所述第一通路及所述第二通路分别电连接的第一电极及第二电极，来取代所述桥接线路。
6、一种电路衬底装置，其特征在于，包括：第一配线层，其具有规定的配线图案；电介质层，其具有与所述规定的配线图案电连接的通路；第二配线层，其具有与所述通路连接的桥接线路、和设于所述桥接线路周围并在越过所述第一配线层的所述规定配线图案外缘的位置具有外缘的导体图案。
7、如权利要求6所述的电路衬底装置，其特征在于，在所述第二配线层上，所述桥接线路通过在周围设置所述导体图案来作为共面线路起作用。
8、如权利要求7所述的电路衬底装置，其特征在于，所述共面线路的特性阻抗设定为比所述规定配线图案的特性阻抗低。
9、一种电路装置，其特征在于，包括：电介质层；配线层，其设于所述电介质层的一个面上，具有形成螺旋状的配线图案；电路元件，其设于与所述配线图案重叠的位置，在所述配线层的越过所述配线图案的外缘的位置具有外缘。
10、如权利要求9所述的电路装置，其特征在于，还包括覆盖所述配线层的保护层，所述电路元件介由非导电性粘接层设置于所述保护层。
11、如权利要求9所述的电路装置，其特征在于，在所述电介质层的另一个面上，还包括在隔着所述电介质层与所述配线图案对向的位置设置的另一电路元件。
12、如权利要求9所述的电路装置，其特征在于，还包括：另一配线层，其设于所述电介质层的另一个面上，具有形成螺旋状的配线图案；另一电路元件，其设于重叠所述另一配线层的所述配线图案的位置，在越过所述另一配线层的所述配线图案外缘的位置具有外缘。
13、如权利要求9所述的电路装置，其特征在于，还包括导体层，该导体层设于所述电介质层的另一面上，在越过所述配线层的配线图案外缘的位置具有外缘。
14、如权利要求13所述的电路装置，其特征在于，所述形成螺旋状的配线图案是弯曲形形成的配线图案。
15、如权利要求9所述的电路装置，其特征在于，还包括密封所述电路元件的密封树脂。
16、如权利要求9所述的电路装置，其特征在于，所述电路元件是将第一电路元件和第二电路元件重叠而构成的，其中，上述第一电路元件设于重叠所述配线图案的位置，在所述配线层的越过配线图案的外缘的位置具有外缘，上述第二电路元件在任意的位置具有外缘。
17、如权利要求16所述的电路装置，其特征在于，所述第二电路元件设于重叠所述第一电路元件的位置，在越过配线层的配线图案外缘的位置具有外缘。
18、如权利要求9所述的电路装置，其特征在于，所述配线图案是形成螺旋状的第一配线图案、和形成螺旋状的第二配线图案，所述电介质层具有与所述第一配线图案及所述第二配线图案分别电连接的第一通路及第二通路，还包括另一个配线层，该配线层具有将所述第一通路及所述第二通路电连接的桥接线路、和设于所述桥接线路周围并在所述配线层的越过所述第一配线图案及所述第二配线图案的外缘的位置具有外缘的导体图案。
19、如权利要求18所述的电路装置，其特征在于，在所述另一个配线层中，所述桥接线路通过在周围设置所述导体层而作为共面线路起作用。
20、如权利要求19所述的电路装置，其特征在于，所述其面线路的特性阻抗设定为比所述第一配线图案或所述第二配线图案的特性阻抗低。
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