CN1825545A - 耐磨耗介电层的制作方法 - Google Patents
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Abstract
首先提供一基底，该基底包括多个连接垫。接着至少进行一等离子体辅助化学气相沉积工艺，以于该基底的表面沉积一介电层，且该等离子体辅助化学气相沉积工艺利用一高频－低频等离子体交错方式进行。最后进行一各向异性蚀刻工艺，以于该介电层中形成多个对应于这些连接垫的开口，且各开口的侧壁呈向外倾斜状。
Description
技术领域
本发明涉及一种制作介电层的方法，特别是涉及一种利用高频-低频等离子体交错方式进行等离子体辅助化学气相沉积工艺，以制作耐磨耗介电层的方法。
背景技术
于半导体元件与微机电元件的制作上，介电层主要用以提供绝缘与保护等功能，因此随着用途不同，介电层的选择必须考虑到介电常数的大小、结构强度以及介电层本身与其它材料的应力问题等。一般常作为介电层的材料主要包括氧化硅与氮化硅等，其中氧化硅由于介电常数较高，且氧化硅与半导体材料-(例如硅基底)之间的应力较小，因此常用作强调介电特性的栅极介电层的材料，而另一方面，氮化硅由于本身材料结构较致密，常用作为半导体元件与微机电元件的保护层之用，因此对于耐磨性与亲水性的要求亦较高。
然而由于氮化硅与半导体材料的应力较高，因此利用沉积工艺制作的氮化硅层的厚度具有一定的限制，否则极易产生龟裂(crack)或剥落(peeling)等问题。一般而言，氮化硅层的厚度一旦大于数微米以上，其应力即高于1000MPa，因此一般氮化硅层的厚度均低于1微米。
由于氮化硅层的高应力问题为氮化硅沉积工艺中亟待克服的问题，鉴于此，申请人根据多年半导体工艺的经验，拟提供一种耐磨耗介电层的制作方法，以有效降低介电层的应力，并同时增加介电层的耐磨性与亲水性。
发明内容
因此，本发明的主要目的在提供一种制作耐磨耗介电层的方法，以克服现有技术无法解决的难题。
根据本发明的权利要求，为一种耐磨耗介电层的制作方法，包括下列步骤。首先提供一基底，该基底包括多个元件，以及多个连接垫设置于该基底的表面并与这些元件电连接。接着至少进行一等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)工艺，以于该基底的表面沉积一介电层，且该等离子体辅助化学气相沉积工艺利用一高频-低频等离子体交错方式进行。最后于该介电层的表面形成一屏蔽图案，并进行一各向异性蚀刻工艺，以于该介电层中形成多个对应于这些连接垫的开口，这些开口曝露出这些连接垫，且各开口的侧壁呈向外倾斜状。
由于本发明利用高频-低频等离子体交错方式进行等离子体辅助化学气相沉积工艺，因此沉积出高硬度与低应力的介电层。同时更进一步于介电层中形成具有向外倾斜侧壁的开口，藉以提升后续扩散阻绝层与晶种层的阶梯覆盖性，进而制作出结构良好的覆晶凸块，故可有效提升后续封装工艺的成品率与可靠性。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图8为本发明的一优选实施例耐磨耗介电层的制作方法的示意图。
简单符号说明
10 基底 12 元件
14 连接垫 16 插塞
18 表面介电层 20 第一氧化硅层
22 氮化硅层 24 第二氧化硅层
26 屏蔽图案 28 开口
30 凸块底层金属层 32 扩散阻绝层
34 晶种层 36 屏蔽图案
38 覆晶凸块
具体实施方式
请参考图1至图8。图1至图8为本发明的一优选实施例耐磨耗介电层的制作方法的示意图。如图1所示，首先提供一基底10，且基底10包括多个元件12，以及多个连接垫14设置于基底10的表面，并分别利用一插塞16与元件12电连接，其中元件12为半导体元件或微机电元件等。此外，基底10的表面还包括一表面介电层18。接着对表面介电层18进行一表面处理工艺，以去除表面介电层18上附着的有机污染物与微粒等，同时增加表面介电层18与后续形成的介电层(图未示)之间的附着力。于本实施例中，表面处理工艺包括下列步骤：
(一)进行一清洗工艺，初步去除表面介电层18上的有机污染物与微粒；
(二)进行一等离子体清洗(plasma cleaning)工艺，进一步去除有机污染物；
(三)进行一等离子体蚀刻(plasma etching)工艺，增加表面介电层18的表面洁净度与表面粗糙度；以及
(四)进行一等离子体表面处理(plasma surface treatment)工艺，提升表面介电层18的活性，以增加后续介电层的附着性。
如图2所示，进行一沉积工艺，以于表面介电层18与连接垫14的表面形成一第一氧化硅层20，其中第一氧化硅层20为一应力缓冲层。如图3所示，接着进行一等离子体辅助化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)工艺，以于第一氧化硅层20的表面沉积一氮化硅层22，其中等离子体辅助化学气相沉积工艺利用一高频-低频等离子体交错方式进行，且于本实施例中，等离子体辅助化学气相沉积工艺的高频等离子体的频率为13.56MHz，而低频等离子体的频率则介于150至400KHz之间。藉由高频-低频等离子体交错方式所形成的氮化硅层22由于含氢量较少，在厚度达到2至3微米以上的情况下，其应力仍可维持于100MPa之下，同时并具有高硬度与耐磨耗的特性。此外，为增加亲水性，可依需要于氮化硅层22的表面再形成一第二氧化硅层24，其中第二氧化硅层24可利用沉积、涂布或浸泡等方式形成。
本发明的方法于利用高频-低频等离子体交错方式进行等离子体辅助化学气相沉积工艺，以于表面介电层18上形成氮化硅层22，藉以提升氮化硅层22的硬度并降低应力，同时于上述实施例中，氮化硅层22之下包括第一氧化硅层20，且氮化硅层22的上方还包括第二氧化硅层24，然而本发明的方法并不限局于此。举例来说，基底10的表面亦可不设表面介电层18，而将第一氧化硅层20可直接形成于基底10的表面，或是由氮化硅层22构成一单一介电层，并直接将氮化硅层22设置于基底10或表面介电层18上，而不设置第一氧化硅层20。
上述为本发明耐磨耗介电层的制作方法的优选实施例，本发明还进一步提供后续制作介电层开口与覆晶凸块的方法。如图4所示，于第二氧化硅层24的表面形成一屏蔽图案26，例如一光致抗蚀剂图案。如图5所示，接着进行一各向异性蚀刻工艺，例如一干蚀刻工艺，去除未被屏蔽图案26的第二氧化硅层24、氮化硅层22与第一氧化硅层20，以形成多个开口28，藉以曝露出连接垫14。值得注意的是屏蔽图案26的厚度取决于第一氧化硅层20、氮化硅层22与第二氧化硅层24的厚度，以避免造成过度蚀刻或蚀刻不足的问题。另外，透过工艺参数的控制，例如蚀刻气体的流量与组成，以及电压等参数的控制，开口28的侧壁为外向倾斜状，以提升后续薄膜的阶梯覆盖性，同时于本实施例中，侧壁倾斜角度介于60度至90度，并以介于60度至80度为优选。
如图5所示，接着去除屏蔽图案(图未示)，并更进一步进行一表面活化工艺，例如一氧气等离子体处理工艺，以提高第二氧化硅层24表面的亲水性。如图6所示，于第二氧化硅层24、开口28的侧壁与连接垫14上形成一凸块底层金属层(under bump metallurgy layer，UBM layer)30，其中凸块底层金属层30包括一扩散阻绝层(diffusion barrier layer)32与一晶种层(seedlayer)34。于本实施例中，扩散阻绝层32与晶种层34利用溅射方式形成，但不限于此。另外，扩散阻绝层32可为一单层结构或一双层结构，其材料可视阻隔效果选用钨(W)、钨化钛(TiW)、钽/氮化钽(Ta/TaN)与钛/氮化钛(Ti/TiN)等材料。随后于于晶种层34的表面形成一屏蔽图案36，例如一光致抗蚀剂图案。其中屏蔽图案36曝露出开口28与开口28边缘位置，藉以定义出覆晶凸块(图未示)的位置。
如图7所示，接着利用镀膜技术，例如进行一电镀工艺或一无电镀工艺，于未被屏蔽图案36覆盖的晶种层34的表面成长出多个覆晶凸块38。如图8所示，最后去除屏蔽图案36，并去除未被覆晶凸块38覆盖的晶种层34与扩散阻绝层32。
由上述可知，本发明利用高频-低频等离子体交错方式进行等离子体辅助化学气相沉积工艺，可沉积出高硬度与低应力的氮化硅层，同时更进一步于氮化硅层形成具有向外倾斜侧壁的开口，藉以提升后续扩散阻绝层与晶种层的阶梯覆盖性，进而制作出结构良好的覆晶凸块，故可有效提升后续封装工艺的成品率与可靠性。
相较于现有技术，本发明具有如下优点：
(一)利用高频-低频等离子体交错方式进行等离子体辅助化学气相沉积工艺，可有效降低氮化硅层的含氢量，藉此增加耐磨性并降低应力。
(二)介电层的开口具有向外倾斜侧壁的开口，故后续扩散阻绝层与晶种层具有良好的阶梯覆盖性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (23)
1.一种耐磨耗介电层的制作方法，包括：
提供一基底，该基底包括：
多个元件，设置于该基底中；
多个连接垫设置于该基底的表面并与这些元件电连接；以及；
一表面介电层，设于该基底的表面并曝露出这些连接垫；
进行一表面处理工艺，且该表面处理工艺至少包括一等离子体蚀刻(plasma etching)工艺；
至少进行一等离子体辅助化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)工艺，以于该表面介电层的表面沉积一介电层，且该等离子体辅助化学气相沉积工艺利用一高频-低频等离子体交错方式进行；以及
于该介电层的表面形成一屏蔽图案，并进行一各向异性蚀刻工艺，以于该介电层中形成多个对应于这些连接垫的开口，这些开口曝露出这些连接垫，且各开口的侧壁呈向外倾斜状。
2.如权利要求1所述的方法，其中该表面处理工艺还包括于该等离子体蚀刻工艺之前依序进行一清洗工艺与一等离子体清洗(plasma cleaning)工艺。
3.如权利要求1所述的方法，其中该表面处理工艺还包括于该等离子体蚀刻工艺之后进行一等离子体表面处理(plasma surface treatment)工艺。
4.如权利要求1所述的方法，其中该介电层为一氮化硅层。
5.如权利要求1所述的方法，其中该介电层为一复合介电层。
6.如权利要求5所述的方法，其中该复合介电层包括一氮化硅层与一氧化硅层，且该氮化硅层藉由该等离子体辅助化学气相沉积工艺并利用该高频-低频等离子体交错方式所形成。
7.如权利要求5所述的方法，其中该复合介电层由下至上依序包括一第一氧化硅层、一氮化硅层与一第二氧化硅层，且该氮化硅层藉由该等离子体辅助化学气相沉积工艺并利用该高频-低频等离子体交错方式所形成。
8.如权利要求1所述的方法，其中各该开口的侧壁的倾斜角度介于60至90度。
9.如权利要求1所述的方法，还包括于形成这些开口后对该介电层进行一表面活化工艺。
10.如权利要求1所述的方法，还包括于形成这些开口后制作多个覆晶凸块(solder bump)的步骤。
11.如权利要求10所述的方法，其中制作这些覆晶凸块的步骤包括：
于该介电层表面形成一凸块底层金属层(under bump metallurgy layer，UBM layer)；
于该凸块底层金属层的表面形成一屏蔽图案，该屏蔽图案曝露出这些开口；
利用电镀方式长出这些覆晶凸块；以及
去除该屏蔽图案与未被这些覆晶凸块覆盖的该凸块底层金属层。
12.如权利要求11所述的方法，其中该凸块底层金属层包括一扩散阻绝层(diffusion barrier layer)与一晶种层(seed layer)。
13.一种耐磨耗介电层的制作方法，包括：
提供一基底；
进行一表面处理工艺；以及
进行一等离子体辅助化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)工艺，以于该基底的表面沉积一氮化硅层，且该等离子体辅助化学气相沉积工艺利用一高频-低频等离子体交错方式进行。
14.如权利要求13所述的方法，其中该基底的表面还包括一表面介电层。
15.如权利要求13所述的方法，其中该表面处理工艺包括下列步骤：
进行一清洗工艺；
进行一等离子体清洗(plasma cleaning)工艺；
进行一等离子体蚀刻(plasma etching)工艺；以及
进行一等离子体表面处理(plasma surface treatment)工艺。
16.如权利要求13所述的方法，还包括沉积该氮化硅层之前先于该基底的表面形成一第一氧化硅层。
17.如权利要求13所述的方法，还包括于沉积该氮化硅层后，于该氮化硅层的表面形成一第二氧化硅层。
18.如权利要求13所述的方法，其中该基底还包括多个元件，以及多个连接垫设置于该基底的表面并与这些元件电连接。
19.如权利要求18所述的方法，还包括于形成该氮化硅层后，于氮化硅层中形成多个对应于这些连接垫的开口的步骤。
20.如权利要求19所述的方法，还包括于形成这些开口后进行一表面活化工艺。
21.如权利要求19所述的方法，其中形成这些开口的步骤包括：
于该氮化硅层的表面形成一屏蔽图案，该屏蔽图案曝露出相对应于这些连接垫的该氮化硅层；以及
进行一各向异性蚀刻工艺，去除未被该屏蔽图案保护的该氮化硅层以形成这些开口，以曝露出这些连接垫，且各开口的侧壁呈向外倾斜状。
22.如权利要求19所述的方法，其中各该开口的侧壁的倾斜角度介于60至90度。
23.如权利要求19所述的方法，还包括于形成这些开口后制作多个覆晶凸块(solder bump)的步骤。
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