CN1825544A - 芯片型低介电常数介电层和平面电感元件的制作方法 - Google Patents
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Abstract
一种芯片型Low－k介电层的制作方法。首先提供一半导体基底，且该半导体基底包括多个连接垫。接着于该半导体基底的表面形成一光感应介电层，并进行一曝光暨显影工艺，去除部分该光感应介电层以形成多个开口，其中这些开口至少曝露出这些连接垫，且各该开口的侧壁呈向外倾斜状。
Description
技术领域
本发明涉及一种芯片型低介电常数(Low-k)介电层和平面电感元件的制作方法，特别是涉及一种于光感应介电层中形成具有侧壁向外倾斜结构的开口，进而制作出平面电感元件的方法。
背景技术
于半导体元件的制作上，介电层主要用以提供绝缘功能，介电层的选择必须考虑到介电常数的大小，以及介电层与其它材料的应力问题等。另外，于形成介电层后通常必须于介电层中形成开口，以进一步制作出焊料凸块或是其它无源元件，特别是对于用以形成平面电感元件(planar inductorcomponent)的介电层开口而言，因此介电层开口的形状与表面性质更是攸关平面电感元件的电性表现，如Q值(Q value)。
请参考图1至图4。图1至图4为现有制作一low-k介电层的方法示意图。如图1所示，首先提供一半导体基底10，且半导体基底10包括多个半导体元件12，以及多个与半导体元件12电连接的连接垫14。如图2所示，接着于半导体基底10的表面形成一介电层16，且介电层16同时覆盖半导体基底10与连接垫14上，其中介电层16使用二氧化硅或苯环丁烯(BCB)等材料。
如图3所示，于介电层16的表面涂布一光致抗蚀剂层(图未示)，并利用一曝光暨显影工艺于介电层16的表面形成一光致抗蚀剂图案18，以定义出介电层开口的图案。随后利用光致抗蚀剂图案18作为屏蔽进行一蚀刻工艺，去除未被光致抗蚀剂图案18保护的介电层16，以于连接垫14上方形成多个开口20。如图4所示，去除光致抗蚀剂图案18，完成现有low-k介电层的制作。
由上述可知，现有技术利用光致抗蚀剂图案18作为屏蔽，并配合蚀刻工艺以于介电层16中形成开口20，然而此种作法往往容易产生下列缺点。首先，蚀刻选择比(光致抗蚀剂/介电层)不易控制，因此容易造成开口20的上半部产生缺陷。其次，于蚀刻工艺中蚀刻速率与蚀刻终点检测(end pointdetect，EPD)不易掌握，因此容易于开口20的下半部产生底切22与残留物24，如图3与图4所示。
一旦介电层开口的形状与表面性质不佳，将严重影响后续制作的焊料凸块(solder bump)或平面电感元件的电性表现。有鉴于此，申请人根据多年半导体工艺的经验，拟提供一种芯片型Low-k介电层的制作方法，以确保介电层开口的形状与表面性质，进而提升半导体元件与工艺的成品率。
发明内容
因此，本发明的主要目的在提供一种制作介电层的方法，以克服现有技术无法解决的难题。
本发明的另一目的在于提供一种制作平面电感元件的方法。
根据本发明的一优选实施例，揭露一种芯片型Low-k介电层的制作方法，包括下列步骤。首先提供一半导体基底，且该半导体基底包括多个连接垫。接着于该半导体基底的表面形成一光感应介电层。最后进行一曝光暨显影工艺，去除部分该光感应介电层以形成多个开口，这些开口至少曝露出这些连接垫，且各该开口的侧壁呈向外倾斜状。
根据本发明的另一优选实施例，揭露一种制作平面电感元件(planarinductor component)的方法，包括下列步骤。首先提供一半导体基底，且该半导体基底包括多个连接垫。接着于该半导体基底的表面形成一光感应介电层，并进行一曝光暨显影工艺，去除部分该光感应介电层以形成多个开口，这些开口至少曝露出这些连接垫，且各该开口的侧壁呈向外倾斜状。随后于该光感应介电层的表面依序形成一扩散阻绝层(diffusion barrier layer)与一晶种层(seed layer)，该扩散阻绝层同时覆盖该光感应介电层与该连接垫。于该晶种层的表面形成一屏蔽图案，该屏蔽图案曝露出这些开口，并利用镀膜技术(plating technology)于未被该屏蔽图案覆盖的该晶种层的表面成长出多个金属结构。最后去除该屏蔽图案与未被这些金属结构覆盖的该晶种层与该扩散阻绝层，并于这些金属结构的表面形成一抗氧化膜。
由于本发明使用光感应材料作为介电层，因此可直接利用曝光暨显影工艺形成具有向外倾斜的侧壁的开口，藉以使后续形成的扩散阻绝层与晶种层具有良好的阶梯覆盖度，进而制作电性优良的平面电感元件。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图4为现有制作一low-k介电层的方法示意图。
图5至图7为本发明的一优选实施例芯片型Low-k介电层的制作方法的示意图。
图8至图12为本发明制作平面电感元件的方法示意图。
简单符号说明
10 半导体基底 12 半导体元件
14 连接垫 16 介电层
18 光致抗蚀剂图案 20 开口
22 底切 24 残留物
50 半导体基底 52 半导体元件
54 连接垫 56 光感应介电层
58 开口 60 扩散阻绝层
62 晶种层 64 屏蔽图案
66 金属结构 68 抗氧化膜
具体实施方式
请参考图5至图7。图5至图7为本发明的一优选实施例芯片型Low-k介电层的制作方法的示意图。如图5所示，首先提供一半导体基底50，半导体基底50包括多个半导体元件52，以及多个与半导体元件52电连接的连接垫54，例如金属连接垫。如图6所示，接着于半导体基底50的表面形成一光感应介电层56，且光感应介电层56同时覆盖于半导体基底50与连接垫54上，其中光感应介电层56除本身具有介电性质外，同时又可直接利用曝光暨显影工艺定义出所需的图案。而于本实施例中，光感应介电层56选用光感应苯环丁烯(photosensitive BCB)或低介电常数的聚亚酰胺(polyimide)材料，但不限于此。另外，值得注意的是于半导体基底50的表面形成光感应介电层56之前，可视需要对半导体基底50的表面进行一表面活化工艺，表面活化工艺可选用湿蚀刻工艺、干蚀刻工艺或等离子体工艺等任一种或上述工艺的组合，藉以去除连接垫54表面的氧化物、有机污染物及微粒，并同时增加光感应介电层56与半导体基底50的附着力。光感应介电层56的厚度则可视电性要求加以调整，举例来说，若欲制作平面电感元件，则光感应介电层56的厚度可针对平面电感元件的Q值要求加以调整。
如图7所示，接着进行一曝光暨显影工艺，去除部分光感应介电层56以于连接垫54上方形成多个开口58，同时并进行一烘烤工艺以增加光感应介电层56的结构强度。由于本发明的方法利用光感应介电层56的感光特性，直接透过曝光暨显影工艺形成开口58，因此透过曝光量的调整，例如使用一灰阶掩模(halftone mask)，可制作出具有向外倾斜的侧壁的开口58，进而使后续堆栈于开口58内的薄膜具有优选的阶梯覆盖性(step coverage)，其中于本实施例中开口58的侧壁倾斜角度介于45至60度。
图5至图7所示为本发明芯片型Low-k介电层的制作方法，配合上述芯片型Low-k介电层的制作方法，本发明更进一步提供一种制作平面电感元件(planar inductor component)的方法。请继续参考图8至图12，并请一并参考图5至图7。图8至图12为本发明制作平面电感元件的方法示意图。如图8所示，于光感应介电层56与连接垫54的表面依序形成一扩散阻绝层60与一晶种层62。其中于本实施例中，扩散阻绝缘60与晶种层62利用溅射方式形成，但不限于此。另外，扩散阻绝层60可为一单层结构或一双层结构，其材料可视阻隔效果选用钨(W)、钨化钛(TiW)、钽/氮化钽(Ta/TaN)与钛/氮化钛(Ti/TiN)等材料，晶种层62则视后续欲形成的平面电感元件的材料，而选用金(Au)与铜(Cu)等。
如图9所示，接着于晶种层62的表面形成一屏蔽图案64，例如一光致抗蚀剂图案，其中屏蔽图案64曝露出开口58与开口58边缘位置。如图10所示，接着利用镀膜技术，例如进行一电镀工艺或一无电镀工艺，于未被屏蔽图案64覆盖的晶种层62的表面成长出多个金属结构66，其中金属结构66由俯视方向观察呈水平方向排列的螺旋状结构。
如图11所示，去除屏蔽图案64，并一并去除未被金属结构66覆盖的晶种层62与扩散阻绝层60。接着进行一高温回火工艺，以确保金属结构66的稳固并降低其阻值。如图12所示，最后于金属结构66的表面形成一抗氧化膜68，例如一光感应高分子膜，即完成本发明平面电感元件的制作。
由上述可知，本发明使用光感应材料作为介电层，因此可直接利用曝光暨显影工艺形成具有向外倾斜的侧壁的开口，藉以使后续形成的扩散阻绝层与晶种层具有良好的阶梯覆盖度，进而制作出电性优良的平面电感元件。值得注意的是利用本发明的方法除应用于制作平面电感元件外，亦可应用于其它无源元件或结构，如焊料凸块的制作。
相较于现有技术，本发明的方法具有以下优点：
(一)工艺步骤简化，可降低生产时间并增加产能。
(二)介电层开口无底切与残留物的现象，因此扩散阻绝层与晶种层的阶梯覆盖性良好。
(三)金属结构不致产生气泡(bubble)情形，因此可确保平面电感元件的电性表现。
(四)电子迁移阻抗(electro-migration resistance)佳。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (18)
1.一种制作介电层的方法，包括：
提供一半导体基底，且该半导体基底包括多个连接垫；
于该半导体基底的表面形成一光感应介电层；以及
进行一曝光暨显影工艺，去除部分该光感应介电层以形成多个开口，这些开口至少曝露出这些连接垫，且各该开口的侧壁呈向外倾斜状。
2.如权利要求1所述的方法，还包括进一步形成多个平面电感元件(planar inductor component)的步骤，包括：
于该光感应介电层的表面依序形成一扩散阻绝层(diffusion barrier layer)与一晶种层(seed layer)，且该扩散阻绝层同时覆盖该光感应介电层与该连接垫；
于该晶种层的表面形成一屏蔽图案，该屏蔽图案曝露出这些开口；
利用电镀方式于未被该屏蔽图案覆盖的该晶种层的表面成长出至少多个金属结构；以及
去除该屏蔽图案与未被这些金属结构覆盖的该晶种层与该扩散阻绝层；
其中这些金属结构即为这些平面电感元件。
3.如权利要求2所述的方法，还包括于去除未被这些金属结构覆盖的该晶种层与该扩散阻绝层之后，进行一高温回火工艺。
4.如权利要求2所述的方法，还包括于去除未被这些金属结构覆盖的该晶种层与该扩散阻绝层之后，于这些金属结构的表面形成一抗氧化膜。
5.如权利要求1所述的方法，其中该半导体基底还包括多个半导体元件设置于各该连接垫下方并与各该连接垫电连接。
6.如权利要求1所述的方法，还包括于形成该光感应介电层之前先对该半导体基底进行一表面活化工艺。
7.如权利要求6所述的方法，其中该表面活化工艺为一蚀刻工艺。
8.如权利要求1所述的方法，其中该光感应介电层的材料为光感应苯环丁烯(photosensitive BCB)。
9.如权利要求1所述的方法，其中该光感应介电层的材料为低介电常数的聚亚酰胺(polyimide)。
10.如权利要求1所述的方法，其中各该开口的侧壁的倾斜角度约介于45至60度。
11.一种制作平面电感元件(planar inductor component)的方法，包括：
提供一半导体基底，且该半导体基底包括多个连接垫；
于该半导体基底的表面形成一光感应介电层；
进行一曝光暨显影工艺，去除部分该光感应介电层以形成多个开口，这些开口至少曝露出这些连接垫，且各该开口的侧壁呈向外倾斜状；
于该光感应介电层的表面依序形成一扩散阻绝层(diffusion barrier layer)与一晶种层(seed layer)，该扩散阻绝层同时覆盖该光感应介电层与该连接垫；
于该晶种层的表面形成一屏蔽图案，该屏蔽图案曝露出这些开口；
利用镀膜技术(plating technology)于未被该屏蔽图案覆盖的该晶种层的表面成长出多个金属结构；
去除该屏蔽图案与未被这些金属结构覆盖的该晶种层与该扩散阻绝层；以及
于这些金属结构的表面形成一抗氧化膜；
其中这些金属结构即为平面电感元件。
12.如权利要求11所述的方法，其中该半导体基底还包括多个半导体元件设置于这些连接垫下方并与各该连接垫电连接。
13.如权利要求11所述的方法，还包括于形成该光感应介电层之前先对该半导体基底进行一表面活化工艺。
14.如权利要求13所述的方法，其中该表面活化工艺为一蚀刻工艺。
15.如权利要求11所述的方法，还包括于去除未被这些金属结构覆盖的该晶种层与该扩散阻绝层之后，进行一高温回火工艺。
16.如权利要求11所述的方法，其中该光感应介电层的材料为光感应苯环丁烯(photosensitive BCB)。
17.如权利要求11所述的方法，其中该光感应介电层的材料为低介电常数的聚亚酰胺(polyimide)。
18.如权利要求11所述的方法，其中各该开口的侧壁的倾斜角度约介于45至60度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108231728A (zh) * | 2016-12-12 | 2018-06-29 | 英飞凌科技奥地利有限公司 | 半导体器件、电子组件及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383916B1 (en) * | 1998-12-21 | 2002-05-07 | M. S. Lin | Top layers of metal for high performance IC's |
| KR20010071544A (ko) * | 1999-04-23 | 2001-07-28 | 롤페스 요하네스 게라투스 알베르투스 | 연성 페라이트 재료로 이루어진 보디를 포함하는 50㎒보다큰 동작 주파수를 갖는 반도체 장치 |
| US7671714B2 (en) * | 2001-08-09 | 2010-03-02 | Nxp B.V. | Planar inductive component and a planar transformer |
-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7795131B2 (en) | 2006-12-15 | 2010-09-14 | Touch Micro-System Technology Inc. | Method of fabricating metal interconnects and inter-metal dielectric layer thereof |
| CN108231728A (zh) * | 2016-12-12 | 2018-06-29 | 英飞凌科技奥地利有限公司 | 半导体器件、电子组件及方法 |
| US11380612B2 (en) | 2016-12-12 | 2022-07-05 | Infineon Technologies Austria Ag | Semiconductor device, electronic component and method |
Also Published As
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Granted publication date: 20081126 Termination date: 20150225 |
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| EXPY | Termination of patent right or utility model |