CN1779972A - 包覆有倒装芯片封装件的半导体装置及其制法 - Google Patents

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Abstract

本发明是包覆有倒装芯片封装件的半导体装置及其制法，该装置包括：承载件、倒装芯片封装件、第二芯片、焊线及第二封装胶体；其制法是将经过测试的倒装芯片封装件接置在承载件的顶面，并借多个第一导电组件电性连接该倒装芯片封装件与承载件，在该倒装芯片式封装件上接置至少一个第二芯片，借由多个第二导电组件与该承载件电性连接，接着在该承载件上形成包覆该倒装芯片封装件及第二芯片的封装胶体后，在该承载件底面上植接多个焊球，供该第一芯片与第二芯片与外界形成电性连接关系；本发明能提高制成品的优良率，因承载件无须使用昂贵的增层基板，所以能降低封装成本。

Description

包覆有倒装芯片封装件的半导体装置及其制法
技术领域
本发明是关于一种球栅阵列半导体封装件及其制法，特别是关于一种具有多芯片的球栅阵列半导体封装件及其制法。
背景技术
现今的电子产品除了要轻薄短小化外，还要兼顾功能的提高与处理速度的加快；为配合上述需求，电子产品采用的芯片必须提高集成度(Integration)。但是芯片集成度的提高，表示芯片上用于电性连接芯片至芯片载体的输入/输出连接端(I/O Connections)的数量会增多。以常用如金线的焊线(Bonding Wires)电性连接芯片与芯片载体的方式，受限于布线空间，已无法适用。所以，高集成度的芯片往往要以倒装芯片(Flip Chip)的方式，借由多个成阵列方式布设在芯片的作用表面(ActiveSurface)上的焊锡凸块(Solder Bumps)电性连接至芯片载体上。然而，芯片作用表面上成阵列方式布设焊锡凸块的凸块间距(Bump Pitch)甚小，一般是150μm至250μm，所以芯片载体要使用增层基板(Build-upSubstrate)，才能在芯片载体上提供对应数量与间距的凸块焊垫(BumpPads)；但增层基板的成本高，封装成本也高，且焊锡凸块的凸块间距甚小，所以，将焊锡凸块回焊(Reflow)至增层基板上的制程中，会有焊锡凸块产生桥接(Bridge)现象的发生，焊锡凸块产生桥接现象则会造成短路，导致倒装芯片半导体封装件(Flip Chip Package)的制成品优良率往往较低。
此外，倒装芯片半导体封装件虽能符合高集成度芯片的封装需求，但仍无法有效解决高端产品的性能需求。由于在电子产品有限空间内无法通过扩大基板面积来增加芯片，有人提出在倒装芯片上叠置另一颗芯片的结构，如第5,815,372号美国专利揭示具有堆栈芯片的半导体封装件。如图10所示。形成该具有堆栈芯片的半导体封装件1′的制程是将第一芯片10′以倒装芯片方式借多个焊锡凸块11′接置在增层基板12′上，再用树脂材料13′底部填胶(Under fill)在第一芯片10′与基板12′间，由该树脂材料13′完全包覆焊锡凸块11′；接着，在该第一芯片10′上接置第二芯片14′，并用多条金线15′将第二芯片14′电性连接至基板12′上位于底部填胶区域外的多个焊垫(Bond Pads)120′；在该基板12′上形成用于包覆该第一芯片10′、第二芯片14′及金线15′的封装胶体(Encapsulant)16′后，在该基板12′的底面上植接多个成阵列方式布设的焊球(Solder Balls)17′即完成。
这种现有的具有堆栈芯片的半导体封装件虽然在不增加基板的面积下，即能包覆两颗以上相叠接的芯片，并能满足高性能电子产品的需求，然而，它仍存在下述的缺点。
首先，该半导体封装件使用的增层基板12′的面积较大，以能够借焊锡凸块11′与第一芯片10′电性连接并借金线15′与第二芯片14′电性连接为准。由于增层基板昂贵，所以使用的尺寸大即会增加封装成本。
再有，该半导体封装件是在封装完成后才能进行测试，所以在该第一芯片10′以倒装芯片方式接置在基板12′上后，无法确认该第一芯片10′是否是良品(Known Good Die，KGD)；也就是，若该第一芯片10′不是良品，必须等到封装制程结束并进行测试时才能发现，所以会导致制成品的优良率下降，也会增加整体的封装成本。因此，若能在第二芯片14′接设在第一芯片10′前即能检测该第一芯片10′是否是良品，则能避免第二芯片14′及后续制程的浪费，还能提高制成品的优良率及封装成本的降低。
同时，用树脂材料13′进行底部填胶的程序中，树脂材料13′会污染至基板12′上的焊垫120′，焊垫120′遭污染会导致金线15′无法顺利焊接至焊垫120′上，使第二芯片14′与基板12′间的电性连接不完整，也造成制成品优良率的下降及整体封装成本的提高。
此外，如前所述，相邻焊锡凸块11′间由于间距甚小，所以在回焊该焊锡凸块11′至基板12′的程序进行中，易造成相邻焊锡凸块11′形成桥接现象，使第一芯片10′与基板12′间的电性连接发生短路，导致制成品的优良率下降并增加整体的封装成本。
最后，半导体封装件1′同时包覆有第一芯片10′与第二芯片14′，在芯片运行中产生的热量大增，若不能有效散热，则会造成半导体封装件使用寿命的缩短。为解决上述问题，现有技术中，已有第6,472,471号美国专利在两个芯片间夹设一金属散热片的封装件，然而，由于芯片材料与形成散热片的金属材料间的热膨胀系数(Coefficient ofThermal Expansion)的差异甚大，在芯片间夹设一散热片，会因热膨胀系数差异(CTE Mismatch)产生的热应力导致芯片的裂损(Crack)。因此，这种半导体封装件的散热问题并未得到有效的解决。
发明内容
本发明的主要目的在于提供一种能提高制成品优良率并降低整体封装成本的包覆有倒装芯片封装件的半导体装置及其制法。
本发明的另一目的在于提供一种不须使用大尺寸增层基板能降低整体封装成本的包覆有倒装芯片封装件的半导体装置及其制法。
本发明的再一目的在于提供一种能预先确认第一芯片是良片后再进行后续封装制程，能提高制成品优良率的包覆有倒装芯片封装件的半导体装置及其制法。
本发明的又一目的在于提供一种不会污染承载件上焊垫、能提高制成品优良率的包覆有倒装芯片封装件的半导体装置及其制法。
本发明的再一目的在于提供一种能提高散热效率的包覆有倒装芯片封装件的半导体装置及其制法。
为达成上述及其它目的，本发明提供一种包覆有倒装芯片封装件的半导体装置。该包覆有倒装芯片封装件的半导体装置包括：具有顶面及相对底面的承载件；接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件借该多个焊球电性连接至该承载件；至少一个接置在该倒装芯片封装件上的第二芯片；多个用于电性连接该第二芯片至该承载件的焊线；以及形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。
本发明的另一种包覆有倒装芯片封装件的半导体装置包括：具有顶面及相对底面的承载件；接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件具有增层基板，并令该倒装芯片封装件以该增层基板对外接点朝上的方式接设至该承载件顶面上；至少一个接置在该倒装芯片封装件增层基板第二表面上的第二芯片；多个分别电性连接该第二芯片与倒装芯片封装件以及电性连接该倒装芯片封装件与承载件的导电元件；以及形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。
其中，上述倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块以及形成在该增层基板第一表面上包覆该第一芯片的第一封装胶体构成。
本发明的包覆有倒装芯片封装件的半导体装置的制法包括：首先将倒装芯片封装件接设至承载件上，其中，该承载件具有顶面及相对的底面；该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板的第一表面上的多个焊锡凸块、形成于该增层基板的第一表面上包覆该第一芯片的第一封装胶体以及植设在该增层基板的第二表面上的多个焊球构成，其中，该倒装芯片封装件借由该多个焊球电性连接至该承载件；其次，将至少一个第二芯片接设在该倒装芯片封装件上；接着，借由多条焊线将该至少一个第二芯片电性连接至该承载件；以及在该承载件上形成包覆该倒装芯片封装件、第二芯片与焊线的第二封装胶体。
实现本发明的包覆有倒装芯片封装件的半导体装置的另一种制法包括：首先，将倒装芯片封装件接设在承载件上，其中，该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块、形成在该增层基板第一表面上部分包覆该第一芯片的第一封装胶体以及植设在该增层基板第二表面上的多个焊球构成；其中，该第一芯片的非作用表面外露出该第一封装胶体，该倒装芯片封装件借由该多个焊球电性连接至该承载件；其次，粘接一散热片至该倒装芯片封装件上，使该第一芯片的非作用表面直接触及该散热片；随后，将至少一个第二芯片接设至该散热片上，令该散热片夹设在第一芯片与第二芯片之间；接着，借由多条焊线将该至少一个第二芯片电性连接至该承载件；以及在该承载件上形成包覆该倒装芯片封装件、第二芯片与焊线的第二封装胶体。
在本发明的包覆有倒装芯片封装件的半导体装置可以有以下不同的实施例。
在本发明的一实施例中，该第一芯片的非作用表面(Inactive Surface)外露出该倒装芯片封装件的第一封装胶体，令该至少一个第二芯片直接粘接至该第一芯片的非作用表面上，以降低本发明的半导体装置的整体高度。
在本发明的另一实施例中，该第一芯片的非作用表面外露出该倒装芯片封装件的第一封装胶体，供散热片直接粘置在该倒装芯片封装件上，与该第一芯片的非作用表面直接接触，并使该至少一个第二芯片也直接接置在该散热片上，令该第一芯片及第二芯片的热量可直接逸散至该散热片，提高本发明的散热效率。
在本发明的又一实施例中，该第一芯片的非作用表面外露出该倒装芯片封装件的第一封装胶体，使该第一芯片与至少一个第二芯片能直接接触至该散热片；同时，该第二芯片能借多条第一接地焊线接地至该散热片，还借多条第二接地焊线接地至该承载件，借由该散热片作为接地平面(Ground Plane)，提高本发明的半导体装置的电气性能。
在本发明的再一实施例中，该倒装芯片封装件上粘置有两个水平配置的第二芯片，或两个叠接的第二芯片，使该两个第二芯片借由多条焊线电性连接，进一步扩增本发明的半导体装置的整体功能。
在本发明的又一实施例中，该倒装芯片封装件是以增层基板对外接点朝上的方式粘设在该承载件上，使该至少一个第二芯片直接粘置在倒装芯片封装件的增层基板上，由多条第二焊线将该至少一个第二芯片电性连接至该增层基板，并由多条第一焊线将该增层基板电性连接至该承载件。
在本发明的再一实施例中，该倒装芯片封装件是以增层基板对外接点朝上的方式粘设在该承载件上，同时，令该第一芯片外露出该倒装芯片封装件的第一封装胶体，使该第一芯片外露出第一封装胶体的非作用表面能直接粘接在该承载件上，有效降低制成品的整体高度。
由于该倒装芯片封装件是一完全的封装件，所以能在封装完成时先进行测试，在确认该倒装芯片封装件包覆的第一芯片是良品后，再进行后续制程，所以能提高制成品的优良率并降低封装成本。且该倒装芯片封装件是借由一般球栅阵列半导体封装件采用的焊球电性连接至该承载件上，由于相邻焊球间的间距(Ball Pitch)远大于焊锡凸块间的间距，该承载件使用一般减层的压合基板(Subtractive，LaminatedSubstrate)即可，不须采用昂贵的增层基板，所以本发明虽使用一个小面积增层基板及一个大面积的减层基板，其成本仍低于现有技术中采用的一个大面积增层基板的成本，所以，能降低整体封装成本。再有，该倒装芯片封装件借由焊球电性连接至承载件上，如上所述，由于焊球间的间距较大，所以不会有焊球在回焊过程中发生桥接的问题，从而能提高制成品的优良率；且因倒装芯片封装件借焊球电性连接在承载件上，无须底部填胶在倒装芯片封装件与承载件间的间隙，所以承载件上供焊线焊接用的焊垫不会遭污染，能进一步提高制成品的优良率。
附图说明
图1A至图1E是本发明实施例1的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图2是本发明实施例2的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图3是本发明实施例3的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图4是本发明实施例4的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图5是本发明实施例5的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图6是本发明实施例6的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图7是本发明实施例7的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图8是本发明实施例8的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；
图9是本发明实施例9的包覆有倒装芯片封装件的半导体装置的剖视图及制法流程剖视图；以及
图10是现有具有堆栈芯片的半导体封装件的剖视图。
具体实施方式
实施例1
图1A是本发明实施例1的包覆有倒装芯片封装件的半导体装置的剖视图，图1B至图1E是图1A所示半导体装置制法的流程示意图。
如图1A所示，本发明实施例1的包覆有倒装芯片封装件的半导体装置1主要包括：倒装芯片封装件10；供该倒装芯片封装件10接置并与之电性连接的承载件11；粘接至该倒装芯片封装件10上的第二芯片12；将该第二芯片12电性连接至该承载件11的多条金线13；形成在该承载件11上包覆该倒装芯片封装件10、第二芯片12及多条金线13的第二封装胶体14；以及植布在该承载件11上成阵列方式布设的多个焊球15。
该倒装芯片封装件10包括：具有第一表面100a及相对的第二表面100b的增层基板100；具有作用表面101a及相对的非作用表面101b的第一芯片101；焊接在该第一芯片101的作用表面101a上、且成阵列方式布设的多个焊锡凸块102，该第一芯片101借由该焊锡凸块102以其作用表面101a朝向增层基板100的方式，电性连接至增层基板100的第一表面100a上；还有在该第一芯片101与增层基板100之间的间隙中填充一底部填胶(under fill)以包覆该焊锡凸块102的树脂材料103；形成在该增层基板100上以包覆该第一芯片101的第一封装胶体104；以及植设在该增层基板100的第二表面100b上的多个焊球105。
由于该倒装芯片封装件10与现有技术相同，故其形成方式及结构特性在此不赘述。但是该倒装芯片封装件10较佳是芯片尺寸封装(ChipSize Package，CSP)，也就是，其尺寸仅须略大于芯片的尺寸，以缩减增层基板100的尺寸，降低成本。
同时，该倒装芯片封装件10形成后是一完整的封装件，故能直接进行测试，确认所包覆的第一芯片101是否是良品。经确认该第一芯片101是良品后，才将该倒装芯片封装件10借由该多个焊球105焊接至该承载件11上。
该承载件11具有顶面110及相对的底面111，在该顶面110上的中央部位形成有多个对应至该焊球105的焊球垫(Ball Pads)112，且在该焊球垫112布设区域外形成有多个焊垫113。该倒装芯片封装件10的焊球105焊接至该承载件11上的焊球垫112后，即令该倒装芯片封装件10电性连接至该承载件11；由于该倒装芯片封装件10上的焊球105的间距一般是500μm至800μm，所以承载件11能采用现有的减层基板，不须凸块垫(Bump Pads)的间距为150μm至250μm的增层基板。因而，即使本发明实施例1的包覆有倒装芯片封装件的半导体装置1须使用一小尺寸的增层基板100及一大尺寸的减层基板的承载件11，但因增层基板的昂贵，该小尺寸的增层基板100及大尺寸的承载件11的成本总和，仍比现有的半导体封装件使用大尺寸增层基板的成本低，所以能降低封装成本。
该第二芯片12在粘置在倒装芯片封装件10上后，便将金线13焊接在第二芯片12及承载件11的焊垫113间，从而借金线13电性连接至承载件11。
再参照图1B至图1E，本发明实施例1的包覆有倒装芯片封装件的半导体装置1的制法详述如下。
如图1B所示，先将封装完成的倒装芯片封装件10(如图1A所示)焊接至承载件11的顶面110上，使该倒装芯片封装件10借由布设在增层基板100第二表面100b上的多个焊球105，电性连接至该承载件11，供包覆在该倒装芯片封装件10内的第一芯片101经由焊锡凸块102、增层基板100及焊球105的路径与承载件11形成电性连接关系。须注意的是该倒装芯片封装件10在焊接至该承载件11之前，先进行测试，确认该第一芯片101是良品后，才进行该倒装芯片封装件10与承载件11的焊接，所以能使后续制程不会产生浪费并能提高制成品的优良率。再者，如上所述，该倒装芯片封装件10的焊球105的间距一般是在500μm至800μm，所以该焊球105焊接至承载件11上时，不会发生相邻焊球产生桥接的问题，且该承载件11上供焊球105焊接的焊球垫112的相对间距也大，所以传统的如双层基板(Dual-LayerSubstrate)的减层的压合基板均适用于该承载件11。
接着，如图1C所示，将第二芯片12粘置在该倒装芯片封装件10上。该第二芯片12与倒装芯片封装件10的粘接能以任何适用的方式及粘着材料完成，由于与现有技术相同，所以在此也不赘述。
如图1D所示，进行打线制程(Wire Bonding Process)，利用多条金线13电性连接该第二芯片12与承载件11。由于该倒装芯片封装件10是借由焊球105焊接至承载件11上，使倒装芯片封装件10与承载件11间的间隙不须底部填胶，因此，该承载件11顶面110上的焊垫113不会受污染，使该金线13能完全地焊接至焊垫113上，所以能进一步提高制成品的优良率。
如图1E所示，完成第二芯片12与承载件11的电性连接后，进行模压制程(Molding Process)，在该承载件11上形成用于包覆该倒装芯片封装件10、第二芯片12及金线13的第二封装胶体14。该模压制程及形成该第二封装胶体14的树脂材料均为现有技术，故也不再赘述。
最后，在该承载件11底面111上以现有的植球制程(Ball ImplantingProcess)焊设多个成阵列方式排列的焊球15，即完成如图1A所示的包覆有倒装芯片封装件的半导体装置1的封装制程。
实施例2
图2是本发明实施例2的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，实施例2的包覆有倒装芯片封装件的半导体装置2的结构与实施例1中所述的结构大致相同，不同之处在于实施例2中倒装芯片封装件20中的第一芯片201的非作用表面201b，外露出用于承载该第一芯片201的增层基板200上的第一封装胶体204，使该倒装芯片封装件20焊接至承载件21上后，能将第二芯片22直接粘设在该第一芯片201的非作用表面201b上。如此，可使制成的半导体装置2的整体高度，低于实施例1所述的半导体装置1。
此外，为进一步缩减该倒装芯片封装件20的厚度，在该倒装芯片封装件20的封装制程完成后，用常用的研磨机对该倒装芯片封装件20外露的非作用表面201b的顶部进行研磨，去除预设厚度的第一封装胶体204及第一芯片201。
实施例3
图3是本发明实施例3的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例3的包覆有倒装芯片封装件的半导体装置3的结构与实施例2中所述的结构大致相同，其不同处在于，该倒装芯片封装件30形成后，是将由金属材料制成的散热片36粘置在该倒装芯片封装件30上，使该倒装芯片封装件30中第一芯片301外露出第一封装胶体304的非作用表面301b能直接粘接该散热片36上。将该粘结有散热片36的倒装芯片封装件30借由焊球305焊接大承载件31上后，第二芯片32即能直接粘置在该散热片36上，令该半导体装置3的第一芯片301及第二芯片32均直接接设在散热片36上，所以第一芯片301及第二芯片32产生的热量能直接传递至该散热片36，使得实施例3的半导体装置3的散热效率提高。
实施例4
图4是本发明实施例4的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例4的包覆有倒装芯片封装件的半导体装置4的结构与实施例3中所述的结构大致相同，其不同处在于，该夹设在第一芯片401及第二芯片42间的散热片46，除了作为散热介质外，还能成为第一芯片401及第二芯片42的接地平面，为使该散热片46产生接地效果，则该第二芯片42须另外焊接多条第一接地金线43a，以将该第二芯片42接地在该散热片46，并须焊接多条第二接地金线43b以连接该散热片46与承载件41，使该第一芯片401及第二芯片42能同时借该散热片46接地于承载件41，并利用该散热片46为接地平面，所以能提高该半导体装置4的电气性能。
实施例5
图5是本发明实施例5的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例5的包覆有倒装芯片封装件的半导体装置5在结构与实施例1中所述的结构大致相同，其不同处在于，倒装芯片封装件50上以水平配设的方式粘置有两个相同隔开的第二芯片52a、52b，该两个第二芯片52a、52b除了分别借多条金线53a、53b与承载件51电性连接外，为增强电性，该两个芯片52a、52b后通过多条金线53c电性连接，并使该半导体装置5能包覆较多数量的芯片，符合不同高端电子产品的需求。
实施例6
图6是本发明实施例6的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例6的包覆有倒装芯片封装件的半导体装置6在结构上与实施例5中所述的结构大致相同，其不同处在于，该半导体装置6中的倒装芯片封装件60上是以叠置方式粘设有两个第二芯片62a、62b，该第二芯片62b借多条金线63b电性连接至该第二芯片62a，且该第二芯片62a借多条金线63a电性连接至承载件61，使该两个第二芯片62a、62b均能与承载件61形成电性连接关系。
实施例7
图7是本发明实施例7的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例7的包覆有倒装芯片封装件的半导体装置7在结构上与实施例1中所述的结构大致相同，其不同处在于，该半导体装置7中所包覆的倒装芯片封装件70以增层基板700对外接点朝上的方式粘设在承载件71上，也就是，该倒装芯片封装件70借其包覆第一芯片701的第一封装胶体704与承载件71粘接，所以第二芯片72粘置在该倒装芯片封装件70的增层基板700上，并借多条金线73电性连接该第二芯片72与增层基板700，且该增层基板700借多条金线705电性连接至承载件71，从而使该第一芯片701与第二芯片72均与承载件71形成电性连接关系。
实施例8
图8是本发明实施例8的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例8的包覆有倒装芯片封装件的半导体装置8在结构上与实施例7中所述的结构大致相同，其不同处在于，该半导体装置8所包覆的倒装芯片封装件80中的第一芯片801的非作用表面801b，外露出该倒装芯片封装件80的第一封装胶体804，所以在该倒装芯片封装件80粘设至承载件81上时，该第一芯片801的非作用表面801b也会直接接触承载件81。这种将第一芯片801的非作用表面801b外露出第一封装胶体804的设计，能使该半导体装置8的整体高度缩减，并有助于散热效率的提高。
实施例9
图9是本发明实施例9的包覆有倒装芯片封装件的半导体装置的剖视图。
如图所示，该实施例9的包覆有倒装芯片封装件的半导体装置在结构上与实施例8中所述的结构大致相同，其不同之处在于，该半导体装置9的第二芯片92是借焊锡凸块93电性连接至倒装芯片封装件90的增层基板900上，使第二芯片92同第一芯片901一样，均以倒装芯片方式接置在增层基板900上，并借由多条金线905电性连接该增层基板900至承载件91，令该第一芯片901与第二芯片92及承载件91形成电性连接关系。

Claims (30)

1.一种包覆有倒装芯片封装件的半导体装置，其特征在于，该装置包括：
具有顶面及相对底面的承载件；
接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件借该多个焊球电性连接至该承载件；
至少一个接置在该倒装芯片封装件上的第二芯片；
多个用于电性连接该第二芯片至该承载件的焊线；以及
形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。
2.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块、形成在该增层基板第一表面上包覆该第一芯片的第一封装胶体以及植设该增层基板第二表面上的多个焊球构成。
3.如权利要求1所述的半导体装置，其特征在于，该装置还包括多个植设在该承载件底面上的焊球。
4.如权利要求1所述的半导体装置，其特征在于，该第一芯片完全被该第一封装胶体包覆。
5.如权利要求1所述的半导体装置，其特征在于，该第一芯片的非作用表面外露出该第一封装胶体，该第二芯片直接粘置在该第一芯片的非作用表面上。
6.如权利要求1所述的半导体装置，其特征在于，该第一芯片的非作用表面外露出该第一封装胶体，且一散热片粘设至该倒装芯片封装件上，使该第一芯片与第二芯片均直接接设在该散热片上。
7.如权利要求6所述的半导体装置，其特征在于，该第二芯片是借由多条第二接地焊线接地至该散热片，且该散热片借由多条第一接地焊线接地至该承载件。
8.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件上以水平配设方式粘设有两个互相间隔开的第二芯片。
9.如权利要求8所述的半导体装置，其特征在于，该装置还包括多条用于电性连接该两个互相间隔开的第二芯片的焊线。
10.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件上以叠接方式粘设有两个互相粘接的第二芯片，且该两个互相粘接的第二芯片彼此电性连接。
11.如权利要求1所述的半导体装置，其特征在于，该承载件是减层的压合基板。
12.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件在接设至承载件之前，是经过测试并确认该倒装芯片封装件中的第一芯片是良品。
13.一种包覆有倒装芯片封装件的半导体装置的制法，其特征在于，该制法包括下列步骤：
将倒装芯片封装件接设至承载件上，其中，该承载件具有顶面及相对的底面；该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板的第一表面上的多个焊锡凸块、形成于该增层基板的第一表面上包覆该第一芯片的第一封装胶体以及植设在该增层基板的第二表面上的多个焊球构成，其中，该倒装芯片封装件借由该多个焊球电性连接至该承载件；
将至少一个第二芯片接设在该倒装芯片封装件上；
借由多条焊线将该至少一个第二芯片电性连接至该承载件；以及
在该承载件上形成包覆该倒装芯片封装件、第二芯片与焊线的第二封装胶体。
14.如权利要求13所述的制法，其特征在于，该制法还包括在该倒装芯片封装件接设至该承载件前，对该倒装芯片封装件进行测试的步骤。
15.如权利要求13所述的制法，其特征在于，该承载件是减层的压合基板。
16.如权利要求13所述的制法，其特征在于，该制法还包括该承载件上形成第二封装胶体后，在该承载件的底面上植设多个焊球的步骤。
17.一种包覆有倒装芯片封装件的半导体装置的制法，其特征在于，该制法包括下列步骤：
将倒装芯片封装件接设在承载件上，其中，该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块、形成在该增层基板第一表面上部分包覆该第一芯片的第一封装胶体以及植设在该增层基板第二表面上的多个焊球构成；其中，该第一芯片的非作用表面外露出该第一封装胶体，该倒装芯片封装件借由该多个焊球电性连接至该承载件；
粘接一散热片至该倒装芯片封装件上，使该第一芯片的非作用表面直接触及该散热片；
将至少一个第二芯片接设至该散热片上，令该散热片夹设在第一芯片与第二芯片之间；
借由多条焊线将该至少一个第二芯片电性连接至该承载件；以及
在该承载件上形成包覆该倒装芯片封装件、第二芯片与焊线的第二封装胶体。
18.如权利要求17所述的制法，其特征在于，该制法还包括在倒装芯片封装件接设至该承载件前，对该倒装芯片封装件进行测试的步骤。
19.如权利要求17所述的制法，其特征在于，该承载件是减层基板。
20.如权利要求17所述的制法，其特征在于，该制法还包括在该承载件上形成第二封装胶体后，在该承载件的底面上植设多个焊球的步骤。
21.如权利要求17所述的制法，其特征在于，该制法还包括在借由该多条焊线电性连接该第二芯片至承载件时，在该第二芯片与散热片之间以及在该散热片与承载件之间焊接多个接地焊线的步骤，将该第二芯片、散热片及承载件接地连接。
22.一种包覆有倒装芯片封装件的半导体装置，其特征在于，该装置包括：
具有顶面及相对底面的承载件；
接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件具有增层基板，并令该倒装芯片封装件以该增层基板对外接点朝上的方式接设至该承载件顶面上；
至少一个接置在该倒装芯片封装件增层基板的第二表面上的第二芯片；
多个分别电性连接该第二芯片与倒装芯片封装件以及电性连接该倒装芯片封装件与承载件的导电元件；以及
形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。
23.如权利要求22所述的半导体装置，其特征在于，该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块以及形成在该增层基板第一表面上包覆该第一芯片的第一封装胶体构成。
24.如权利要求22所述的半导体装置，其特征在于，该装置还包括多个植设在该承载件底面上的焊球。
25.如权利要求22所述的半导体装置，其特征在于，该第一芯片完全被该第一封装胶体包覆。
26.如权利要求22所述的半导体装置，其特征在于，该第一芯片的非作用表面外露出该第一封装胶体，使该第一芯片的非作用表面直接接置在该承载件的顶面上。
27.如权利要求22所述的半导体装置，其特征在于，该承载件是减层的压合基板。
28.如权利要求22所述的半导体装置，其特征在于，该倒装芯片封装件在接设至承载件之前，是经过测试并确认该倒装芯片封装件中的第一芯片是良品。
29.如权利要求22所述的半导体装置，其特征在于，该导电元件是焊线。
30.如权利要求22所述的半导体装置，其特征在于，该导电元件是焊线及焊锡凸块，由该第二芯片借焊锡凸块电性连接至该倒装芯片封装件的增层基板，并借由该焊线电性连接该增层基板至该承载件。
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