CN1774674A - 屏蔽装置及集成电路制造方法 - Google Patents

Abstract

特别对具有两部分区域(16，18)，其中各部分区域(16，18)系包含用于集成电路装置之图案之屏蔽装置作解释。一部分区域(16)系被一辅助图案帧(46)环绕。另一部分区域(18)系被另一辅助图案帧(76)环绕。藉由使用该帧(46，76)可达成简单制造。

Description

屏蔽装置及集成电路制造方法

本发明系有关包含载体基板，例如玻璃基板。载体基板系运载可预定集成电路装置图案之石版印刷图案，例如互连进程，接触孔或所谓孔径位置，或掺杂区域位置。再者，校准复数石版印刷平面所需之辅助图案系被安置于该载体基板上。

已出版日本专利申请案JP 11329937 A系揭示网线数据库被两校准系统使用之石版印刷系统。安置电路装置于网袋上之方法或特别是小系列熟练制造方法并不被详述。

本发明目的系详述促使电路装置被以低制造支出来制造之简单屏蔽装置及简单方法。再者，预期详述相关资料记录及相关程序。

有关屏蔽装置之目的系藉由具有被详述于权利要求1特征之屏蔽装置来达成。

依据本发明之屏蔽装置系包含被安置于至少两部分区域，也就是两、三或三个以上中部分区域中之石版印刷图案。为了较佳理解，此后开始仅参考两部分区域。各部分区域系包含集成电路装置图案。

本发明系以藉由简单方式熟练安置可校准复数石版印刷平面之辅助图案，以便使用单组屏蔽选择性制造大量制造中之至少两不同电路装置之一而不造成硅区域相当大损失之考量为基础。因此，依据本发明之屏蔽装置上系具有两类型可校准复数石版印刷平面之辅助图案，亦即：

-制造一电路装置而不同时制造另一电路装置期间之校准复数石版印刷平

面之第一辅助图案，

-制造另一电路装置而不同时制造该一电路装置期间之校准复数石版印刷平

面之第二辅助图案。

即使仅两辅助图案被呈现，这些可以两电路装置可藉由如选择部分图案被同时制造之方式来组合。

附加之一发展中：

-同时制造两电路装置期间之校准复数石版印刷平面之第三辅助图案。

第三辅助图案意指同时制造两电路装置期间不需任何第一辅助图案及第二辅助图案之任何组合。于是，不需有关该组合之任何方法，例如编程方法。

因此，由于两类型辅助图案或由于三个不同类型辅助图案，及由于屏蔽不被暴露之部分区域或选择被暴露之一部份区域或被暴露之复数部份区域，系可以不同方式执行三个不同制造方法，亦即独立制造一电路装置或另一电路装置及同时制造两者或所有电路装置。

特别是，可制造彼此相异产品电路装置之预定电路装置图案系被安置于屏蔽装置上。制造少量半导体晶圆之制造准备阶段或图案制造阶段，例如藉助第三辅助图案同时制造所有被安置于屏蔽装置上之电路装置阶段系适合以检查所有电路装置设计。相对地，制造大量半导体晶圆，如25半导体晶圆以上之制造阶段，因为另一电路装置可以少许支出来屏蔽，所以藉由第一及第二辅助图案仅制造该两电路装置之一而不需半导体晶圆上之另一电路装置空间系轻易可行。虽然屏蔽，但第一辅助图案或第二辅助图案仍可确保以非常紧密容限执行半导体制造之校准。

屏蔽装置之一发展中，第一辅助图案系被安置于一部份区域处且较佳亦于一部份区域中，但较佳非于其它位置处。第二辅助图案系被安置于另一部份区域处且较佳亦于另一部份区域中，但较佳非于其它位置处。第三辅助图案系被安置于两个或复数部份区域所形成之全部区域处及亦于全部区域内。于是，辅助图案及相关辅助图案被其使用之制造之相关区域之间系具有紧密空间关系。若辅助图案被安置于半导体晶圆被分割为复数片或芯片之分割区域，则辅助图案并不需半导体晶圆上之任何附加空间要求。

另一发展中，特别是部分区域之间，第一辅助图案系被安置于不同于第二辅助图案者之位置处。此方法确保辅助图案清楚分配至部份区域。可替代或除此之外，第三辅助图案系被安置于不同于第一辅助图案及第二辅助图案者之位置处。特别是，第三辅助图案系被安置较第一辅助图案及第二辅助图案更接近屏蔽装置边缘。然而，辅助图案多重使用亦可行，如第一辅助图案及第三辅助图案。

下一发展中，各例中辅助图案系被安置接近被分配至它们之部份区域角落。经验显示角落中之映像误差最大，所以预定容限必须被顺从系正确地。四角区域例中，若辅助图案被放置于所有四个角落中，则校准方法系可以简单方法来执行。若区域中样具有另一辅助图案，则例如当决定穿越所有辅助图案之平面位置时，该校准可被促进。若辅助图案被放置于稍后被映像至锯齿线之位置，则此意指辅助图案被放置接近该角落及相关区域外侧。

下一发展中，各例中辅助图案系包含至少一校准标记及至少一重叠标记。校准标记系促进屏蔽装置及半导体晶圆上部分已被制造之集成电路装置之校准。例如，校准标记系为十字状或校准标记系包含彼此被平行安置之复数条棒。然而，其它校准标记亦可行。

重叠标记系促进检查藉助屏蔽装置被执行之放射偏移。例如，重叠标记系包含被填入或保持开启之至少一帧或至少一矩形或方形区域。藉由该重叠标记，可制造所谓盒中盒(box-in-box)结构并于抗阻剂照射期间使用它们做顺从容限之顺从测试。若照射期间偏移过大，则抗阻剂系被移除。此后，新抗阻剂层系被敷设及照射或曝光。

下一发展中，屏蔽装置额外包含被空间分配至部分区域或全部区域之测试图案。例如，各区域系具有被用来制造各例中仅包含少量晶体管，如一百或一百以下晶体管之十个独立电路装置之测试图案。无晶体管之测试电路亦被使用。例如，合适测试电路装置系为振荡器电路。一改进中，测试图案同样地被安置于被映像至锯齿线区域之区域。测试图案多重使用亦可行，例如被安置于第一测试图案及第二测试图案之部分区域间之测试图案，及第一测试图案及第三测试图案或第二测试图案及第三测试图案之屏蔽装置边缘区域中之测试图案。

屏蔽装置下一发展中，第一辅助图案及第一测试图案系形成一部份区域周源之一帧。第二辅助图案及第二测试图案系形成另一部份区域周源之另一帧。第三帧系藉由第三辅助图案及该两帧周围之第三测试结构来形成。帧中之辅助图案及测试图案安置系可避免简单方式制造期间之测试图案混乱。

下一发展中，屏蔽装置系为被用于1∶1照射之屏蔽，也就是说被安置于屏蔽上之图案系于曝光期间被转移为相同大小之抗阻剂。替代发展中，屏蔽装置系为如比率4∶1或5∶1缩小用于照射之所谓网线。为了照射或曝光，晶圆步进对准曝光器或晶圆扫描仪系被用于屏蔽例及网线例中。

屏蔽装置下一发展中，具有彼此相异互连组件之集成电路石版印刷图案系被安置于部分区域中。可替代或除此之外，具有相等组件互等接线之复数电路装置之图案系被安置于部分区域中。例如，依据基本版本用于硬盘个别控制器之四个控制电路系被放置于第一部分区域中，而具有如集成依电性内存之扩充功能版本之个别控制器之三个控制电路系被放置于第二部分区域中。藉由此法，相同类型复数电路装置系可于被选择产品电路稍后制造期间同时曝光。

屏蔽装置另一发展中，两部分区域之间系具有较佳为第一填充图案及第二填充图案之填充图案。一改进中，第一填充图案系环绕或包围第一部分区域，第一辅助图案及第一测试图案，而非第二部分区域，第二填充图案，第二测试图案及第二辅助图案。一改进中，第二填充图案系环绕或包围第二部分区域，第二辅助图案及第二测试图案。然而，第一部分区域，第一填充图案，第一辅助图案及第一测试图案并不被第二填充图案环绕。该填充结构系为如彼此等距之条形或方形。此发展系以选择屏蔽装置上特定产品之电路装置，其它图案仅可以装置递增支出被明显屏蔽之考量为基础。若递增支出不被消耗，则具有交叉区域，然而，填充图案可以简单方式安置，所以该交叉区域很少干扰。填充图案亦特别适用于具有小于0.35或0.25微米之最小特征尺寸之先进互补金属氧化半导体(CMOS)技术，以确保促进制程之半导体晶圆结构同构型。较不严苛同构型要求技术中，同值黑化或辐射传导区域可被安置于填充图案位置中。

本发明另外有关电子资料记录，其资料系依据本发明或其发展之一定义屏蔽装置之图案位置。该电子资料记录系包含复数资料域，其部分再次被组合形成群组，如第一部分区域群组，第二部分区域群组及全部区域群组。例如，资料系以二进制型式被包含于资料记录中。

再者，本发明系有关依据本发明或其发展之一定义屏蔽装置图案位置之程序。该程序特别包含组合第一部分区域，第一辅助图案及较佳第一测试图案来形成第一区块，及组合第二部分区域，第二辅助图案及较佳第二测试图案来形成另一区块之功能。一改进中，该程序可组合这两个区块及第三辅助图案及第三测试图案来形成第三区块，其亦被称为屏蔽装置之全部区块。

再者，本发明系有关依据本发明或其发展之一特别使用屏蔽装置来制造集成电路装置之方法。以下步骤系依据本发明之方法来执行：

-制造包含至少两个部分区域具有可集成有用电路装置之图案之屏蔽装置，该有用电路装置系因该有用电路装置被产品使用者稍后使用，而测试电路对产品使用者不重要之事实而不同于测试电路装置。

-选择用于照射之一部分区域及排除照射之另一部分区域，适当方法例系为屏蔽装置被切开或不需要之部分区域被屏蔽。

-被敷设抗阻剂基板，如制造半导体晶圆至少一次或重复地照射，及转移该被选择部分区域为抗阻剂层而不转移另一部分区域为抗阻剂层。此例中，该被选择部分区域系较佳以半导体晶圆被密集覆盖该被选择部分区域之方式被映像入抗阻剂层。该被选择部分区域接着缘对缘放置于半导体晶圆上。

依据本发明之方法系因复数彼此相异有用电路装置之图案可被安置于一屏蔽装置而确保屏蔽装置制造成本很低。另一方面，由于被选择电路装置制造期间之多重曝光，所以成本仅些微增加。

例如一改进中，一旦屏蔽装置再次从曝光装置被移除且被储存若干星期，则另一部分区域系被选择用于照射。已被用来制造之部分区域及若合适之其它部分区域系被排除照射及曝光。此后，另一被敷设抗阻剂制造半导体晶圆系至少一次或重复地被照射，该被选择部分区域之图案系被转移为抗阻剂层而其它部分区域不被转移为抗阻剂层。其它产品亦可以低制造成本来生产。

下一改进中，屏蔽装置于各例中系被引进制造半导体基板亦被引进之曝光装置。此意指屏蔽装置仍运载所有部份区域之图案。照射之后，屏蔽装置及制造半导体基板系从照射装置被移除。屏蔽装置系被储存以便下次使用。相对地，制造半导体基板系独立于屏蔽装置之储存而被进一步处理。因此，例如被储存之屏蔽装置数量与分割屏蔽装置为不同部分区域或藉由具相同效应之不同方法选择部分区域相较下系被降低。

依据本发明之另一发展中，以下步骤系特别被执行于制造准备或图案制造情况中：

-引进屏蔽装置及被敷设抗阻剂制造准备半导体基板至照射装置，

-亦照射制造准备半导体基板并将两部分区域之图案转移为该制造准备半导体基板之抗阻剂层。

制造准备中，例如准备半导体基板上，产品A之电路装置系存活，而其它部份区域中之产品B之电路装置系被破坏。相对地，另一准备半导体基板上，产品B系存活，而产品A系被破坏。假设少量半导体晶圆被制造于制造准备时，则该程序与降低制造屏蔽装置成本相较时特别可接受。

相对地，制造阶段中，仅屏蔽装置一部分区域被照射，导致制造电路装置被以半导体晶圆锯齿格校准之邻接照射区域。再者，即使不同产品之部分区域被安置于相同屏蔽组或网线组内，全部晶圆区域均可以被选择部分区域作密集覆盖。

特别是相当小系列例中，屏蔽装置及方法系特别适用于低制造支出之制造，例如小于1000晶圆被处理之制造产品。

帧系提供给各生产部分区域，该帧系包含被制造电路之制造控制或品质控制之所有光学结构或电子结构。再者，填充结构系被提供于若合适促进或促成该制造之部分区域之间。

本发明实施例系参考附图被解释如下，其中：

图1显示来自制造两产品之一网线组之一网线平面图，

图2显示制造准备及针对四个不同产品制造集成电路之制造阶段，及

图3显示制造四个产品之一之半导体晶圆平面图。

图1显示来自制造两产品I及II之一网线组之一网线10平面图。除了网线10之外，该网线组系包含如另外30个或另外30个以上网线。该网线组中之各网线系类似网线10被安置于如玻璃基板之网线基板12上。各网线之左手边缘区域14系提供包覆且不包含任何图案。类似网线10，该网线组中之各网线系系包含制造有用电路装置之图案被安置其中之两部分区域16，18。部分区域16位于网线10中央部份且具有几乎正方形。制造产品I之图案系被安置于部分区域16中。部分区域18位于网线10左手部份且具有一矩形。制造产品II之图案系被安置于部分区域18中。

部分区域16系被四个校准标记20至26，四个重叠标记30至36，两个测试结构40，42及另一辅助图案44包围，其一起形成完全包围部分区域16之几乎正方形帧46。校准标记20至26及重叠标记30至36于各例中系被放置于部分区域16之角落。例如，校准标记20至26于各例中系包含彼此被平行安置及运作于垂直方向之三个或五个条棒。重叠标记30至36于各例中系包含一方形帧。例如，校准标记20至26及重叠标记30至36于各例中之尺寸系小于20微米。测试结构40系位于帧46之上帧网格右手部份中之校准标记20，22之间。测试结构42系位于帧46之下帧网格左手部份中之校准标记24，26之间。

部分区域18系被校准标记50至56，重叠标记60至66，测试结构70，72及另一辅助结构74包围，其一起形成一矩形帧76。校准标记50至56及重叠标记60至66于各例中系被放置于帧76之角落。另一实施例中，校准标记50至56于各例中系包含三个或五个垂直条棒。重叠标记60至66于各例中系为矩形帧。测试结构70系位于校准标记50及52之间。测试结构72系位于帧76之下帧网格上之校准标记54及56之间。帧76之结构尺寸系等于帧46之结构尺寸。

两帧46及76系被四个校准标记80至86，四个重叠标记90至96，两个测试结构100，102及另外辅助结构104，106包围，其一起形成一超帧108。校准标记80至86及重叠标记90至96系被放置于超帧108之角落，且具有相同如校准标记20至26及50至56及重叠标记30至36及60至66之建构。测试结构100系被安置于超帧108之上帧网格中之校准标记80及82之间。测试结构102系被安置于超帧108之下帧网格中之校准标记84及86之间。

个别帧46，76及108中之校准标记20至26，50至56，80至86及重叠标记30至36，60至66，90至96与个别其它帧相较时系类似。网线组之其它网线中，校准标记及重叠标记亦被放置于个别帧角落邻近处，但若适合则具有参考图1被解释之重叠标记相关之偏移。

网线10亦包含帧46，76及超帧108中之其它标记，如用于水平校准之标记，其系被建构类似校准标记20至26，但其条棒系位于水平方向。

如以下参考图2及图3对来自不同网线组之一网线解释，三个不同制造方法可以亦包含网线10之网线组来执行，亦即：

-使用超帧108且不需部分区域16，18分别覆盖来制造产品I及II，

-使用帧46且以部分区域18，帧76及超帧108同时覆盖来仅制造产品I，及

-使用帧76且以部分区域16，帧46及帧106同时覆盖来仅制造产品II。

例如，帧46，76及108间之区域系被黑化。然而，亦有无黑化之

实施例。

因此另一实施例中，网线10额外运载被安置于两填充帧110，112中之填充结构。填充帧110系邻接帧46。填充帧112系邻接帧76。填充帧110及112均位于超帧108之内。填充帧110及112之功能同样地参考图2及图3被更详细解释如下。

另一实施例中，填充帧110及112邻接侧之间系具有一距离。例如，该距离系大于10微米或大于100微米

图2显示制造及针对四个不同产品A至D制造集成电路准备之制造阶段。网线制造商被委托制造包含一网线150之一网线组。被类似超帧108之超帧152环绕之该网线150系包含：

-针对四个产品A之四个子区域160至166于其左上角中，部份区域160至166系被安置为两列及两行来形成产品A之一方形部份区域。

-针对三个产品B，右手边缘区域上及中央部份中，三个方形子区域170至174系被安置为一行。

-针对四个产品C，左下角中，四个子区域180至186同样地被安置为为两列及两行。

-针对四个产品D，右下角中，四个子区域190至196同样地被安置为为两列及两行。

分别针对产品A，B，C及D之子区域160至166，170至174，180至186及190至196于各例中系形成被包含校准标记，重叠标记及测试结构之专用帧环绕之部分区域。超帧152亦包含校准标记，重叠标记及测试结构。相对地，个别子区域160至196并不被具有仅环绕它们之辅助结构之帧环绕。

以包含网线150之该网线组为基础，四个测试晶圆系被制造，见箭头200及202。箭头200例中，测试晶圆210系被制造用于产品A之测试电路。

校准图案，重叠图案及测试结构系被安置于被制造于测试晶圆210上之超帧152a中；其已藉助被被安置于超帧152中之校准图案，重叠图案及测试结构来制造。垂直锯齿线220至226及水平锯齿线230，232及234系为切去用于产品A之芯片。用于产品B，C及D之许多其它芯片因为不必位于锯齿线220至234之隔网中而于切割期间被锯开。

如箭头240及242所示，测试接着被执行来检查产品A至D之测试电路设计。一实施例中，假设这些测试完全无误地进行。垂直虚线244系描绘制造准备或生产准备结尾。例如，亦包含网线150之网线组系被保存于网线库中直到产品A在接收顾客订单之后被制造为止。

鉴于子区域160至196于制造测试晶圆210时并不被屏蔽，具有四个隔板250至256之一曝光装置系被使用，藉助其，仅子区域160至166，也就是产品A之部分区域及仅环绕此部份区域之帧，及若适合之相关填充帧，系被转移为制造晶圆260。隔板250系覆盖超帧152之上帧格网。右手隔板252系覆盖产品B之子区域170至174。下隔板254系覆盖产品C及产品D之子区域190至196。左手隔板256系覆盖超帧152之左手帧格网。被制造于制造晶圆260上之曝光结构系参考图3被更详细解释如下。

图3显示使用网线150执行石版印刷方法结束后之制造晶圆260细节平面图。各例中藉由部份曝光制造之四个部份区域300至306系被安置于两行S1，S2及两列Z1，Z2之矩阵型式，其部份于各例中系分别包含四个子区域310至316，320至326，330至336及340至346。例如，四个子区域310至316系藉助子区域160，162，166及164来制造，特别是以子区域160制造子区域310及以子区域162制造子区域312。

部份区域300至306于各例中系被帧350至356环绕。帧350至356于各例中系包含角落中之校准标记及重叠标记。测试结构系被安置于帧350至356之边缘区域。被放置于部份区域300至306子区域，如子区域310，312，314及316之间者系为锯齿线稍后将运作之垂直及水平狭条。一实施例中，校准图案，重叠图案及测试结构系同样地被安置于该狭条内。

再者，各帧350至356系被凹陷及突出矩形区域交替之填充帧360至366环绕。邻近部份区域300至306之填充帧系彼此邻接。距离A1系明定被以填充结构曝光之填充帧区域宽度之两倍。一实施例中，距离A1系为900微米。另一实施例中，距离A1之大小系介于如100微米及1毫米之间。帧350至356之格网于各例中系具有如90微米之宽度，见距离A2。水平锯齿线370至382及垂直锯齿线390至400之位置系藉由图3中之箭头描绘。因为制造晶圆260上之所有电路装置均位于锯齿线格网中，所以分割有效而不会破坏电路装置。

图3所示结构系以箭头标示之列方向402及箭头标示之行方向404被延续。对应超帧152之超帧不被安置于制造晶圆260上。

一实施例中，四个以上部份区域系位于产品制造曝光区域内。再者，其它实施例并不使用填充帧360至366

另一实施例中，超帧108并不出现。而帧46及76之校准标记及测试结构系于同时制造产品I及II期间被使用。为了校准，仅校准标记20，52，54及26被使用，也就是被安置于包含两部份区域之全部区域角落中之校准标记。相对地，校准标记22，50，56及24于同时制造期间并不被用于校准。

另一实施例中，填充图案被安置于网线上仅各部份区域两邻接侧处而非其它两侧处。然而，邻接部份区域之曝光会造成晶圆上之填充结构帧。此实施例中，距离A1仅对应填充图案格网宽度。特别是，因为屏蔽系藉由如被与曝光装置焦点处之网线一起放置之网线支架来实施，所以填充结构于屏蔽或网线边缘并非必要。仅额外需要隔板被放置被聚焦平面外侧且被钝化映像。然而，此因填充图案或适当距离而可接受。

两填充图案装置例中，藉由不同曝光制造之填充结构系可以重叠型式及非重叠型式被安置于晶圆上。

Claims (16)

1.一种制造集成电路装置之屏蔽装置(10)，

具有一载体基板(12)，

具有被该载体基板(12)运载且被安置于至少两部分区域(16，18)之石版印刷图案，其中各部分区域(16，18)系包含用于集成电路装置(A，B)之图案，

具有可于制造一电路装置(A)而不同时制造另一电路装置(B)期间校准复数石版印刷平面之第一辅助图案(20)，

具有可于制造另一电路装置(B)而不同时制造该一电路装置(A)期间校准复数石版印刷平面之第二辅助图案(50)。

2.如权利要求1的该屏蔽装置(10)，其特征在于可于同时制造两电路装置(A，B)期间校准复数石版印刷平面之第三辅助图案(80)，

该第三辅助图案(80)系包含第一辅助图案(20)及第二辅助图案(50)之组合，

或该第三辅助图案(80)系出现于第一辅助图案(20)及第二辅助图案(50)之外。

3.如权利要求1或2的该屏蔽装置(10)，其特征在于其中该第一辅助图案(20)系被安置于一部份区域(16)处且较佳亦于一部份区域(16)中，

其中该第二辅助图案(50)系被安置于另一部份区域(18)处且较佳亦于另一部份区域(18)中，

其中该第三辅助图案(80)系被安置于被该部份区域形成之全部区域(16，18)处及亦于该全部区域(16，18)内，

及/或其中该部份区域(16，18)之间，第一辅助图案(32)系被安置在不同于第二辅助图案(60)之位置处，

及/或其中该第三辅助图案(80)系被安置在不同于该第一辅助图案(20)及该第二辅助图案(50)，较佳较接近该屏蔽装置(10)边缘之位置处。

4.如前述权利要求任一项的该屏蔽装置(10)，其特征在于该第一辅助图案(20)系被安置于接近一部份区域(16)角落处，较佳至少一第一辅助图案(20)接近该一部份区域(16)之各角落，

及/或其中该第二辅助图案(50)系被安置于接近另一部份区域(18)角落处，较佳至少一第二辅助图案(50)接近该另一部份区域(18)之各角落，

及/或其中该第三辅助图案(80)系被安置于接近被该部份区域(16，18)形成之全部区域角落，较佳至少一第三辅助图案(80)接近该全部区域之各角落。

5.如前述权利要求任一项的该屏蔽装置(10)，其特征在于第一辅助图案(20)系包含至少一校准标记(20)，其可促进该屏蔽装置(10)及集成电路装置之校准，较佳是校准标记(20)系包含至少一十字线或较佳是校准标记(20)系包含彼此平行被安置之复数直线结构，

及/或其中辅助图案(30)系包含至少一重叠标记(30)，其可促进藉助该屏蔽装置(10)检查被执行之放射偏移，较佳是重叠标记(30)系包含至少一帧或至少一矩形或方形区域。

6.如前述权利要求任一项的该屏蔽装置(10)，其特征在于可于制造一电路装置(A)时同时制造一测试电路装置之至少一第一测试图案(40)，

可于制造另一电路装置(B)时同时制造一测试电路装置之至少一第二测试图案(70)，

及/或可于制造该电路装置(A，B)时同时制造一测试电路装置之至少一第三测试图案(100)。

7.如权利要求6的该屏蔽装置(10)，其特征在于第一辅助图案(20，30)及第一测试图案(40)系形成一部份区域(16)周围之一帧(46)，

及其中第二辅助图案(50)及第二测试图案(70)系形成另一部份区域(18)周围之另一帧(76)，

及/或其中该第三辅助图案(80)及第三测试图案(100)系形成该两帧(46，76)周围之另一帧(108)。

8.如前述权利要求任一项的该屏蔽装置(10)，其特征在于该屏蔽装置(10)系为用于1∶1照射之一屏蔽，特别是一晶圆步进对准曝光器或一晶圆扫描仪，

或其中该屏蔽装置(10)系为缩小该石版印刷图案之照射之网线，特别是一晶圆步进对准曝光器或一晶圆扫描仪。

9.如前述权利要求任一项的该屏蔽装置(10)，其特征在于具有彼此相异接线组件之集成电路装置(A，B)之石版印刷图案系被安置于该部分区域(16，18)中，

及/或其中具有相等接线组件之复数电路装置(A)之石版印刷图案系被安置于部分区域(16，18)中。

10.如前述权利要求任一项的该屏蔽装置(10)，其特征在于填充图案系位于该第一部份区域(16)及该第二部份区域(18)之间，

较佳是一第一填充图案帧(110)系环绕该第一部份区域(16)及较佳该第一辅助图案(20)及较佳该第一测试图案，

及较佳是一第二填充图案帧(112)系环绕该第二部份区域(18)及较佳该第二辅助图案(50)及较佳该第二测试图案。

11.一种电子资料记录，其该资料系依据该前述权利要求任一项来定义屏蔽装置(10)之该图案位置。

12.一种定义如权利要求1至10任一项的屏蔽装置(10)之该图案位置之程序，特别具有组合第一部分区域(16)及与该第一部分区域(16)相关之辅助图案(20)来形成第一区块，及组合第二部分区域(18)及与该第二部分区域(18)相关之辅助图案(50)来形成另一区块之功能。

13.一种特别使用如权利要求1至10任一项的屏蔽装置(150)制造集成电路装置(A，B)之方法，具有以下不受被明定顺序限制被执行之步骤：

制造包含至少两个部分区域(160，170)具有各例中集成有用电路装置(A，B)之图案之一屏蔽装置(150)，

选择用于照射之一部分区域(160)及排除该照射之另一部分区域(170)，

至少一次或重复照射一被敷设抗阻剂制造基板(260)，及转移该被选择部分区域(160)之图案为该抗阻剂层而不转移另一部分区域(170)之图案为该抗阻剂层。

14.如权利要求13的该方法，其特征在于以下步骤：

选择用于照射之另一部分区域(170)及排除该照射之该一部分区域(160)，

至少一次或重复照射另一被敷设抗阻剂制造基板，及转移该被选择部分区域(170)之图案为该抗阻剂层而不转移该一部分区域(160)之图案为该抗阻剂层。

15.如权利要求13或14的该方法，其特征在于以下步骤：

于照射之前引进该屏蔽装置(150)至照射装置及引进一制造基板(260)至该照射装置，

及较佳特别于重新引进该屏蔽装置(150)之前及特别于重新引进另一制造基板之前，将该屏蔽装置(150)从该照射装置移除。

16.如权利要求12至15任一项的该方法，其特征在于以下特别于该制造基板(260)引进及/或照射之前被执行之步骤：

引进该屏蔽装置(10)及被敷设抗阻剂制造准备基板(210)至照射装置，

照射该制造准备基板(210)及转移该两部分区域(16，18)之图案为该制造准备基板(210)之该抗阻剂层。

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