CN1221209A - 使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片 - Google Patents

使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片 Download PDF

Info

Publication number
CN1221209A
CN1221209A CN98126725A CN98126725A CN1221209A CN 1221209 A CN1221209 A CN 1221209A CN 98126725 A CN98126725 A CN 98126725A CN 98126725 A CN98126725 A CN 98126725A CN 1221209 A CN1221209 A CN 1221209A
Authority
CN
China
Prior art keywords
wafer
alignment mark
chip area
central point
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98126725A
Other languages
English (en)
Inventor
小岛义克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1221209A publication Critical patent/CN1221209A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/304—Controlling tubes by information coming from the objects or from the beam, e.g. correction signals
    • H01J37/3045—Object or beam position registration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

在半导体晶片上,在芯片区域以外的区域中,例如晶片的周边部分中,形成多个对准标记,并与芯片尺寸和芯片区域的排列无关。然后对这种预先制造的晶片根据电路设计数据进行电子束曝光。电子束曝光一般是通过使用对准标记的球形对准进行的。

Description

使用专门定位对准标记进行电子束平版 印刷的方法和带有这种对准标记的晶片
本发明一般涉及用于在半导体晶片上写入所需要的图形的电子束曝光的改进，特别涉及使用专门定位对准标记进行电子束平版印刷的方法。更具体地说，本发明还涉及预先设置有上述对准标记的半导体晶片本身。
随着ICs(集成电路)的特征尺寸的不断减小，已经发现电子束平版印刷术适于图像的更高分辨率。电子束平版印刷术(即：电子束曝光)的优点是可以不需要光栅或掩模，它们每个都表示要形成的电路图形。众所周知，电子束曝光能够根据从CAD(计算机辅助设计)系统输出的电路设计数据直接写入或描绘图形。
不利的是，高质量的电子束系统非常昂贵。而且，由于曝光方法的耗时按序性质，与光学制版的掩模技术相比，生产率低。因此，电子束平版印刷术一般用于制造半导体器件，例如ASICs(专用集成电路)，定制ICs(集成电路)等，它们每种都是多类别，但小生产量的，并要求在限制的时间内供货。
IC制造的工序包括多个步骤：加入、改变和去除薄层。这些处理步骤的每步都需要极严格的对准或对齐。为此，要在半导体晶片上形成对准标记，并在每个处理步骤中用作对准的参考标记。
根据常规光学平版印刷术(光刻法)，在下一步骤中使用的对准标记，是在形成元件隔离层的第一曝光处理过程中在每个芯片区域中形成的。即，元件隔离层可以形成在分档器本身的对准精度的范围内。因而，在光刻的情况下，不需要用于形成对准标记的处理步骤。
另一方面，在电子束平版印刷术的情况下，是通过检测在对准标记上反射的电子束进行的。所形成的对准标记具有足以检测下面要说明的标记的高度。因此，在电子束平版印刷术的情况下，需要在形成元件隔离层的第一实际IC制造工艺之前提供用于形成对准标记的处理阶段。
下面参照图1说明涉及电子束对准标记的一种现有技术。
如图1所示，硅半导体晶片10设置有多个对准标记12。这些标记分别形成在相应芯片区域14内，其中每个芯片区域14是正方形或矩形，并由虚线表示。在这个具体情况下，每个对准标记是十字形的。在该公开的全篇中，术语“芯片区域”表示其上要形成电子电路的区域。在晶片上已经完成了所有的处理步骤之后，晶片被切割成多个芯片并封装。相邻芯片区域14之间的面积或区域是切割区域或边界。
芯片区域14在其相同的位置分别带有十字形对准标记，它们每个是在考虑到制造的芯片的尺寸和芯片区域14的排列的基础上确定的。为了制备这些对准标记，在考虑到芯片尺寸的基础上制备标线。之后，使用分档器的步骤一重复光学曝光通过光刻技术形成标记12。如上所述，形成在相邻芯片区域14之间的线性条状空间是用于把晶片切成芯片的切割区域或划线。
当进行电子束曝光时用于对准有两种技术：一种是在每个芯片区域进行的芯片与芯片对准，另一种是用于对准整个晶片表面的球形标记。在日本专利申请特开-平8-181066中公开的EGA(增强的球形对准)方法被分类为球形对准的一种。为了使用球形对准进行电子束曝光，需要检测多个对准标记12。
一个晶片上的芯片尺寸和芯片区域的数量根据不同的ASICs和定制ICs而不同。因此，前述常规技术遇到的问题是，芯片尺寸不能确定，直到完全完成电路设计之后才能确定，结果使周转期时间太长。特别是，在必须根据不同的芯片尺寸制备不同的标线的情况下，常规技术都面临周转期时间太长的困难。
因此本发明的目的是提供使用专门的定位对准标记进行电子束平版印刷的方法。
本发明另一目的是提供带有形成在不受芯片尺寸和芯片区域排列影响的区域内的列准标记的晶片。
简言之，这些目的是通过在多个芯片区域外面的区域中，例如晶片的周边，并且与芯片区域的尺寸和排列无关，在半导体晶片上形成多个对准标记的改进来实现的。然后，预先制造的这些晶片根据电路设计数据进行电子束曝光。电子束曝光一般是通过使用对准标记的球形对准进行的。
本发明的一个方案，提供使用电子束平版印刷术在半导体晶片上形成电子电路的方法，包括以下步骤：(a)在半导体晶片上，在除了要形成电子电路的多个芯片区域以外的区域中形成多个对准标记；(b)进行使用对准标记在芯片区域中形成电子电路的一系列工艺步骤。
本发明的另一方案，提供在其上使用电子束平版印刷术在多个排列的芯片区域的每个区域中要形成电子电路的半导体晶片，其特征在于，该晶片载有形成在除了多个排列的芯片区域以外的区域中的多个对准标记。
通过下面结合附图的说明，本发明的特点和优点更加明显，其中附图中相同的元件使用相同的参考标号表示，附图中：
图1是表示在开篇已经参考了的，半导体晶片上的对准标记的常规排列的示意图；
图2是表示本发明的第一实施例的示意图；
图3(A)-3(B)是表示对准标记形状的各示意图；
图4是表示检测对准标记的方式的示意图；
图5(A)和5(B)是表示产生表示信号的对准标记的方式的各示意图；
图6是表示本发明的第二实施例的示意图。
在参照附图详细说明本发明之前，最好先简述本发明的原理。
根据本发明，假设在电子束曝光过程中使用球形对准来对准或对齐。对准标记形成在，例如晶片周边的区域中，其不包括在任何芯片区域中。形成对准标记的位置是位于不形成芯片的区域中，但是最好是在要进行后面的制造步骤，例如层淀积或腐蚀等的区域中。这样的位置是在晶片的周边区域中，并离晶片的边缘为稍大于5mm(例如)的地方，和/或在作为与芯片尺寸无关的切割区域的区域中。
如果晶片不具有定向平面，则半导体晶片可以是圆形，并在假定圆形晶片的假定圆的中心点的附近有一中心点。由于多个芯片是使用切割锯从半导体晶片上切割的，所以每个切割区域(即划线)穿过半导体晶片呈条状区域。因此，以下列方式提供芯片区域：由2×2芯片区域构成的一组在晶片上的二维方向中对称重复。当多个芯片区域以点阵形式对称排列时，晶片的中心点是排列的对称点。晶片的中心点包括在与芯片尺寸无关的切割区域中，因此对准标记可以提供在晶片的中心点。
晶片的中心点一般包括在平行且垂直于定向平面的两切割区域的交叉区域中，因而，对准标记可以提供在交叉切割区域中。
由半导体晶片的材料制成的对准标记是形成在晶片上的台阶。或者，对准标记是由形成在晶片上且在用电子束轰击时能反射大量电子的重金属制成。
下面考虑要提供的对准标记的数量。不成一直线设置的三个对准标记，从数学上讲可以确定一个平面，因此用于进行最小球形对准。但是，为了实现高对准准确度，提供四个和更多个对准标记是很重要的。在这种情况下，随着由多个对准标记确定的多边形的面积变大，对准准确度增加了，因此，最好在晶片的周边提供六或更多个对准标记。另外，为了补偿局部变形，最好在半导体晶片的中心部分提供对准标记。
在电子束曝光过程中进行的对准，是通过检测在标记处反射的电子的量来实现的。一旦已经使用了对准标记，则对准标记的形状就趋于变坏，因此，在再次使用已用过一次的对准标记时，在后面的处理中很难达到高对准精度。此外，抗蚀剂材料可能偶然附着于对准标记上，结果使对准准确度下降。结果，每个对准标记用于对准目的只能使用一次(即：应该是一次性使用)。因此，制备多个对准标记组，并且每个组由数量与处理的数量匹配的对准标记构成，其中每个处理需要一个对准标记。在这种情况下，在半导体晶片的周边部分中提供至少三组(最好四和更多组)比较有利。一旦已经在晶片上形成棚极(一个或多个)或连线(一个或多个)，它们可用于对准。因此，如果上述对准标记在直到用于构图栅极的处理的每个处理中都可通用，则足够了。因此应该明白，当多个对准标准被分组，然后提供时，应确定每组中的对准标记的数量，以便与直到构图栅极为止的处理步骤的数量匹配。
下面参见图2-4说明本发明的第一实施例。
半导体晶片20是由硅制成并提供有基本上为矩形的芯片区域22，其数量最好是四(仅用于举例)的偶数倍。如图2所示，总计为五十二(52)个且尺寸或形状彼此相同的多个芯片区域22排列成点阵。即，芯片区域22的排列方式从上到下是：一行包括4个芯片区域，一行包括6个芯片区域，每行包括8个芯片区域的四行，一行包括6个芯片区域，一行包括4个芯片区域。因而，被四个芯片区域包围的中心点与晶片20的中心点O重合。注意到，晶片的中心点O位于切割区域中。应该理解，如果芯片区域22对称设置，则对称排列的芯片区域22的中心点与晶片的中心点O重合，且与芯片尺寸无关。
在晶片的中心点O提供十字形对准标记24。另外，其它十一个十字形对准标记24基本上以相等间隔位于半导体晶片20的周边部分中，并且其排列方式是每个标记距离晶片的边缘为预定距离(例如5mm)。
如上所述，由于晶片20的中心点O是唯一确定的，所以中心点O与芯片排列的中心点重合且位于切割区域中。只要相同形状的芯片区域22排列成点阵，上述重合关系就不受下列事实的影响：每个芯片区域的尺寸均匀改变，并且芯片区域22的数量也改变。因而，在晶片中心点O的对准标记24总是位于芯片区域22的外边，与芯片尺寸和芯片区域22的数量无关。
半导体晶片20的周边是在制造工艺过程中用于固定和传送晶片20的区域，并且一般不进行任何制造处理，例如层淀积。这样的周边区域具有距离晶片的边缘大约5mm的宽度(例如)。在本实施例中，提供在半导体晶片11的周边上的每个对准标记24，位于稍微在用于晶片固定和传送的周边区域里面且因此均匀进行层淀积和腐蚀的区域中。应该理解，形成标记24的每个周边区域是在芯片区域22的外面，与芯片尺寸无关。
每个对准标记24可以是使用光刻法或电子束平版印刷术形成的。当使用光刻法时，对准标记24是在制备只具有表示对准标记24的图形的标线之后使用所谓的分档的射击布局图函数形成的。应该明白，上述标线与要制造的ASICs和定制ICs的种类无关。另外，只制备用于形成对准标记24的一个标线就足够了。
下面说明对准标记24的形状。对准标记24是由半导体材料制成的，例如硅，并形成得以便具有约大于0.3μm(例如)的台阶高度。或者，对准标记24可以使用合适的重金属形成，在此情况下，台阶高度可以小于0.3μm(例如)。对准标记24的形状最好是具有平行于半导体晶片11的X和Y轴的每个轴的一个或多个边缘侧面。该侧面的长度约在30和50μm(例如)之间的范围内。
图3(A)-3(D)表示对准标记24的形状的例子。在图中，每个阴影部分表示比其周围部分高或低的部分。
当在晶片20上形成硅制成的台阶时，由实线描绘的矩形30和阴影部分之间确定的区域使用正性抗蚀剂使之降低或腐蚀。在此情况下，在形成对准标记24的阶段，阴影部分与晶片20的其它区域在同一水平上。
如图2中所示，在半导体晶片20上形成多个对准标记24。如上所述，每个对准标记24形成在除了芯片区域22以外的区域中，与从晶片得到的芯片尺寸和芯片数量无关。因此，在形成对准标记24阶段，不需要具有确定的芯片尺寸和芯片区域22的排列。此后，借助于CAD系统，在晶片11上确定电路图形和芯片尺寸和芯片区域22的排列，当完成在晶片22上设计的芯片区域22时，在进行曝光对准的同时，在晶片20上进行电子束构图。在本例中，假定借助于球形对准使用每个对准标记24，以补偿位移，增益和旋转等。
图4是表示在电子束曝光过程中检测对准标记24的原理的示意图。从电子枪44发射的电子束42被偏转器46偏转和扫描，然后到达晶片20。用包括多个多沟道平板的反射电子检测器48检测在电子束42轰击晶片20的表面时产生的反射或反向散射电子。如此检测的反射电子在放大器50被放大，并馈送给边缘检测器52。当使用电子束42扫描晶片20时，用边缘检测器52检测反射电子信号的边缘，由此可以确定晶片20上的对准标记24。图5(A)表示在对准标记24是由硅制成的台阶情况下，电子束扫描和结果电信号之间的关系。另一方面，图5(B)表示在对准标记24由重金属制成时电子束扫描和得到的电信号之间的关系。
如上所述，根据本例，对准标记24形成在芯片区域24以外的区域内，与芯片尺寸无关。因此，在每个芯片区域中确定电路图形和在晶片上确定芯片区域的整个排列之前，可以进行形成对准标记的步骤。这是非常有利的，因为可以使用每个都载有上述对准标记24的一类的晶片。
在上述中，是在没有说明每个对准标记24的位置情况下举的例子，并且不限于此。
现在参照图6，其中表示了本发明的第二实施例。如图中所示，在晶片20的中心点O没有形成对准标记。多个对准标记24被分组并只形成在晶片20的周边部分中。也就是，以基本上相等的间隔，只在晶片20的周边部分中形成八组62(a)-62(h)，每组包括四个对准标记24。多个对准标记24被分组的原因是，一次使用的标记不能使用两次。因此，每组中的对准标记24的数量对应于IC制造工序的数量，其中该标记对于对准来说是必不可少的。在许多具体情况下，一旦形成栅极或金属连线，可以使用它们用于对准，因此，如果每组包括的对准标记的数量等于直到形成电极的制造工序的数量，就足够了。
在第二实施例中，在晶片的中心点O处没有形成对准标记，因此可以在半导体晶片上形成奇数个的芯片区域。
下面参照图7说明本发明第三实施例。如图中所示，与图1的第一实施例相比，本例的晶片20还提供有附加的八个对准标记24。由于芯片区域22相对于经过中心点O正交(垂直和水平)线对称设置，所以可以在晶片中心点O交叉的两条状切割区域上形成附加的对准标记24。通过这样提供对准标记24，在不受晶片20局部变形的影响的情况下，可以精确对准。
应该明白，上述公开只表示本发明的三个可能的实施例，并且本发明的基础概念不具体限于此。

Claims (10)

1．使用电子束平板印刷术在半导体晶片上形成电子电路的方法，包括以下步骤：
(a)在所述晶片上，在除了要形成所述电子电路的多个芯片区域以外的区域中形成多个对准标记；
(b)使用所述对准标记在所述芯片区域中进用于形成所述电子电路的一系列处理步骤。
2．如权利要求1的方法，其中所述多个对称标记是形成在所述晶片的周边部分中。
3．如权利要求2的方法，其中所述多个芯片区域对称排列在所述晶片上，对称排列的芯片区域的中心点与所述晶片的中心点重合，并且在所述晶片的所述中心点形成一个对准标记。
4．如权利要求2的方法，其中所述对准标记包括多个组，每组包括数量与使用对准标记的处理步骤的数量相等的多个对准标记。
5．如权利要求1的方法，其中所述多个芯片区域对称排列在所述晶片上，对称排列的芯片区域的中心点与所述晶片的中心点重合，并且，对准标记还提供于两条状区域上，所述条状区域分别平行于和垂直于所述晶片的定向平面，并穿过所述晶片的所述中心点。
6．一种半导体晶片，在该半导体晶片上，将要使用电子束平版印刷在多个排列的芯片区域的每个区域中形成电子电路，其特征在于，所述晶片载有形成在除了所述多个排列的芯片区域以外的区域中的多个对准标记。
7．如权利要求6的半导体晶片，其特征在于所述半导体晶片形成在所述半导体晶片的周边部分中。
8．如权利要求7的半导体晶片，其特征在于所述多个排列的芯片区域对称设计在所述晶片上，对称设计的芯片区域的中心点与所述晶片的中心点重合，并且，在所述晶片的所述中心点处形成一个对准标记。
9．如权利要求7的半导体晶片，其特征在于，所述对准标记包括多个组，每组包括数量等于使用对准标记的晶片处理步骤的数量的多个对准标记。
10．如权利要求7的半导体晶片，其特征在于，所述多个芯片区域对称设计在所述晶片上，对称设计的芯片区域的中心点与所述晶片的中心点重合，并且，对准标记还提供在两条状区域上，该条状区域分别平行于和垂直于所述晶片的定向平面，并穿过所述晶片的所述中心点。
CN98126725A 1997-12-04 1998-12-04 使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片 Pending CN1221209A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP33458897A JP3169068B2 (ja) 1997-12-04 1997-12-04 電子線露光方法及び半導体ウエハ
JP334588/97 1997-12-04

Publications (1)

Publication Number Publication Date
CN1221209A true CN1221209A (zh) 1999-06-30

Family

ID=18279086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98126725A Pending CN1221209A (zh) 1997-12-04 1998-12-04 使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片

Country Status (6)

Country Link
US (1) US6132910A (zh)
EP (1) EP0921555A3 (zh)
JP (1) JP3169068B2 (zh)
KR (1) KR100310497B1 (zh)
CN (1) CN1221209A (zh)
TW (1) TW464939B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1313886C (zh) * 2002-12-20 2007-05-02 Asml荷兰有限公司 器件制造方法
CN1327484C (zh) * 2003-05-20 2007-07-18 Lg.飞利浦Lcd有限公司 多晶硅的制作方法和使用多晶硅的开关器件
CN100420013C (zh) * 2001-03-21 2008-09-17 株式会社东芝 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备
CN100438015C (zh) * 2001-03-21 2008-11-26 株式会社东芝 具有id标记的半导体晶片，及从中生产半导体器件的方法和设备
CN100517009C (zh) * 2004-11-12 2009-07-22 株式会社V技术 液晶显示装置用基板的制造方法
CN102683238A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种提高图形线宽量测精度对准的方法
CN101533229B (zh) * 2008-03-10 2013-03-27 精工电子有限公司 用于投影曝光装置的标线以及使用它的曝光方法
CN104635432A (zh) * 2015-01-27 2015-05-20 中国科学院物理研究所 用于电子束曝光的待曝光衬底及对准标记定位的方法
CN106004096A (zh) * 2016-05-13 2016-10-12 清华大学深圳研究生院 一种用于打印石英晶体传感器敏感层的喷墨打印托盘
CN109240038A (zh) * 2018-10-15 2019-01-18 上海华虹宏力半导体制造有限公司 一种掩模板、晶圆及其曝光方法、封装方法
CN109307981A (zh) * 2017-07-26 2019-02-05 天津环鑫科技发展有限公司 一种gpp生产的光刻版工艺
CN109375472A (zh) * 2018-10-23 2019-02-22 武汉华星光电技术有限公司 曝边机及基板曝边方法
CN114171500A (zh) * 2021-12-07 2022-03-11 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235141B1 (en) * 1996-09-27 2001-05-22 Digital Optics Corporation Method of mass producing and packaging integrated optical subsystems
JP4454706B2 (ja) * 1998-07-28 2010-04-21 キヤノン株式会社 電子ビーム露光方法及び装置、ならびにデバイス製造方法
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
US6479887B1 (en) * 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6781680B1 (en) * 1999-03-26 2004-08-24 Kabushiki Kaisha Toshiba Optical system adjusting method for energy beam apparatus
AU5762100A (en) * 1999-06-22 2001-01-09 Etec Systems, Inc. Alignment of low-energy electron beams using magnetic fields
WO2001009927A1 (en) * 1999-07-28 2001-02-08 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
US6576529B1 (en) * 1999-12-07 2003-06-10 Agere Systems Inc. Method of forming an alignment feature in or on a multilayered semiconductor structure
US6383894B1 (en) * 2000-03-31 2002-05-07 Intel Corporation Method of forming scribe line planarization layer
JP4618859B2 (ja) * 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
US6869861B1 (en) 2001-03-08 2005-03-22 Amkor Technology, Inc. Back-side wafer singulation method
US6943429B1 (en) * 2001-03-08 2005-09-13 Amkor Technology, Inc. Wafer having alignment marks extending from a first to a second surface of the wafer
JPWO2003003798A1 (ja) * 2001-06-29 2004-10-21 東レエンジニアリング株式会社 異方導電性接着剤を用いた接合方法
US6953956B2 (en) * 2002-12-18 2005-10-11 Easic Corporation Semiconductor device having borderless logic array and flexible I/O
JP4809600B2 (ja) * 2003-10-28 2011-11-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100578916B1 (ko) * 2003-12-19 2006-05-11 삼성에스디아이 주식회사 옵셋공정의 얼라인 마크 형성방법 및 그 장치
US7259828B2 (en) * 2004-05-14 2007-08-21 Asml Netherlands B.V. Alignment system and method and device manufactured thereby
US7459247B2 (en) * 2004-12-27 2008-12-02 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
KR100666465B1 (ko) * 2004-12-28 2007-01-11 동부일렉트로닉스 주식회사 웨이퍼에 대한 정렬용 마크 표시 방법
JP4837971B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5139658B2 (ja) * 2006-09-21 2013-02-06 株式会社ニューフレアテクノロジー 描画データ処理制御装置
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
EP2168157A2 (en) 2007-07-12 2010-03-31 Nxp B.V. Integrated circuits on a wafer and method for separating integrated circuits on a wafer
DE102008035055B3 (de) 2008-07-26 2009-12-17 X-Fab Semiconductor Foundries Ag Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben
JP6084143B2 (ja) * 2013-09-30 2017-02-22 ソニーセミコンダクタソリューションズ株式会社 半導体デバイスおよび製造方法、並びに電子機器
US9466324B2 (en) 2013-10-31 2016-10-11 Seagate Technology Llc Bit patterned media template including alignment mark and method of using same
US9601436B2 (en) * 2014-06-06 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for semiconductor wafer alignment
JP6357064B2 (ja) * 2014-09-30 2018-07-11 株式会社Ｓｃｒｅｅｎホールディングス パターン形成装置およびパターン形成方法
US9659873B2 (en) * 2015-08-26 2017-05-23 United Microelectronics Corp. Semiconductor structure with aligning mark and method of forming the same
WO2021205685A1 (ja) * 2020-04-09 2021-10-14 株式会社村田製作所 集合基板の製造方法及び集合基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4407933A (en) * 1981-06-11 1983-10-04 Bell Telephone Laboratories, Incorporated Alignment marks for electron beam lithography
JPS5946026A (ja) * 1982-09-09 1984-03-15 Toshiba Corp 試料位置測定方法
JPH01204419A (ja) * 1988-02-09 1989-08-17 Nec Corp 荷電ビーム露光装置
JPH0582428A (ja) * 1991-09-20 1993-04-02 Hitachi Ltd 電子線描画装置
JP3335011B2 (ja) * 1994-09-16 2002-10-15 富士通株式会社 マスク及びこれを用いる荷電粒子ビーム露光方法
JP3258178B2 (ja) * 1994-09-27 2002-02-18 株式会社東芝 位置合わせ方法
US5552611A (en) * 1995-06-06 1996-09-03 International Business Machines Pseudo-random registration masks for projection lithography tool
JPH09148217A (ja) * 1995-11-17 1997-06-06 Mitsubishi Electric Corp 位置合わせ方法
JP2870461B2 (ja) * 1995-12-18 1999-03-17 日本電気株式会社 フォトマスクの目合わせマーク及び半導体装置
KR100467858B1 (ko) * 1996-02-05 2005-11-01 가부시키가이샤 니콘 정렬,노광방법및노광장치
JP3854640B2 (ja) * 1996-03-06 2006-12-06 株式会社 日立製作所 半導体素子製造方法
JPH09275058A (ja) * 1996-04-04 1997-10-21 Nikon Corp 投影露光方法
US5837404A (en) * 1997-01-04 1998-11-17 Holtek Microelectronics, Inc. Fabrication of zero layer mask
JPH10274855A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp レチクルおよびそれによって転写されたパターンならびに補正方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100420013C (zh) * 2001-03-21 2008-09-17 株式会社东芝 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备
CN100438015C (zh) * 2001-03-21 2008-11-26 株式会社东芝 具有id标记的半导体晶片，及从中生产半导体器件的方法和设备
CN101335195B (zh) * 2001-03-21 2011-04-06 株式会社东芝 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备
CN1313886C (zh) * 2002-12-20 2007-05-02 Asml荷兰有限公司 器件制造方法
CN1327484C (zh) * 2003-05-20 2007-07-18 Lg.飞利浦Lcd有限公司 多晶硅的制作方法和使用多晶硅的开关器件
CN100517009C (zh) * 2004-11-12 2009-07-22 株式会社V技术 液晶显示装置用基板的制造方法
CN101533229B (zh) * 2008-03-10 2013-03-27 精工电子有限公司 用于投影曝光装置的标线以及使用它的曝光方法
CN102683238B (zh) * 2012-05-04 2015-07-22 上海华力微电子有限公司 一种提高图形线宽量测精度对准的方法
CN102683238A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种提高图形线宽量测精度对准的方法
CN104635432A (zh) * 2015-01-27 2015-05-20 中国科学院物理研究所 用于电子束曝光的待曝光衬底及对准标记定位的方法
CN106004096A (zh) * 2016-05-13 2016-10-12 清华大学深圳研究生院 一种用于打印石英晶体传感器敏感层的喷墨打印托盘
CN106004096B (zh) * 2016-05-13 2018-05-04 清华大学深圳研究生院 一种用于打印石英晶体传感器敏感层的喷墨打印托盘
CN109307981A (zh) * 2017-07-26 2019-02-05 天津环鑫科技发展有限公司 一种gpp生产的光刻版工艺
CN109307981B (zh) * 2017-07-26 2022-03-22 天津环鑫科技发展有限公司 一种gpp生产的光刻版工艺
CN109240038A (zh) * 2018-10-15 2019-01-18 上海华虹宏力半导体制造有限公司 一种掩模板、晶圆及其曝光方法、封装方法
CN109375472A (zh) * 2018-10-23 2019-02-22 武汉华星光电技术有限公司 曝边机及基板曝边方法
CN114171500A (zh) * 2021-12-07 2022-03-11 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆
CN114171500B (zh) * 2021-12-07 2024-04-09 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆

Also Published As

Publication number Publication date
US6132910A (en) 2000-10-17
TW464939B (en) 2001-11-21
KR19990062773A (ko) 1999-07-26
EP0921555A2 (en) 1999-06-09
KR100310497B1 (ko) 2001-11-15
JP3169068B2 (ja) 2001-05-21
JPH11168053A (ja) 1999-06-22
EP0921555A3 (en) 2001-10-24

Similar Documents

Publication Publication Date Title
CN1221209A (zh) 使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片
US5777392A (en) Semiconductor device having improved alignment marks
KR100270191B1 (ko) 노광방법 및 그것에 사용되는 패턴데이타 작성시스템, 패턴데이타 작성방법 및 마스크와 노광장치
US5532520A (en) Semiconductor wafer with alignment marks
US6980917B2 (en) Optimization of die yield in a silicon wafer “sweet spot”
US5552611A (en) Pseudo-random registration masks for projection lithography tool
CN1223898C (zh) 光掩模的制造方法和使用该光掩模的半导体装置制造方法
EP0657916B1 (en) Electron beam direct writing system for ULSI lithography with easy rotation and gain corrections of shot patterns and electron beam direct writing method for the same
CN102103336A (zh) 基于机器视觉对准的高精度对准标记结构
CN115172362A (zh) 版图结构和版图结构的布局方法
EP0078579B1 (en) Method of using an electron beam
CN1947149A (zh) 校准系统及其校准方法
EP0022329B1 (en) Electron beam exposure method
EP0105711A2 (en) Determining the position of a wafer by means of electron beams
KR100326955B1 (ko) 이동 스테이지를 사용한 전자빔 노광 방법
KR100217445B1 (ko) 정렬 마크를 가진 반도체 장치
CN100380234C (zh) 单步骤中结合临界尺寸及披覆之测量方法
CN202093317U (zh) 基于机器视觉对准的高精度对准标记结构
JP3689097B2 (ja) 荷電ビーム描画装置及び描画方法
US6468704B1 (en) Method for improved photomask alignment after epitaxial process through 90° orientation change
JP3569273B2 (ja) 荷電ビーム描画装置及び描画方法
US12055859B2 (en) Overlay mark design for electron beam overlay
CN104849970A (zh) 用于背面光刻工艺的对准标记及其对准方法
CN1197283A (zh) 将半导体衬底对准底座台的方法及实施该方法的装置
GB2328761A (en) Mask preparation method including critical dimension test forming means

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication