JP2006515078A - 集積回路を製造するためのマスクおよび集積回路を製造する方法 - Google Patents
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Abstract
本発明は、特に、各々が1つの集積回路のパターンを含む、2つの部分領域(16、18)を有するマスクに関する。一方の部分領域(16)は、補助パターンフレーム(46)に取り囲まれている。他方の部分領域(18)は、別の補助パターンフレーム(76)に取り囲まれている。これらのフレーム(46、76)を用いて簡単な製造が可能となる。
Description
本発明は、例えばガラス基板などの支持基板を有するマスクに関する。支持基板は、例えば、配線の経路、いわゆるヴィアの位置、コンタクト孔の位置、またはドープ領域の位置などの集積回路のパターンを予め規定するリソグラフィパターンを有している。さらに、複数のリソグラフィ面を位置合わせするのに必要となる補助パターンも、支持基板上に配されている。
特開平11−329937号には、レチクルライブラリを用いて、2つの位置合わせシステムを行なっているリソグラフィシステムが開示されている。しかし、レチクル上に回路を配置する方法や、小規模の製造を巧みに行なう方法については、具体的に記載していない。
本発明の方法は、低コストで回路を製造するための単純なマスク、および、低コストで回路を製造するための単純な方法を提供している。さらに、本発明の目的は関連するデータセットおよび関連するプログラムを提供することである。
マスクに関する上記目的は、請求項1に記載された特徴を有するマスクにより達成される。さらなる構成は、従属請求項に記載されている。
本発明のマスクは、少なくとも2つ、すなわち2つ、3つ、またはこれ以上の部分領域中に配されたリソグラフィパターンを有する。以下では、容易に理解できるように、まず、2つの部分領域のみについて説明する。各部分領域は、集積回路のパターンを有する。
本発明の基礎となる考え方は、複数のリソグラフィ面を位置合わせする補助パターンを巧みに配することにより、単純な方法で、かつシリコン領域を大幅に無駄にすることなく、1セットのマスクを選択的に使用して、少なくとも2つの異なる回路のうちの一方の回路を大量生産することができるということである。したがって、本発明のマスク上には、複数のリソグラフィ面を位置合わせするための2種類の補助パターンが設けられている。すなわち、
一方の回路の製造中には、同時に他方の回路は製造しないで、複数のリソグラフィ面を位置合わせするための第1補助パターンと、
上記他方の回路の製造中には、同時に上記一方の回路は製造しないで、複数のリソグラフィ面を位置合わせするための第2補助パターンと、
の2つの補助パターンである。
一方の回路の製造中には、同時に他方の回路は製造しないで、複数のリソグラフィ面を位置合わせするための第1補助パターンと、
上記他方の回路の製造中には、同時に上記一方の回路は製造しないで、複数のリソグラフィ面を位置合わせするための第2補助パターンと、
の2つの補助パターンである。
補助パターンが2つしか存在しない場合でも、この2つの補助パターンを組み合わせて、例えば複数の部分パターンを選択することにより、2つの回路を同時に作ることができる。
さらなる構成では、追加的に、
同時に両方の回路を製造するための、複数のリソグラフィ面を位置合わせするための第3補助パターンを備えている。
同時に両方の回路を製造するための、複数のリソグラフィ面を位置合わせするための第3補助パターンを備えている。
第3補助パターンでは、2つの回路を同時に作る際に、第1補助パターンと第2補助パターンとを組み合わせる必要はない。すなわち、例えばプログラミングなどの、この2つを組み合わせるためのいかなる方策も不要である。
この結果、2種類の補助パターンを組み合わせて、または、3種類の補助パターンを用いて、および、露光しない部分領域をマスキングし、露光する1つの部分または複数の部分を選択することにより、異なる3つの製造方法を、それぞれ異なる形で行なうことが可能になる。すなわち、一方の回路または他方の回路を個別に製造する、または両方または全ての回路を同時に製造することが可能になる。
特に、異なる製品の回路を製造するために、事前に規定した回路パターンを、マスク上に配することができる。製造準備段階、または、半導体ウェハーを少量生産するためのパターン生産段階では、例えば、全ての回路の設計を確認できるように、マスク上の全ての回路配置を、第3補助パターンを用いて同時に生産することが適切である。一方、多くの半導体ウェハー、例えば25個以上の半導体ウェハーを生産する製造段階では、第1補助パターンおよび第2補助パターンを用いて、半導体ウェハー上で他方の回路の場所をとらず、2つの回路のうちの1つのみを製造することが可能であるが、これは、2つのうちの別の回路をコストをかけずマスキングできるためである。第1補助パターンまたは第2補助パターンを使うことにより、マスキングをするにも関わらず、半導体製造において、許容誤差を非常に小さくして、位置合わせをすることが可能である。
マスクのさらなる構成では、第1補助パターンは、一方の部分領域に、かつ好ましくは一方の部分領域の中に配され、好ましくはそれ以外の場所には配されない。第2補助パターンは、上記他方の部分領域に、かつ好ましくは他方の部分領域の中に配され、好ましくはそれ以外の場所には配されない。第3補助パターンは、2つ以上の部分領域により形成される全体域に、かつ好ましくは全体域の中に配される。これにより、補助パターンと、この補助パターンが製造時に使用される関連領域との間の位置が近くなる。補助パターンが、半導体ウェハーの切断領域、すなわち半導体ウェハーが複数の個体またはチップに切断される場合の切断領域に配される場合、半導体ウェハー上に、補助パターンのための特別な空間が不要となる。
別のさらなる構成では、特に、両部分領域の間で、第1補助パターンが、第2補助パターンとは異なる位置に配される。これにより、補助パターンが、ある特定の部分領域に明確に割り当てられる。これに代えて、あるいは、これに追加して、第3補助パターンは、第1補助パターンおよび第2補助パターンとは異なる位置で配される。特に、第3補助パターンは、第1補助パターンおよび第2補助パターンよりも、マスクの端部に近い位置に配される。しかし、補助パターンを複数用途に利用することも可能で、例えば、1つの補助パターンを、第1補助パターンおよび第3補助パターンとして利用することも可能である。
別のさらなる構成では、各補助パターンは、この各補助パターンに割り当てられた部分領域の角付近に配される。経験によれば、結像エラーは、角部分において最も大きく、この部分において、所定の許容範囲が正確に守られねばならない。四角形の領域において、補助パターンが4つの角部分のすべてにあれば、単純な方法で位置合わせを行なうことができる。もし別の補助パターンが領域の中央にあれば、例えば全ての補助パターンを通る面の位置を決める際の位置合わせが非常に容易にできる。補助パターンが、切断線上の、後に投影される位置にある場合は、補助パターンは角付近で、かつ関連する領域の外側にある。
別のさらなる構成では、各補助パターンが、少なくとも1つの位置合わせマークと、少なくとも1つの重複マークとを有する。位置合わせマークは、マスクと、すでに半導体ウェハー上で部分的には製造済みの集積回路との位置合わせを行なう。この位置合わせマークは、例えば、1つの十字マークまたは好ましくは互いに平行に配された複数の筋(バー)を有する。しかし、これ以外の形状の位置合わせマークも可能である。
重複マークは、マスクを用いて行なわれる照射のずれをチェックをする。この重複マークは、例えば、少なくとも1つのフレームもしくは少なくとも1つの長方形または正方形を有し、これが充填されているか、または空のままになっている。このような重複マークにより、いわゆる「箱の中の箱」構造を作り、これを利用して、レジストの照射時の許容誤差に準拠しているか否かの準拠性テストを行なうことができる。照射中のずれが大きすぎる場合、レジストは取り除かれる。その後、新しいレジスト層を塗布し、照射または露光を行なう。
別のさらなる構成では、マスクはさらに、一方の部分領域または全体域の空間に割り当てられたテストパターンを有する。例えば、各領域に、少数のトランジスタ、すなわち100以下のトランジスタを有する個々の回路を10個作る際に用いられるテストパターンがある。トランジスタのないテスト回路も同様に用いられる。適切なテスト回路の形態は、例えば、発振器回路である。さらに、テストパターンを、切断線用の領域上の投影される領域に配することも可能である。テストパターンを複数用途に利用することも可能である。例えば、部分領域の間にあるテストパターンを、第1テストパターンおよび第2テストパターンとして使用することも可能である。マスクの端部にあるテストパターンを、第1テストパターンおよび第3パターンとして使用することも可能であるし、もしくは、第2テストパターンおよび第3テストパターンとして使用することも可能である。
マスクの別の構成では、第1補助パターンおよび第1テストパターンが、上記一方の部分領域の回りで1つのフレームを形成する。第2補助パターンおよび第2テストパターンは、上記他方の部分領域の回りで別のフレームを形成する。第3フレームは、2つのフレームの回りで、第3補助パターンおよび第3テストパターンによって形成される。補助パターンとテストパターンとをフレーム中に配することにより、容易な方法で、製造中のテストパターンの混同を避けることができる。
別の構成では、マスクは、1:1で照射するためのマスクであり、すなわち、マスク上に配されたパターンは、露光中で同じサイズでレジスト中に転写される。これに代わる構成として、マスクは、いわゆるレチクルと呼ばれるもので、4:1または5:1の割合で縮小して照射するためのマスクである。マスクの場合でもレチクルの場合でも、照射または露光の際には、ウェハーステッパーまたはウェハスキャナーが用いられる。
マスクのさらなる構成では、異なる素子配線を有する集積回路用のリソグラフィパターンが、部分領域中に配される。あるいは、または、追加的に、同じ素子配線を有する複数の集積回路用のリソグラフィパターンが、部分領域中に配されている。例えば、ハードディスクの各コントローラ用の4つの基本の制御回路が、第1部分領域にあり、各コントローラ用の拡張機能、例えば集積型の非揮発性メモリを有する3つの制御回路が、第2部分領域にある。これにより、選択した製品の回路を後の時点で製造する際に、同種の複数の回路配置を同時に露光することが、可能となる。
別のマスクの構成では、充填パターンが設けられ、好ましくは、2つの部分領域の間に第1充填パターンおよび第2充填パターンが設けられている。さらに、第1充填パターンは、上記一方の部分領域と、第1補助パターンと、第1テストパターンとを取り囲むが、他方の部分領域、第2充填パターン、第2テストパターン、および第2補助パターンは取り囲まない。さらに、第2充填パターンは、上記他方の部分領域と、第2補助パターンと、第2テストパターンとを取り囲んでいる。しかしながら、第2充填パターンは、上記一方の部分領域、第1充填パターン、第1補助パターン、および第1テストパターンは取り囲まない。充填構造部は、例えば、互いに等間隔で配されたバーまたは四角形である。この構成により、マスク上で特定の製品の回路を選ぶにあたって、装置に費用をかけた場合のみ、他のパターンのマスキングを明確に行なう。装置のコストを上げない場合は、充填パターンを容易に配置することができる交差部があり、この交差部は邪魔にはならない。充填部は、特に、最小限の特徴サイズが0.35μmまたは0.25μm以下である高度なCMOS(相補型金属酸化膜半導体)技術には適していて、これにより、製造が可能となる半導体ウェハー上の構造部が均一であるように保証される。均一性への要求度が低い分野では、均一黒化または放射線透過領域が、充填パターンの位置に配される。
本発明は、さらに、本発明および本発明のさらなる構成によるマスクのパターンの位置を定めるデータを有する電子データセットに関連する。電子データセットは、複数のデータ域を有し、各部分がグループを形成するように組み合わされる。このグループとは、例えば、第1部分領域に対応するグループ、第2部分領域に対応するグループ、および全体域に対応するグループである。データは、例えば、バイナリ形態でデータ記録部に保存される。
さらに、本発明は、本発明または本発明のさらなる構成によるマスクのパターンの位置を定めるプログラムに関する。このプログラムは、特に、上記一方の部分領域と、第1補助パターンと、好ましくは、さらに第1テストパターンとを組み合わせて、第1ブロックを形成し、上記他方の部分領域と、第2補助パターンと、好ましくはさらに第2テストパターンとを組み合わせて、他のブロックを形成する機能を有する。さらに、このプログラムにより、これらの2つのブロックを、第3補助パターンおよび第3テストパターンと共に組み合わせ、マスクの全体ブロックと呼ばれる第3ブロックを形成することも可能である。
さらに、本発明は、集積回路の製造方法に関し、特に、本発明および本発明のさらなる構成のマスクを用いた集積回路の製造方法に関する。本発明の方法では、以下の工程が実施される。すなわち、
有用な回路用のパターンを有する部分領域を少なくとも2つ有するマスクを製造する工程(ここで、有用な回路は、テスト回路とは異なり、有用な回路は、後に製品のユーザによって利用されるもので、テスト回路は、製品のユーザにとっては重要ではない回路である)と、
一方の部分領域を照射用に選択し、他方の部分領域を照射から除外する工程(適切な方法は、例えば、マスクを切断または不要な部分領域をマスキングするなどがある)と、
−レジスト被覆された基板、例えば、製造基板を照射し、選択した部分領域のパターンをレジスト層中に転写し、他方の部分領域のパターンをレジスト層中に転写しないようにする工程を一度または繰り返し行なう工程と、
である。この場合、半導体ウェハーの選択された部分領域を厚く被覆した状態で、選択された部分領域がレジスト層中に投影されることが好ましい。これにより、選択された部分領域は、半導体ウェハーの端から端に存在する。
有用な回路用のパターンを有する部分領域を少なくとも2つ有するマスクを製造する工程(ここで、有用な回路は、テスト回路とは異なり、有用な回路は、後に製品のユーザによって利用されるもので、テスト回路は、製品のユーザにとっては重要ではない回路である)と、
一方の部分領域を照射用に選択し、他方の部分領域を照射から除外する工程(適切な方法は、例えば、マスクを切断または不要な部分領域をマスキングするなどがある)と、
−レジスト被覆された基板、例えば、製造基板を照射し、選択した部分領域のパターンをレジスト層中に転写し、他方の部分領域のパターンをレジスト層中に転写しないようにする工程を一度または繰り返し行なう工程と、
である。この場合、半導体ウェハーの選択された部分領域を厚く被覆した状態で、選択された部分領域がレジスト層中に投影されることが好ましい。これにより、選択された部分領域は、半導体ウェハーの端から端に存在する。
本発明のこの方法により、異なる複数の有用な回路用のパターンを、1つのマスクに配することができるので、マスクの製造コストを抑制することができる。一方、選択した回路を、複数回露光を行なって作ることにより、コストは少ししか上昇しない。
さらなる方法では、マスクを露光装置から取り除き、例えば数週間保管した後に、別の部分領域を照射用に選択する。この段階までにすでに生産に使用されていた上述の一方の部分領域、および、適切な場合、その他方の部分領域は、照射または露光から除外する。その後、レジスト被覆された別の製造半導体ウェハーを少なくとも1度ないしは繰り返して照射し、選択した部分領域のパターンをレジスト層中に転写し、これ以外の部分領域中のパターンはレジスト層中に転写しない。別の製品は、こうして、生産コストを抑えて製造することができる。
さらなる方法では、マスクは、毎回露光装置に入れられ、製造用半導体基板もこの中に入れられる。これは、マスクが、すべての部分領域用のパターンを有していることを意味する。照射後に、マスクおよび製造用半導体基板を、照射装置から除外する。マスクは、次に使用するまで保管される。一方、製造用半導体基板は、マスクの保管と関わりなく、さらに処理される。これにより、例えば、同じ効果を有する別の方策により、マスクを異なる部分領域に分け、部分領域を選択する場合に比較して、保管するマスクの数を低減することができる。
本発明の別の方法によれば、製造準備またはパターン製造に関連して以下の工程が実施される。すなわち、
マスクおよびレジスト被覆した製造準備半導体基板を照射装置中に入れる工程と、
製造準備用半導体基板を照射し、両方の部分領域のパターンを製造準備用半導体基板のレジスト層中に転写する工程と、
が実施される。
マスクおよびレジスト被覆した製造準備半導体基板を照射装置中に入れる工程と、
製造準備用半導体基板を照射し、両方の部分領域のパターンを製造準備用半導体基板のレジスト層中に転写する工程と、
が実施される。
製造準備段階では、例えば、1つの製造準備用半導体基板上で、製品A用の回路を切断して取り出し、別の部分領域中にある製品B用の回路を捨て去る。別の製造準備用半導体基板上では、逆に、製品Bを切断して取り出し、製品Aを捨てる。製造準備の段階で作られる半導体ウェハーの数は少ないので、このような方法は、マスク製造コストを低減するのに比較して、受容することができる。
製造段階では、逆に、マスクの一方の部分領域のみが照射され、半導体ウェハー上の1つの切断される格子中に配された回路を有する隣接した領域域で照射が行なわれる、製造が行なわれる。さらに、異なる製品用の部分領域が同じマスクセットまたはレチクルセット内に配されていても、ウェハー領域全体を、上の部分領域を選択して、厚く被覆することができる。
比較的少量生産の場合、例えば、1000個以下のウェハーが処理される製品の生産では、本発明のマスクおよび本発明の方法は、製造コストを抑えて製造するのに、特に適している。
製品製造用の各部分領域には、フレームが設けられ、このフレームは、製造における制御、または、製造回路の品質保証で用いられるすべての光学構造が備えられている。さらに、適切な場合には、充填構造部が部分領域の間に設けられ、製造を容易にし、または可能にする。
本発明の実施形態を、以下に添付の図面を参照して説明する。
図1は、レチクルセットのうちの、2つの製品を生産するためのレチクルを示す平面図である。
図2は、4つの製品用の集積回路を生産するための生産準備段階と、生産段階とを示す図である。
図3は、4つの製品のうちの1つを生産するための半導体ウェハーの平面図である。
図1は、レチクルセットのうちの、2つの製品を生産するためのレチクルを示す平面図である。
図2は、4つの製品用の集積回路を生産するための生産準備段階と、生産段階とを示す図である。
図3は、4つの製品のうちの1つを生産するための半導体ウェハーの平面図である。
図1は、レチクルセットのうちの、2つの製品I・IIを生産するためのレチクル10を示す平面図である。レチクルセットは、レチクル10の他に、例えば、30以上のレチクルを含む。レチクルセット中の各レチクルは、レチクル10のように、レチクル基板12、例えば、ガラス基板上に配置されている。各レチクルの左端部14はハウジングのために用いられ、パターンは含まれていない。レチクル10と同様に、レチクルセット中の各レチクルは、2つの部分領域16・18を有し、その中に、有用な回路配置を作るためのパターンが配されている。部分領域16は、レチクル10の中央部分にあり、ほぼ正方形形状を有する。製品Iを作るためのパターンが、部分領域16中に配されている。部分領域18は、レチクル10の右側部分にあり、ほぼ長方形の形状を有する。製品IIを作るためのパターンが、部分領域18中に配されている。
部分領域16の周囲は、4つの位置合わせマーク20〜26、4つの重複マーク30〜36、2つのテスト構造部40・42、および別の補助パターン44により取り囲まれ、これら全てで、部分領域16を完全に取り囲むほぼ正方形のフレーム46を形成している。各位置合わせマーク20〜26および各重複マーク30〜36は、部分領域16の角部分に設けられている。位置合わせマーク20〜26は、例えば、それぞれ3つまたは5つの筋(バー)を有し、これらのバーが互いに平行に、かつ垂直方向に配されている。各重複マーク30〜36は、正方形の形状を有している。位置合わせマーク20〜26、および重複マーク30〜36のサイズは、例えば、それぞれ20μm未満である。テスト構造部40は2つの位置合わせマーク20・22の間で、かつ、フレーム46のフレーム上辺部の右側部分にある。テスト構造部42は2つの位置合わせマーク24・26の間で、かつ、フレーム46のフレーム下辺部の左側部分にある。
部分領域18の周囲は、位置合わせマーク50〜56、重複マーク60〜66、テスト構造部70・72、および補助構造部74により取り囲まれ、これら全てで、ほぼ長方形のフレーム76を形成している。各位置合わせマーク50〜56および各重複マーク60〜66は、フレーム76の角部分に設けられている。各位置合わせマーク50〜56は、3つ、別の実施形態では5つの筋(バー)を有する。各重複マーク60〜66は、長方形のフレームである。テスト構造部70は位置合わせマーク50・52の間にある。テスト構造部70は位置合わせマーク50・52の間にある。テスト構造部72は位置合わせマーク54・56の間で、かつ、フレーム76のフレーム下辺部にある。フレーム76の構造サイズは、フレーム46の構造サイズと同じである。
2つのフレーム46・76の周囲は、4つの位置合わせマーク80〜86、4つの重複マーク90〜96、2つのテスト構造部100・102、および別の補助構造部104・106により取り囲まれ、これら全てで、上位フレーム108を形成している。各位置合わせマーク80〜86および各重複マーク90〜96は、上位フレーム108の角部分に設けられ、位置合わせマーク20〜26・50〜56および各重複マーク30〜36・60〜66と同じ構造を有する。テスト構造部100は位置合わせマーク80・82の間で、かつ、上位フレーム108のフレームの上辺部に配されている。テスト構造部102は位置合わせマーク84・86の間で、かつ、上位フレーム108のフレーム下辺部にある。
各フレーム46・76・108中の位置合わせマーク20〜26・50〜56・80〜86の配置、および重複マーク30〜36・60〜66・90〜96の配置は、従って互いに同様である。レチクルセット中のほかのレチクルにおいても、位置合わせマークおよび重複マークは、共に、各フレームの角付近に設けられるが、適切な場合は、重複マークは、図1で説明した場所よりも少しずらした位置で設けることも可能である。
レチクル10は、フレーム46・76および上位フレーム108中で、これ以外のマークも有する。例えば、位置合わせマーク20〜26と同様に構成されたマークであるが、水平方向の位置合わせのためのマークで、バーが水平方向に並んでいるマークである。
別のレチクルセットの1つのレチクルを用いた場合として図2・3に関連して以下で説明するが、レチクル10を含むレチクルセットを用いて、3つの異なる生産方法を実行するころができる。すなわち
上位フレーム108を用いて、部分領域16・18を被覆せずに、製品I・IIを作り、
フレーム46を用いて、同時に部分領域18、フレーム76、および上位フレーム108を被覆して、製品Iのみを作り、
フレーム76を用いて、同時に部分領域16、フレーム46、およびフレーム106を被覆して、製品IIのみを作る。
上位フレーム108を用いて、部分領域16・18を被覆せずに、製品I・IIを作り、
フレーム46を用いて、同時に部分領域18、フレーム76、および上位フレーム108を被覆して、製品Iのみを作り、
フレーム76を用いて、同時に部分領域16、フレーム46、およびフレーム106を被覆して、製品IIのみを作る。
フレーム46・76・108の間の領域は、例えば、黒化する。しかしながら、黒化しない実施形態もある。
従って、別の実施形態では、レチクル10は、さらに、2つの充填フレーム110・112中に配置された充填構造部を有する。充填フレーム110は、フレーム46に隣接する。充填フレーム112はフレーム76に隣接する。充填フレーム110・112は両方とも、上位フレーム108の中にある。充填フレーム110・112の機能も、以下に、図2・3を参照してより詳しく説明する。
別の実施形態では、隣接する充填フレーム110・112の隣接面が、距離をあけて設けられる。この距離は、例えば、10μmより大きいか、または、100μmより大きい。
図2は、4つの異なる製品A〜D用の集積回路の製造準備段階および製造段階を示す図である。レチクルメーカーは、レチクル150を含むレチクルセットを製造するよう委託される。レチクル150は、上位フレーム108と同様の上位フレーム152により取り囲まれており、
左上角には、4つの製品A用の4つの下位領域160〜166を有する。部分領域160〜166は、2行2列で配され、製品A用の正方形の部分領域を形成する。
右側角部分の上方部分および中央部分には、製品B3つ分の3つの正方形の下位領域170〜174が一列に配置されている。
左下角には、製品C4つ分の4つの下位領域180〜186が、同じく2行2列で配されている。
右下角部分には、製品D4つ分の4つの部分領域190〜196が、同じく2行2列で配されている。
左上角には、4つの製品A用の4つの下位領域160〜166を有する。部分領域160〜166は、2行2列で配され、製品A用の正方形の部分領域を形成する。
右側角部分の上方部分および中央部分には、製品B3つ分の3つの正方形の下位領域170〜174が一列に配置されている。
左下角には、製品C4つ分の4つの下位領域180〜186が、同じく2行2列で配されている。
右下角部分には、製品D4つ分の4つの部分領域190〜196が、同じく2行2列で配されている。
各製品A・B・C・D用の下位領域160〜166・170〜174・180〜186・190〜196は、それぞれ、位置合わせマーク、重複マーク、およびテスト構造部を有する専用のフレームに取り囲まれた部分領域を形成している。上位フレーム152も、位置合わせマーク、重複マーク、およびテスト構造部を有する。これに対して、個々の下位領域160〜196は、個々の下位領域のみを取り囲む補助構造部を有するフレームでは取り囲まれていない。
レチクル150を有するレチクルセットに基づいて、4つのテストウェハーが作られる(矢印200・202参照)。矢印200の場合、製品Aのテスト回路用のテストウェハー210が作られる。
位置合わせパターン、重複パターン、およびテスト構造部は、テストウェハー210上に作られた上位フレーム152a中に配される。これらは、上位フレーム152中に配された位置合わせパターン、重複パターン、およびテスト構造部部により作られる。垂直方向の切断線220〜226、および水平方向の切断線230・232・234は、製品A用にチップを切断するためのものである。製品B・C・D用の他のチップは、切断線220〜234が作る格子中に必ずしも存在しないので、切断中に分離されてしまう。
矢印240・242で示すように、この後、製品A〜Dのテスト回路の設計を確認するためにテストが行なわれる。本実施形態は、これらのテストが問題なく遂行されたと仮定する。垂直方向の点線244は、生産準備または製造準備が終了したことを示す。レチクル150を含むレチクルセットは、例えば、顧客の注文を受けて、製品Aが製造されるまで、レチクルライブラリに保存される。
製品Aを製造するために、テストウェハー210の製造中、いずれの部分領域160〜196もマスキングされないので、4つの隔壁250〜256を備えた露光装置が用いられ、これにより、下位領域160〜166、すなわち製品A用の部分領域、この部分領域を取り囲むフレーム、および適切な場合には関連する充填フレームのみが、製品ウェハー260に転写される。隔壁250は、上位フレーム152の上辺フレーム部を被覆する。右方の隔壁252は製品B用の下位領域170〜174を被覆する。下方隔壁254は、製品Cおよび製品D用の下位領域190〜196を被覆する。左側の隔壁256は、上位フレーム152の左辺フレーム部を被覆する。製品ウェハー260上に作られた露光構造については、図3を参照して、以下に詳しく説明する。
図3は、レチクル150を用いてリソグラフィを実施した後の段階での、製品ウェハー260の詳細を示す平面図である。各々が部分露光を用いて作られた4つの部分領域300〜306が、2つの列S1・S2および2つの行Z1・Z2の格子に、それぞれ下位領域310〜316・320〜326・330〜336・340〜346を有するように配されている。例えば、4つの下位領域310〜316は、下位領域160・162・166・164により、特に下位領域310は下位領域160により、および下位領域312は下位領域162により作られる。
部分領域300〜306は、それぞれ、フレーム350〜356により取り囲まれている。フレーム350〜356は、それぞれ、角部に位置合わせマークおよび重複マークを有している。テスト構造部は、フレーム350〜356の各領域の縁部分に配されている。部分領域300〜306の下位領域の間、すなわち、下位領域310・312・314・316の間には、後に切断線が設けられる垂直方向の帯状部分または水平方向の帯状部分がある。ある実施形態では、位置合わせマーク、重複マーク、およびテスト構造部は、この帯状部分の中に同様に配されている。
さらに、各フレーム350〜356は、充填フレーム360〜366により取り囲まれ、この充填フレーム中に、切り欠き、または、突出した正方形状の領域が交互に配されている。隣接する部分領域300〜305の充填フレームは互いに隣接している。距離A1は、充填構造部を用いて露光された充填フレーム領域の幅の2倍の幅である。この実施形態では、距離A1は900μm(マイクロメータ)である。別の実施形態では、距離A1の範囲は、例えば、100μm〜1mm(ミリメータ)である。フレーム350〜356の辺部の幅は、それぞれ、90μmである(距離A2を参照)。水平方向の切断線370〜382の位置、および垂直方向の切断線390〜400の位置は、図3中矢印で示されている。製品ウェハー260上での回路配置はすべて、切断線の格子内に収まっているので、切断を行なっても回路を破壊しない。
図3で示した構造部は、矢印402で示した行方向、および、矢印404で示した列方向に続いている。上位フレーム152に対応する上位フレームは、製品ウェハー260上では配されていない。
別の実施形態では、1つの製品の製造用の露光領域内に、4つ以上の部分領域が設けられている。さらに、充填フレーム360〜366を使用しない実施形態もある。
上位フレーム108が存在しない実施形態も存在する。その代わりに、2つの製品I・IIを同時に製造する際に、2つのフレーム46・76の位置合わせマークおよびテスト構造部が用いられる。位置合わせのためには、位置合わせマーク20・52・54・26のみが、すなわち2つの部分領域からなる全体域の角に設けられた位置合わせマークのみが用いられる。逆に、同時に製造する際には、位置合わせのために、位置合わせマーク22・50・56・24は使用されない。
別の実施形態では、充填パターンは、レチクル上の各部分領域が隣接する側にのみ設けられ、逆の2面には設けられない。しかし、隣接する部分領域を露光することにより、ウェハー上で充填構造部が生じる。この実施形態では、距離A1は、充填パターン辺部の幅のみに相当する。具体的には、充填構造部は、マスク縁部またはレチクル縁部では不要である。これは、レチクルと共に露光装置の焦点に位置するレチクルホルダなどによって、マスキングが行なわれるからである。追加的に必要になる隔壁のみが、焦点面の外に位置し、像がぼけてしまう。充填パターンまたは適切な距離を考慮すると、このことは問題ではない。
両方の充填パターン配置の場合で、異なる露光による作られる充填構造部は、ウェハー上で重複するように、あるいは重複しないように配することができる。
Claims (16)
- 支持基板(12)と、
支持基板(12)に支持され、各々が、集積回路(A、B)用のパターンを含む少なくとも2つの部分領域(16、18)に配された、リソグラフィパターンと、
一方の回路(A)を製造する一方、他方の回路(B)を製造しない間に、複数のリソグラフィ面を位置合わせするための第1補助パターン(20)と、
上記他方の回路(B)を製造する一方、上記一方の回路(A)を製造しない間に、複数のリソグラフィ面を位置合わせするための第2補助パターン(50)と、
を備えた集積回路製造用のマスク(10)。 - 両方の回路(A,B)を同時に製造するための、複数のリソグラフィ面を位置合わせするための第3補助パターン(80)を備え、かつ、
第3補助パターン(80)は、第1補助パターン(20)と第2補助パターン(50)との組み合わせを有するか、または、上記第3補助パターン(80)は、第1補助パターン(20)および第2補助パターン(50)とは別に追加的に存在することを特徴とする請求項1に記載のマスク(10)。 - 第1補助パターン(20)は、一方の部分領域(16)で構成され、好ましくは一方の部分領域(16)に配され、
第2補助パターン(50)は、上記他方の部分領域(18)で構成され、好ましくは他方の部分領域(18)に配され、
第3補助パターン(80)は、両部分領域(16、18)により形成される全体域(16、18)で構成され、好ましくは全体域(16、18)に配され、
および/または、両部分領域(16、18)間で、第1補助パターン(32)は、第2補助パターン(60)とは異なる位置に配され、
および/または、第3補助パターン(80)は、第1補助パターン(20)および第2補助パターン(50)とは異なる位置で、好ましくは、よりマスク(10)の端部に近い位置に配される、
ことを特徴とする請求項1または2に記載のマスク(10)。 - 第1補助パターン(20)は、上記一方の部分領域(16)の角部付近に配され、好ましくは、少なくとも1つの第1補助パターン(20)が、上記一方の部分領域(16)の各角付近に配され、
および/または、第2補助パターン(50)は、上記他方の部分領域(18)の角部付近に配され、好ましくは、少なくとも1つの第2補助パターン(50)が、上記他方の部分領域(18)の各角付近に配され、
および/または、第3補助パターン(80)は、両部分領域(16、18)により形成される全体域の角付近に配され、好ましくは、少なくとも1つの第3補助パターン(80)が、全体域のうちの各角付近に配されることを特徴とする請求項1ないし3のいずれか1項に記載のマスク(10)。 - 1つの補助パターン(20)は、マスク(10)と集積回路との位置合わせを行なう位置合わせマーク(20)を少なくとも1つ備え、この位置合わせマーク(20)は、好ましくは、少なくとも1つの十字マーク、または好ましくは互いに平行に配された複数の直線構造を有し、
および/または、1つの補助パターン(30)は、マスク(10)を用いて行なわれる照射のずれをチェックする重複マーク(30)を少なくとも1つ有し、この重複マーク(30)は、好ましくは、少なくとも1つのフレームないし少なくとも1つの長方形または正方形を有することを特徴とする請求項1ないし4のいずれか1項に記載のマスク(10)。 - 上記一方の回路(A)と同時にテスト回路を製造するための少なくとも1つの第1テストパターン(40)、および、
上記他方の回路(B)と同時にテスト回路を製造するための少なくとも1つの第2テストパターン(70)、および/または、
両回路(A、B)と同時にテスト回路を製造するための少なくとも1つの第3テストパターン(100)と、
を備えていることを特徴とする請求項1ないし5のいずれか1項に記載のマスク(10)。 - 第1補助パターン(20、30)および第1テストパターン(40)は、上記一方の部分領域(16)の回りで1つのフレーム(46)を形成し、
第2補助パターン(50)および第2テストパターン(70)は、上記他方の部分領域(18)の回りで別のフレーム(76)を形成し、
および/または、第3補助パターン(80)および第3テストパターン(100)は、2つのフレーム(46、76)の回りでさらなる1つのフレーム(108)を形成する、
ことを特徴とする請求項6に記載のマスク(10)。 - マスク(10)は、特にウェハーステッパーまたはウェハスキャナー中に1:1で照射するためのマスクであるか、または、
マスク(10)は、特にウェハーステッパーまたはウェハスキャナー中にリソグラフィパターンを縮小して照射するためのレチクルであることを特徴とする請求項1ないし7のいずれか1項に記載のマスク(10)。 - 異なる素子配線を有する集積回路(A、B)用のリソグラフィパターンが、部分領域(16、18)中に配され、
および/または、同じ素子配線を有する複数の集積回路(A)用のリソグラフィパターンが、部分領域(16、18)中に配されていることを特徴とする請求項1ないし8のいずれか1項に記載のマスク(10)。 - 上記一方の部分領域(16)と上記他方の部分領域(18)との間に、充填パターンが配され、
第1充填パターンフレーム(110)が、上記一方の部分領域(16)と、好ましくは第1補助パターン(20)と、好ましくは第1テストパターンとを取り囲み、
第2充填パターンフレーム(112)が、上記他方の部分領域(18)と、好ましくは第2補助パターン(50)と、好ましくは第2テストパターンとを取り囲んでいることを特徴とする請求項1ないし9のいずれか1項に記載のマスク。 - 請求項1ないし10のいずれか1項に記載のマスク(10)のパターン位置を規定するデータの電子的なデータセット。
- 特に、上記一方の部分領域(16)と、この一方の部分領域(16)に関連する補助パターン(20)とを組み合わせて、第1ブロックを形成し、上記他方の部分領域(18)と、上記他方の部分領域(18)に関連する補助パターン(50)とを組み合わせて、他のブロックを形成する機能を有する、請求項1ないし10のいずれか1項に記載のマスク(10)のパターン位置を規定するプログラム。
- 特に、請求項1ないし10のいずれか1項に記載のマスク(150)を用いた集積回路(A、B)の製造方法であって、
各々が少なくとも1つの有用な回路(A、B)用のパターンを有する部分領域(160、170)を少なくとも2つ有するマスク(150)を製造する工程と、
一方の部分領域(160)を照射用に選択し、他方の部分領域(170)を照射から除外する工程と、
レジスト被覆された製造基板(260)を照射し、選択した部分領域(160)のパターンをレジスト層中に転写し、他方の部分領域(170)のパターンをレジスト層中に転写しないようにする工程を一度または繰り返し行なう工程と、
を上述の順序に限定されることなく実施するよう含む方法。 - 他方の部分領域(170)を照射用に選択し、上記一方の部分領域(160)を照射から除外する工程と、
さらにレジスト被覆された製造基板を照射し、選択した部分領域(170)のパターンをレジスト層中に転写し、上記一方の部分領域(160)をレジスト層中に転写しないようにする工程を少なくとも一度または繰り返し行なう工程と、
を含むことを特徴とする請求項13に記載の方法。 - マスク(150)を照射装置に入れ、照射の前に1つの製造基板(260)を照射装置中に入れる工程と、
好ましくは、特に新たなマスク(150)を入れる前に、特に次の製造基板を入れる前に、上記マスク(150)を照射装置から除外する工程と、
を含むことを特徴とする請求項13または14に記載の方法。 - 特に、製造基板(260)を入れるおよび/または照射する前に、
マスク(10)およびレジスト被覆した製造準備基板(210)を照射装置中に入れる工程と、
製造準備用基板(210)を照射し、両方の部分領域(16、18)のパターンを製造準備用基板(210)のレジスト層に転写する工程と、
を含むことを特徴とする請求項12ないし15のいずれか1項に記載の方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015102699A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社ニコン | 露光方法及びデバイス製造方法 |
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