CN1757111A - 印刷配线基板、其制造方法、引线框封装件以及光模块 - Google Patents

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Abstract

一种印刷配线基板(10)、其制造方法、使用印刷配线基板的引线框封装件以及光模块。该配线基板(10)中具有：多个导体板(10a)，其含有作为用于与外部电路电连接的引线的至少一个的导体板并相互空间分离；绝缘层(10b)，其跨度多个导体板上以及/或多个导体板而形成；形成在绝缘层上的多个配线图案(10d)，多个导体板的至少一个的导体板通过通孔(11a)与多个配线图案的至少一个电连接。

Description

印刷配线基板、其制造方法、 引线框封装件以及光模块
技术领域
本发明涉及印刷配线基板、其制造方法、引线框封装件以及光模块。
背景技术
以往，公知有搭载的半导体元件和配线图案之间由接合引线连接并树脂封装的导体装置(参照例如日本专利第2528192号公报)。另外，在薄膜主体表面形成的配线图案的端部从薄膜主体突出而成为接触引脚的接触探针中，公知形成光致抗蚀剂层并形成配线图案的技术、通过通孔将配线图案和接触引脚电连接的技术、以及确保设计通孔的空间的技术(例如参照日本特开2001-194387号公报)。
这样的半导体装置中，例如第22图所示的光模块1具有引线框封装件5、中间部件7a以及搭载块8，这些结构部件由接合引线W连接后，由电绝缘性的合成树脂密封，与具有光纤9a的套圈(ferrule)9一体化而制成。
这时，引线框封装件5是由合成树脂4模制印刷配线基板(PWB：PrintedWiring Board)2和引线框3而成的。另一方面，印刷配线基板2具有在成形为规定形状的导体板2a上顺次形成绝缘层2b和由导体层构成的微细配线图案2d的微条线(マイクロストリツプライン)结构，搭载的半导体元件(电路元件)6和配线图案2d由接合引线连接。另外，搭载块8上设置光半导体元件9b、例如平板型的受发光元件(VCSEL：Vertical Cavity SurfaceEmitting Laser；垂直空穴变面发射层)，平板PD(Photo Diode；光致二极管))，其相对基板面沿垂直方向射入射出光。印刷配线基板2采用微条线结构来实现光模块1的阻抗耦合，抑制信号传送特性的劣化。
光模块1中结构部件间由接合引线连接，则无论是否选用微条线结构的印刷配线基板2，由于缘于接合引线W的长度的阻抗的影响，而使高频信号的传送特性劣化，并使加工数目增多。另外，构成引线框封装件5的印刷配线基板2和引线框3、以及与引线框封装件5一同被使用的中间部件7a分别制造后组装，所以制造成本高，光模块1造价升高。
另外，现有的光模块1中，平板型的受发光元件8b固定在搭载块8的第一面8a1上，并在与第一面8a1垂直的面8a2中固定在中间部件7a上。导体板7b的前端部为使与搭载块8的第一面8a1之间由接合引线的作业容易，沿中间部件7a的端面向下垂直折曲，该折曲的部分接合有接合引线W的一端。因此，中间部件7a的制造成本变高。
本发明是鉴于上述问题而研发的，其目的在于提供减少引线接合的部位，抑制由于接合引线的长度而导致的信号传送特性的恶化，另外，搭载的平板型半导体元件之间的引线接合作业变得容易，并且低成本制造的印刷配线基板、其制造方法、引线框封装件以及光模块。
发明内容
本发明的印刷配线基板特征在于，包括：多个导体板，其具有作为用于与外部电路电连接的引线而使用的至少一个的导体板，相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，所述多个导体板的至少一个的导体板通过通孔所述多个配线图案的至少一个电连接。
根据该发明，由于不需要配线部的配线图案和外部电路连接用的引线之间的引线接合，所以能够提供难以受到接合引线的长度带来的信号传送特性的限制，并且可以低成本制造的配线基板。在此，多个配线图案可以形成作为衬片而具有多个导体板的一个导体板的微条线，或者也可以是作为衬片而具有多个导体板的一个导体板、将与该衬片连接的衬片用配线图案配置在两个信号传送路间的带衬片平板型的传送路。
另外，在上述的发明中，所述印刷配线基板的特征在于，包括：具有被分离的所述多个导体板中的一个的引线部；具有被分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
另外，在上述的发明中，所述印刷配线基板的特征在于，所述引线部的导体板还分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
另外，在上述的发明中，所述印刷配线基板的特征在于，所述引线部在邻接的两个信号用引线之间配置至少一个的衬片用引线，所述至少一个的衬片用引线自所述配线部的导体板一体形成并且通过通孔与所述多个配线图案对应的配线图案电连接。
由此，印刷配线基板的衬片用引线的接地电位稳定化，邻接的信号用引线间有效电磁屏蔽。因此，印刷配线基板有效抑制或防止信号用引线间的电磁干扰的产生(cross talk：串扰)，抑制或防止信号传送特性例如S/N比的劣化。
另外，在上述的发明中，本发明的印刷配线基板的特征在于，所述印刷配线基板还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并且具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，该搭载部的导体板被进一步分割成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片，与对应的电极图案一起作为所述多个信号用导体板舌片而构成，所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
由此，印刷配线基板由于不需要配线部的配线图案和外部电路连接用的引线之间的引线接合，所以难以受到接合引线的长度带来的信号传送特性的限制，并且将使用多沟道光半导体元件(例如阵列激光二极管、阵列光致二极管等)时的各沟道的配线图案作为与各沟道对应的电极舌片，与外部电路连接用的引线同时制造，所以能够提供可低成本制造的印刷配线基板。在此，多个配线图案形成作为衬片而具有配线部的导体板的微条线，或者也可以是具有配线部的导体板作为衬片，将与该衬片连接的衬片用配线图案配置在两个信号传送路间的带衬片平板型的传送路。
另外，在上述发明中，本发明的印刷配线基板的特征在于，所述搭载部，在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置至少一个衬片用电极舌片，该至少一个的衬片用电极舌片具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
由此，印刷配线基板中衬片用电极舌片的接地电位稳定化，邻接的信号用电极舌片间被有效电磁屏蔽。因此，印刷配线基板有效抑制或防止信号用电极舌片间的电磁干扰的产生(串扰)，抑制或防止多沟道光半导体元件上或来自多沟道光半导体元件的信号传送特性例如S/N比的劣化。
另外，本发明的印刷配线基板的制造方法其特征在于，具有如下工序：第一工序，准备由导体板、层积在该导体板上的绝缘层和形成在该绝缘层上的导体层构成的基板；第二工序，蚀刻或/以及激光加工至少所述导体层的规定部而形成所述多个配线图案；第三工序，蚀刻所述导体板而分离成多个导体板，在跨度被分离的所述多个导体板的位置残留所述绝缘层和配线图案；第四工序，将所述多个配线图案的至少一个通过通孔与分离的所述多个导体板的至少一个导体板电连接。
另外，在上述发明中，本发明的印刷配线基板的制造方法的特征在于，所述第三工序中通过将所述导体板分离成多个，从而形成具有分离的所述多个导体板中的一个的引线部，和具有分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
另外，在上述发明中，本发明的印刷配线基板的制造方法的特征在于，所述第三工序中，所述引线部的导体板被进一步分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
由此，印刷配线基板的制造方法中，可从由导体板和层积在该导体板上的绝缘层和形成在该绝缘层上的导体层构成的基板，与外部电路连接用的引线同时并且由单一的基板来形成设置有规定的配线图案的印刷配线基板。另外，引线和各配线图案经由通孔连接，所以它们之间不需要引线接合，能够提供不受接合引线的长度带来的信号传送特性的限制的印刷配线基板。
另外，在上述发明中，本发明的印刷配线基板的制造方法的特征在于，所述第三工序中，还具有形成至少一个衬片用引线的工序，该衬片用引线配置在邻接的两个信号用引线之间，由所述配线部的导体板形成，并通过通孔与所述多个配线图案对应的配线图案电连接。
由此，印刷配线基板的制造方法中可在印刷配线基板上同时形成信号用引线和衬片用引线。另外，连接的信号用引线间可以一体形成由自配线部侧的第二部分向引线部侧的第一部分连续延伸的导体板构成的衬片用引线，所以印刷配线基板中衬片用引线的接地电位稳定化，邻接的信号用引线间被有效电磁屏蔽。因此，根据本发明制造的印刷配线基板有效抑制或防止信号用引线间的电磁干扰的产生(串扰)，抑制或防止信号传送特性例如S/N比的劣化。
另外，在上述发明中，本发明的印刷配线基板的制造方法的特征在于，所述第三工序还具有如下的工序：形成搭载部，该搭载部具有所述引线部、配线部以及分离的所述多个导体板的再一个，将所述引线部和规定的所述配线图案电连接，并且具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，将该搭载部的导体板进一步分离成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片并与对应的电极图案一起作为所述多个信号用电极舌片，并且，将所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
由此，印刷配线基板的制造方法中，将与多沟道光半导体元件电连接的各沟道的电极图案形成在与各沟道对应分离的电极舌片上，另外，该电极舌片与外部电路连接用的引线同时制造，所以使用多沟道光半导体元件时的印刷配线基板可以低成本制造。
另外，在上述发明中，本发明的印刷配线基板的制造方法的特征在于，所述第三工序含有形成在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置的至少一个衬片用电极舌片的工序，该至少一个的衬片用电极舌片由蚀刻或/以及激光加工形成，具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
由此，印刷配线基板中，可在印刷配线基板上同时形成信号用电极舌片和衬片用电极舌片。另外，信号用电极舌片间一体形成由从配线部侧的第二部分向搭载部侧的第三部分连续延伸的导体板构成的衬片用电极舌片，所以印刷配线基板中衬片用电极舌片的接地电位稳定化，邻接的信号用电极舌片间被有效电磁屏蔽。因此，制得的印刷配线基板有效抑制或防止信号用电极舌片间的电磁干扰的产生(串扰)，有效抑制或防止在多沟道光半导体元件上或来自多沟道光半导体元件的信号传送特性例如S/N比的劣化。
另外，本发明的引线框封装件的特征在于，包括：多个导体板，其含有作为用于与外部电路连接线的引线的至少一个的导体板，相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上；电绝缘性的合成树脂，其将所述多个导体板的至少一个导体板的下面进行模制，所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接。
另外，在上述发明中，本发明的引线框封装件的特征在于，所述引线框封装件包括：具有分离的所述多个的导体板的一个的引线部，和具有分离的所述多个导体板的另一个并与所述引线部电连接的配线部。
另外，在上述发明中，本发明的引线框封装件的特征在于，所述引线部的导体板进一步分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
由此，引线框封装件中不需要配线部的配线图案和外部电路连接用的引线之间的引线接合，所以能够提供难以受到接合引线的长度的偏差等带来的信号传送特性的限制且能够低成本制造的引线框封装件。
另外，在上述发明中，本发明的引线框封装件的特征在于，所述引线部在邻接的两个信号用引线之间具有至少一个衬片用引线，所述至少一个衬片用引线自所述配线部的导体板一体形成，并且介由通孔与所述多个配线图案对应的配线图案电连接。
由此，引线框封装件中在信号用引线间配置从自配线部侧向引线部侧连续延伸的导体板一体形成的衬片用引线，所以引线框封装件中衬片用引线的接地电位稳定化，邻接的信号用引线间有效电磁屏蔽。因此，印刷配线基板有效抑制或防止信号用引线间的电磁干扰的产生(串扰)，抑制或防止信号传送特性例如S/N比的劣化。
另外，在上述发明中，本发明的引线框封装件特征在于，所述引线框封装件还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，该搭载部的导体板分离成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片，并与对应的电极图案一起作为所述多个信号用电极舌片构成，所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
由此，引线框封装件由于不需要配线部的配线图案和外部电路连接用的引线之间的引线接合，所以难以受到接合引线的长度带来的信号传送特性的限制，并且将使用多沟道光半导体元件(例如阵列激光二极管、阵列光致二极管等)时的各沟道的配线图案作为与各沟道对于的电极舌片与外部电路连接用的引线同时制造，所以能够提供可低成本制造的引线框封装件。
另外，在上述发明中，本发明的引线框封装件的特征在于，具有在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置的至少一个衬片用电极舌片，该至少一个衬片用电极舌片包括：由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、在该衬片用导体板舌片上层积的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
由此，引线框封装件中在信号用引线间配置从自配线部侧向引线部侧连续延伸的导体板一体形成的衬片用引线，印刷配线基板中衬片用电极舌片的接地电位稳定化，邻接的信号用电极舌片间被有效电磁屏蔽。因此，印刷配线基板有效抑制或防止信号用电极舌片间的电磁干扰的产生(串扰)，抑制或防止多沟道光半导体元件上或来自多沟道光半导体元件的信号传送特性例如S/N比的劣化。
本发明的光模块特征在于，包括：
印刷配线基板，其具有：多个导体板，其含有作为与外部电路电连接的引线而使用的至少一个导体板，并相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接；
电绝缘性的合成树脂模制壳体，其包覆所述多个导体板的至少一个导体板的下面；光半导体元件，其与所述配线图案电连接；光纤，其与所述光半导体元件光结合。
另外，在上述发明中，本发明的光模块的特征在于，所述印刷配线基板包括具有分离的所述多个导体板中的一个的引线部，和具有分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
由此，光模块由于不需要配线部的配线图案和外部电路连接用的引线间的引线接合。所以能够提供难以受到接合引线的长度的偏差等带来的信号传送特性的限制并且可低成本制造的光模块。
另外，在上述发明中，本发明的光模块的特征在于，所述引线部的导体板进一步分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
由此，光模块件中在信号用引线间配置从自配线部侧向引线部侧连续延伸的导体板一体形成的衬片用引线，因此光模块中衬片用引线的接地电位稳定化，邻接的信号用引线间被有效电磁屏蔽。因此，光模块中有效抑制或防止信号用引线间的电磁干扰的产生(串扰)，抑制或防止信号传送特性例如S/N比的劣化。
另外，在上述发明中，本发明的光模块的特征在于，所述配线部或衬片部上安装至少一个电路元件，该电路元件和所述配线部或者衬片部由接合引线邻接。
另外，在上述发明中，本发明的光模块的特征在于，所述配线部上固定或连接至少一个电子电路元件，所述电子电路元件利用倒装芯片接合而固定或连接在所述配线部上。
由此，提供与电子电路元件之间不必使用引线接合，而能够抑制或防止信号传送特性的劣化的光模块。
另外，在上述发明中，所述光模块的特征在于，所述印刷配线基板还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并具有用于与具有所述多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，所述搭载部的导体板进一步分离成与所述多沟道光半导体元件的沟槽对应的规定数目的信号用导体板舌片，并与对应的电极图案一起作为所述多个信号用电极舌片构成，所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
由此，光模块由于不需要配线部的配线图案和外部电路连接用的引线之间的引线接合，所以难以受到接合引线的长度的偏差等带来的信号传送特性的限制，并且将使用多沟道光半导体元件(例如阵列激光二极管、阵列光致二极管等)时的各沟道的配线图案作为与各沟道对于的电极舌片与外部电路连接用的引线一体制造。因此，不必另准备用于安装多沟道光半导体元件的中间部件，所以能够提供可低成本制造的印刷配线基板。
另外，在本发明中，本发明的光模块的特征在于，所述搭载部在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置至少一个衬片用电极舌片，该至少一个衬片用电极舌片具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片介由通孔与所述衬片用电极图案电连接。
由此，光模块件中在信号用引线间配置由自配线部侧向引线部侧连续延伸的导体板一体形成的衬片用引线，因此光模块中衬片用电极舌片的接地电位稳定化，邻接的信号用电极舌片间被有效电磁屏蔽。因此，光模块中有效抑制或防止信号用电极舌片间的电磁干扰的产生(串扰)，抑制或防止多沟道光半导体元件上的或来自多沟道光半导体元件的信号传送特性例如S/N比的劣化。
另外，在上述发明中，本发明的光模块的特征在于，所述多沟道光半导体元件是平板型，固定在搭载块的第一面上，该搭载块具有与所述第一面交叉的第二面，该第二面以朝向所述印刷配线基板，接合的状态而固定在所述印刷配线基板上部，所述多沟道光半导体元件的各沟道介由直接引线接合在对应的所述电极舌片的导体板的端面的至少一根引线与对应的所述电极舌片电连接。
由此，可以提供在平板型的多沟道光半导体元件和配线图案之间容易利用引线接合进行连接的光模块。
另外，在上述发明中，本发明的光模块的特征在于，所述多沟道光半导体元件是平板型，固定在搭载块的第一面上，该搭载块具有与所述第一面交叉的第二面以及与所述第一面和所述第二面连续形成的配线图案，该搭载块的第二面的配线图案以与所述印刷配线基板的搭载部的配线图案接触的状态固定在所述印刷配线基板上。
由此，提供减少了引线接合的部位的光模块。
另外，在上述发明中，本发明的光模块的特征在于，所述配线部上固定或连接有至少一个电路元件。所述电路元件由倒装芯片接合而固定或连接在所述配线部上。
由此，光模块在电路元件和印刷配线基板之间不必使用引线接合，抑制或防止信号传送特性。
另外，在上述发明中，本发明的光模块的特征在于，所述光半导体元件在二维方向上在规定位置配置多个。
另外，在上述发明中，本发明的光模块特征在于，具有所述电路元件和至少一个所述光半导体元件，介由焊锡突缘与所述电路元件的至少一个电极和规定的所述配线图案电连接。
另外，在上述的发明中，本发明的光模块的特征在于，包括：
印刷配线基板，其具有：多个导体板，其含有作为与外部电路电连接的引线而使用的至少一个导体板，并相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接；
固定部件，其固定有多个导体板的至少一个导体板，使至少与所述多个导体板电连接的部位具有电绝缘性；光半导体元件，其与所述配线图案电连接；光纤，其与所述光半导体元件光结合。
另外，在上述的发明中，本发明的光模块的特征在于，具有设置所述固定部件的底板，在所述固定部件和所述底板之间配置温度控制元件。
另外，在上述的发明中，本发明的光模块的特征在于，所述光半导体元件在二维方向上在规定位置配置多个。
另外，在上述的发明中，本发明的光模块的特征在于，具有所述电路元件和至少一个的所述光半导体元件，所述电路部件的至少一个电极和规定的所述配线图案介由焊锡突缘电连接。
附图说明
图1是表示本发明的第一实施方式的印刷配线基板的剖面图；
图2是用于本发明的第一实施方式的印刷配线基板的制造的基板的剖面图；
图3表示本发明第一实施方式的印刷配线基板的制造方法、是蚀刻基板的导体层形成配线图案的状态的剖面图；
图4表示本发明的第一实施方式的印刷配线基板的制造方法、是通过蚀刻以及/或激光加工除去基板的绝缘层而形成通孔用的凹部的状态的剖面图；
图5表示本发明的第一实施方式的印刷配线基板的制造方法、是通过蚀刻基板的导体板而分离成配线部衬片和多个引线以及多个电极舌片的状态的剖面图；
图6表示本发明的第二实施方式的引线框封装件的制造方法、是图1的印刷配线基板由合成树脂模制成的状态的剖面图；
图7是表示从合成树脂模制成的印刷配线基板将引线以及导体板舌片切断成希望长度而形成引线框封装件的状态的立体图；
图8是表示本发明的第三实施方式的光模块的立体图；
图9是图7所示的引线框封装件上搭载有多沟道光半导体元件以及驱动用的电路部件(半导体元件)的剖面图；
图10是将由电绝缘性的合成树脂密封的引线框封装件和套圈接合而形成的光模块的剖面图；
图11A是在由合成树脂密封的图10的引线框封装件中折曲加工引线而制得的光模块的剖面图；
图11B是图11A的光模块的宽度方向的剖面图；
图12A是表示图11所示的光模块的使用状态的立体图；
图12B是表示光模块的其他状态的立体图；
图13是在第三实施方式的光模块中除密封的合成树脂以及镀敷层之外，表示印刷配线基板、电路部件、接合引线、引线以及电极舌片的立体图；
图14是图13中从下面侧看到搭载部的底面图；
图15A是沿图13的衬片电极舌片的剖面图；
图15B是沿信号用电极舌片的剖面图；
图16是表示第三实施方式的光模块的变形例的立体图；
图17是表示仅具有配线部和引线部的印刷配线基板的端面发光型光半导体元件的搭载例的剖面图；
图18A是表示光模块中不使用接合引线的结构例的剖面图；
图18B是表示图18A的电路部件(半导体元件)的电极和通孔的连接状态的剖面图；
图18C是表示电路部件(半导体元件)的电极和构成配线图案的导体层的固定位置的例的平面图；
图19A是表示搭载部的其他方式的图；
图19B是表示搭载部的另一方式的图；
图20是从上方看图13的搭载部PM的放大图；
图21是表示本发明的第四实施方式的光模块的剖面图；
图22是表示现有的光模块的结构的剖面图。
具体实施方式
下面参照附图说明本发明的印刷配线基板、其制造方法、引线框封装件以及光模块的合适的实施方式。
(第一实施方式)
首先，说明本发明的第一实施方式的印刷配线基板。图1是表示印刷配线基板的剖面图。图2是制造印刷配线基板所使用的基板的剖面图。图3～图5是表示印刷配线基板的制造方法的剖面图。
另外，图1～图5中图示出印刷配线基板的一个单位的剖面。实际上印刷配线基板制造时，这些图中所示的一个单位是在多个单位中平面反复进行(图中关于左右以及/或者表背方向)的，其与将在下面说明的处理一并进行。
如图1所示，印刷配线基板10包括：经由绝缘层10b在导体板10a的上面形成有由导体层构成的微条线结构的多个配线图案10d的配线部PW、引线部PL以及搭载部PM。印刷配线基板10是将在导体板10a上经由绝缘层10b一体形成有导体层10c的图2所示的基板B进行蚀刻以及/或激光加工而制成的，导体板10a通过蚀刻以及/或激光加工分离成配线部衬片10e和多个引线10f以及导体板舌片10h。而在多个配线图案10d上形成有通过形成规定的配线图案10d的镀敷层11与引线10f以及导体板舌片10h连接的通孔11a。这时，可以代替通孔11a使用贯通孔，例如可将引线10f和导体板舌片10h进行电连接。
在此，基板B是将由铜、铜合金或42合金等铁镍合金构成的导体板10a、由弹性体、固体或它们的复合体等构成的绝缘体例如由聚酰亚胺片构成的绝缘层10b、由导体例如铜箔构成的导体层10c不使用粘接剂而利用冲压而压接形成的，所以各导体板10a厚度是大约0.2mm、绝缘层10b的厚度是大约30μm、以及导体层10c厚度20μm。其中，导体板10a、绝缘层10b以及导体层10c的各厚度考虑到希望的特性阻抗和绝缘层10b的介电常数而可适当变更。
本发明的印刷配线基板10的制造时，首先在导体板10a的下面以及侧面的整体和后来成为配线图案10d的导体层10c的表面上形成光致抗蚀剂掩模，露出部分的导体层10c由蚀刻溶液来蚀刻。由此，基板B形成如图3所示的配线图案10d，并且局部地露出绝缘层10b。接着，露出的绝缘层10b上除形成通孔的部分之外形成光致抗蚀剂掩模，绝缘层10b由使用有联氨的蚀刻或激光消融来除去。由此，基板B中如图4所示在绝缘层10b上形成至导体板10a的凹部10g。另外，蚀刻溶液根据对象的金属种类、蚀刻处理温度和时间等任意选择。例如金属是铜或铜合金时例如氯化亚铁溶液等。另外，蚀刻溶液可以分多个种类来蚀刻基板B的规定部分。在此，蚀刻可以是干蚀刻。
接着，利用光致抗蚀剂将导体板10a的形成配线图案10d的上面整体以及下面的适当部位形成掩模，由蚀刻溶液来蚀刻导体板10a的下面。由此，如图5所示，导体板10a分离成引线部PL侧的第一部分、配线部PW侧的第二部分、搭载部PM侧的第三部分。这时，引线部PL侧的第一部分中，邻接的引线10f间也同时蚀刻除去而形成多个引线10f，另外，搭载部PM侧的第三部分也形成多个导体板舌片10h。之后，基板B的希望的配线图案10d以及凹部10g上形成铜的镀敷层11，形成将配线图案10d以及引线10f，或配线图案(电极图案)10d和导体板舌片10h电连接的通孔11a。这样，制得图1所示的配线基板10。
这样，本发明的印刷配线基板10是将在导体板10a上经由绝缘层10b一体形成导体层10c的基板B蚀刻或激光加工而制成的，其包含形成有多个引线10f的引线部PL、具有微条线构成的多个配线图案10d的配线部PW、具有导体板舌片10h以及由该上部的绝缘层10b和配线图案(电极图案)10d构成的多个电极舌片10i的搭载部PM，引线10f和与其对应的配线图案(电极图案)10d以及导体板舌片10h和与其对应的配线图案(电极图案)10d通过通孔11a电连接。因此，印刷配线基板10中，引线10f和配线图案10d或导体板舌片10h和配线图案(电极图案)10d之间的引线接合变得不需要，因此，不受接合引线的长度的偏差等引起的信号传送特性的限制，并且，配线部PW和引线部PL、搭载部PM可同时由单一的基板构成，所以造价低。
另外，上述第一实施方式的印刷配线基板10中，多个配线图案10d是作为具有配线部衬片(第二部分)10e的微条线而形成的，但是也可以将多个配线图案10d作为具有配线部衬片10e、将与配线部衬片10e邻接的衬片用配线图案配置在两个信号传送路间的带衬片共面型的传送路而形成。
(第二实施方式)
其次，说明本发明的第二实施方式的引线框封装件。图6表示本发明的第二实施方式的引线框封装件的制造方法、是由合成树脂模制印刷配线基板10的状态的剖面图。图7是表示从合成树脂模制的印刷配线基板10将引线10f以及导体板舌片10h切断成希望长度构成引线框封装件的情况的剖面图。
本发明的第二实施方式的引线框封装件20由具有第一实施方式所示的引线部PL以及搭载部PM的引线配线基板10制得。首先，由具有电绝缘性以及热塑性的聚亚苯基硫化物(PSP)树脂、聚丁烯对苯二酸酯(PBT)树脂或具有电绝缘性以及热固性的环氧树脂等合成树脂21，如图6所示，利用插入模型(インサ一トモ一ルド)包围印刷配线基板10的导体板10a下面以及搭载部PM。这时，由合成树脂21在印刷配线基板10的搭载部PM上部形成搭载后述的搭载块的台阶部21a。
然后，如图7虚线所示，将自合成树脂21延伸出的多个引线10f以及导体板舌片10h切断成希望长度后，将它们的切断端面进行研磨并进行Au镀敷，形成引线框封装件20。
这样，引线框封装件20是利用合成树脂21模制第一实施方式的印刷配线基板10，将引线10f以及导体板舌片10h切断成希望长度后，研磨、镀敷处理切断端面而制成。因此，引线框封装件20加工容易、制造成本低，并且引线接合部位少，所以阻抗特性也稳定。
(第三实施方式)
接着说明本发明的第三实施方式。图8是表示该发明的第三实施方式的光模块30的立体图。图9是图7所示的引线框封装件20上搭载多沟道的光半导体元件32以及驱动用的电路部件(半导体元件)33的剖面图；图10是将由电绝缘性的合成树脂密封的引线框封装件20和套圈35接合而成的光模块30的剖面图。
光模块30具有四个横成一列配置的光半导体元件32，如图8所示，将由合成树脂壳体34a密封的引线框封装件20和套圈35接合，弯曲加工向侧方延伸出的多个引线10f。套圈35在主体35a上设有导向销35b，并与横成一列配置四个的光半导体元件32对应横成一列地设置四根光纤35c。
作为光半导体元件32例如使用沿垂直于其基板面的方向入射或出射光的平板型的受发光元件阵列(VCSEL，PD)等。在光模块30的制造中，如图9所示，首先在设置于引线框封装件20的台阶部21a上的搭载块(硅基板)31的第一面31a上横成一列固定四个光半导体元件32，与该面垂直的第二面31b和台阶部21a相对固定。由此，各光半导体元件32的基板面与导体板10a的上面垂直。另外，配线部PW的镀敷层11上设置IC等的驱动用电路部件33。并且，搭载块31和各光半导体元件32之间、搭载块31和导体板舌片10h之间、电路部件33和两部位的镀敷层11之间分别由接合引线W连接。
另外，未图示，在搭载块31的第一面31a上形成为进行与光半导体元件32进行电连接所必须的配线图案，各光半导体元件32和导体板舌片10h的电连接是经由该配线图案进行的。并且，连接搭载块31的第一面31a上的配线图案和导体板舌片10h的接合引线在导体板舌片10h侧连接在与搭载块31的第一面31a大致平行的端面10j上。
接着如图10所示，由合成树脂壳体34a围绕固定在引线框封装件20上的光半导体元件32以及电路部件33，将固定有与四个光半导体元件32的各沟道对应的多个光纤35c的套圈35与合成树脂壳体34a接合，以使各光纤35c与四个光半导体元件32的各沟道光结合。这时，引线框封装件20的引线部PL的多个引线10f自合成树脂壳体34a延伸出规定长度。并且，在由合成树脂壳体34a和引线框封装件20包围的内部的空间填充合成树脂34b。另外，套圈35在主体35a内具有用于与多芯结合管42(参照图12A)位置配合的两根导向销35b。
接着，如沿图10长度方向的剖面即图11A以及沿宽度方向的剖面即图11B所示，自合成树脂壳体34a延伸出的引线10f在预先设定的位置被折曲加工，制成光模块30。这样，制得的光模块30，如图12A所示，搭载在形成有规定电路的电路基板40上，经由各引线10f与规定的电路连接，另外利用导向销35与多芯结合管42连接。由此，光模块30与四个光半导体元件32和带型光纤43对应的光纤光学连接。
另外，光模块的其他形式如图12B所示的光模块30所示，折曲加工引线10f后的形状是大致L字状，插通固定在电路基板40的规定位置上设置的贯通孔内，经由各引线10f与规定的电路电连接。另外，图12B所示的光模块30中规定位置的平面内在二维方向上配置多个光半导体元件32。即、图12B所示的光模块30具有上下两列的横成一列配置四个的光半导体元件32。因此，套圈35对应上下两列的光半导体元件32，如图12B所示在主体35a上横成一列地上下两列设置四根光学35c。
另外，多个光半导体元件32例如能够以纵向2个、横向6个总计12个；纵向3个、横向3个总计9个；或其以上的个数分别配置在二维方向上。
另外，引线10f可以不进行折曲加工，而与电路基板40的板面平行。例如，能够收容光模块的孔设置在电路基板40的规定位置上，移动光模块到可将引线10f和电路基板40的配线电连接的位置，则引线10f不需折曲加工。另外，通过在电路基板40的规定位置例如设置配线台，使得配线到可将引线10f和电路基板40的配线电连接的位置，从而引线10f不需折曲加工。这样，引线10的形状可任意设计。
由此，光模块30中例如当光半导体元件32是VCSEL时，如图11A所示，从电路基板40侧输入的驱动电流这样流动：右端的引线10f→通孔11a→接合引线W→电路部件33→接合引线W→通孔11a→导体板舌片10h→接合引线W→搭载块31→接合引线W→光半导体元件32，光半导体元件32射出的光由安装在多芯结合管42上的带型光纤43传送。
另外，光半导体元件32是平板PD时，沿与上述相反的路径将光半导体元件32产生的光信号电流导向外部电路。
这样，光模块30对在导体板10a上介由绝缘层10b一体形成导体层10c的基板B进行蚀刻以及/或激光加工而同时形成配线部PW和引线部PL以及/或搭载部PM，以上各部通过通孔11a电连接。因此，光模块30由于与现有的光模块相比引线接合的部位少，所要接合引线W的长度的偏差等引起的阻抗的偏差的影响减少，另外，配线图案10d可以高精度无偏差地形成，所以阻抗特性也稳定，信号传送特性的劣化被抑制。另外，光模块30由于加工容易，所以能够低成本制造。
另外，平板型的光半导体元件32固定在搭载块31的第一面31a上，在与该面垂直的第二面31b上通过与台阶部21a接合，从而其基板面与导体板10a的上面垂直。因此，光向光纤35c的入射出射方向和平板型的光半导体元件32的光的入射出射方向吻合。并且，同时，将平板型的光半导体元件32和导体板舌片10h电连接的接合引线W的两端与搭载块31的第一面31a和与其大致平行的导体板舌片10h的端面10i接合，所以能够高效进行引线接合的作业。
在此，图13表示光模块30中印刷配线基板10、电路部件33以及接合引线W，引线部PL的多个引线10f被折曲加工。其中，图13中，镀敷层11的图示省略。另外，图14是从下面侧看到图13的搭载部PM的图；图15A是图13所示的多个电极舌片的沿衬片用电极舌片10i(G)的剖面图；图15B是沿信号用电极舌片10i(S)的剖面图。
如图14、图15A、图15B所示，在搭载部PM的邻接的信号用电极舌片10i(S)之间配设由自配线部PW的导体板10a(配线部衬片10e)朝向搭载部PM连续延伸的衬片用导体板舌片10h(G)、在该衬片用导体板舌片10h(G)上跨度搭载部PM和配线部PW而层积的绝缘层10b、在该绝缘层10b上形成的配线图案(衬片用电极图案)10d而构成的衬片用电极舌片10i(G)。这样，各信号用电极舌片10i(S)隔着衬片用电极舌片10i(G)交替配置，构成多个电极舌片10i。另外，图中为简便仅显示两根信号用电极舌片10i(S)。
并且，衬片用电极舌片10i(G)的衬片用导体板舌片10h(G)如图15A所示，通过通孔11a电连接与配线部PW相连的配线图案(衬片用电极图案)10d。另外，信号用电极舌片10i(S)的信号用导体板舌片10h(S)如图15B所示，通过通孔11a电连接与配线部PW相连的配线图案(信号用电极图案)10d。由此，衬片用电极舌片10i(G)中，衬片用导体板舌片10h(G)和其上形成的配线图案(衬片用电极图案)10d都与配线部衬片10e电连接。而信号用电极舌片10i(S)中，信号用导体板舌片10h(S)和其上形成的配线图案(信号用电极图案)10d不与配线部衬片10e电连接，而与配线部PW的配线图案10d相连。
这样，印刷配线基板10中，如图13～15所示，衬片用电极舌片10i(G)由于具有与配线部衬片10e连续而形成一体的衬片用导体板舌片10h(G)，所以其接地电位稳定。因此，衬片用电极舌片10i(G)之间配置信号用电极舌片10i(S)，从而在多个信号用电极舌片10i(S)间有效地进行电磁屏蔽。因此，使用印刷配线基板10的光模块30中，信号用电极舌片10i(S)间的电磁干扰被有效抑制，因此沟道间的干扰串扰被有效抑制，信号传送特性例如S/N比的劣化被抑制或防止。
这样的衬片用电极舌片10i(G)当制作印刷配线基板10时可与信号用电极舌片10i(S)同时形成。即，搭载部PW通过导体板10a的蚀刻而分离成多个电极舌片10i时，成为衬片用导体板舌片10h(G)的部分可形成蚀刻掩模，以不从配线部PW的导体板10a(配线部衬片10e)分离，即，不分离成配线部PW侧的第二部分和搭载部PM侧的第三部分。这样，衬片用电极舌片10i(G)可通过非常简易的方法形成。
另外，上述中，说明了搭载部PM的电极舌片10i上形成衬片用电极舌片10i(G)的情况，同样，关于引线部PL的引线10f，也可以在信号用引线10f(S)间配置与配线部衬片10e连续而一体形成的衬片用引线10f(G)。根据这样的结构，光模块30中，衬片用引线10f(G)的接地电位稳定，邻接的信号用引线10f(S)间由衬片用引线10f(G)有效电磁屏蔽。因此，光模块30中，从图12A所示的电路基板40传送的信号由于有效抑制或防止由引线部PL引起的电磁干扰，故沟道间的干扰串扰被抑制，信号传送特性例如S/N比的劣化被抑制或防止。
这时，衬片用引线10f(G)与衬片用电极舌片10i(G)同样，由自配线部PW的导体板10a(配线部衬片10e)朝向引线部PL连续延伸的导体板10a构成，制作印刷配线基板10时，能够与信号用引线10f(S)同时形成。即，搭载部PM由导体板10a的蚀刻而分离成多个引线10f时，成为衬片用引线10f(G)的部位可形成蚀刻掩模，以不从配线部PW的导体板10a(配线部衬片10e)分离，即，不分离成配线部PW侧的第二部分和引线部PL侧的第一部分。
在此，图20是从上方看图13的搭载部PM的一例的放大图。如图20所示，搭载部PM的多个电极舌片10i中，将配线图案10d和导体板舌片10h电连接的通孔11a在邻接的电极舌片10i间形成得电极舌片10i的长度方向的位置不同。由于配线图案10d和导体板舌片10h的电连接可靠，通孔11a某种程度的大小成为必须，其直径变得比配线图案10d以及导体板舌片10h的宽度大。因此，这样将大直径的通孔在电极舌片10i的长度方向上配列在同一的位置上，则各电极舌片10i间的间距变大，不能与配合通常采用的光纤阵列的间距(例如250μm)而制得的多沟道的光半导体元件的沟道间间距配合。因此，通过在邻接的电极舌片10i间错开通孔11a的位置，从而避免上述问题，可以缩小电极舌片10i间的间距。由此，使用本发明的印刷配线基板10，可制作小型的光模块30。另外，光纤阵列的间距可根据光纤的种类、例如宽度、形状(剖面形状、另外光缆或带等的多芯型)等设计成任意的间距。
另外，光模块30是相对于在宽度方向两侧并列设有导向销35b的前部而成为背面侧的后部的三方向上多个引线10f延伸出的结构，但是也可以是根据用途和设计如图16所示仅在宽度方向两侧延伸出多个引线10f的结构。另外，引线10f也可以仅从宽度方向单侧或从光模块30的下面延伸出。
另外，如图18A所示，光模块30中，也可以形成固定有光半导体元件32的搭载块31的第一面31a和同与其垂直的第二面31b连续并将光半导体元件32和配线图案10d之间连接的配线图案31c，搭载块31的第二面31b的配线图案31c在与印刷配线基板10的搭载部PM的配线图案10d(镀敷层11)接触的状态下将搭载块31固定在印刷配线基板10上。
另外，电路部件33当介由配置在平面上的多个电极在平面内与作为配线图案10d的导电层10c连接时，如图18B所示，介由与电极对应的焊锡突缘36与导电层10c连接。
这时，如图18C所示，多个电极和多个导电层10c的各连接位置L11～L33是纵向3个×横向3个、或其以上时，各连接位置L11～L33上存在导电层10c。因此，周围被其他连接位置L11～L33包围的连接位置L22由于空间上的制约而难以设置导电层10c。因此，电路部件33具有由其他连接位置L11～L33包围的连接位置L22时，在连接位置L22中，如图18所示，通过通孔37与导体层10k连接。由此，电路部件33中，位于连接位置L22的电极介由焊锡突缘36、通孔37、导体层10k与配线图案10d(导电层10c)连接。
这时，可以代替通孔37使用贯通孔进行连续，或者也可以直接连接焊锡突缘36和导体层10k。这样，电路部件33即使电极数目增多、产生周围被其他连接位置包围的连接位置，也能够与导体层连接。另外，导电层10k其本身如配线图案10d所示也可以形成配线图案从而可形成希望的配线，或者也可以与通孔11a等规定的配线图案电连接。
另外，为抑制平板型的光半导体元件32的表面的反射光的影响，如图19A所示，也可以通过相对于导体板10a的上面以具有3°～10°最好是6°～9°程度的倾角的斜面形成台阶部21a，从而使固定在搭载块31的第一面31a上的平板型的光半导体元件32的基板面相对于导体板10a的上面不垂直。另外，如图19B所示，也可以是以搭载块31的第一面31a和第二面31b不是直角的角度交叉而形成搭载块31，将第二面31b固定在相对于导体板10a的上面平行地形成的台阶部21a上，从而使与平板型的光半导体元件32有关的基板面相对于导体板10a的上面不垂直。另外，虽未图示，然而也可以是，将搭载块31在绕与导体板10a的上面垂直的轴旋转了3°～10°最好是6°～9°程度的位置固定在台阶部21a，或是，对光纤35c的入射出射端面进行斜加工。根据上述结构，光模块30中，由于平板型的光半导体元件32的入射出射面(与基板面平行)和光纤35c的入射出射端面非平行，所以抑制或防止反射光带来的恶劣影响。
另外，光模块30中，可通过倒装芯片接合将光半导体元件32的驱动用的IC等电路部件33固定在配线部PW上。根据该结构，能够进一步减少将电路部件33和印刷配线基板10的配线部PW的配线图案10d连接的接合引线，所以光模块30能够进一步抑制信号传送特性的降低。
另外，本发明的光模块30中，可以不设置电路部件33，引线部PL的引线10f和搭载部PM上搭载的光半导体元件32可不介由电路部件33连接。另外，印刷配线基板10中，搭载部PM不是必须的，可以仅设置配线部PW和引线部PL。这时，如图17所示，在配线部PW的镀敷层11上固定端面出射型的半导体激光二极管或导波型(端面受光型)光致二极管等的光半导体元件32，由接合引线W连接与配线图案10d之间。
(第四实施方式)
其次说明本发明的第四实施方式。图21是表示本发明的第四实施方式的光模块50的剖面图。第三实施方式的光模块30由电绝缘性的合成树脂密封搭载有光半导体元件32以及驱动用的电路部件(半导体元件)33的引线框封装件20。相对于此，光模块50中，搭载有光半导体元件32以及驱动用的电路部件33的引线框封装件20由盖51、侧壁52、底板54以及套圈55密封。光模块50的内部，最好例如通过控制了氮气(N2)和水分量等的气体来进行密封。
如图21所示，光模块50在底板54上固定将导体板10e、10f、10h固定于上方的固定部件53，导体板10f介由绝缘体56自侧壁52向外部延伸出。这时，光模块50具有横成一列配置多个的光半导体元件32。另外，电路部件33通过焊锡与多个引线33a和导电层10c接合。因此，套圈55具有与光半导体元件32的数目对应的多个光纤55c，各光纤55c与各光半导体元件32的沟道光结合。光模块50利用设置在套圈55的主体55a的导向销55b与多芯结合管(未图示)连接，光半导体元件32介由光纤55c与所述多芯结合管的光纤光学连接。
这时，固定部件53最好是至少与导体板10e、10f、10h相接的部分具有电绝缘性和导热性。固定部件53若具有导热性，则光模块50可介由底板54散热或加热。另外，固定部件53在至少与导体板10e、10f、10h相接的部分使用形成有电绝缘层的金属或导热性的合成树脂、氧化铝(Al2O3)、氮化铝(AIN)等非金属。而底板54可以使用铜、铜合金等金属、导热性的合成树脂、氧化铝(Al2O3)、氮化铝(AlN)等非金属。
另外，光模块50在固定部件53和底板54之间加入温度控制元件，可从外部例如伴随温度变化将光半导体元件32和电路部件33控制到希望的温度。进而，光模块50的内部的规定位置设置温度检测传感器，则可根据准确地控制温度。
另外，本发明的光模块通过套圈所具有的光纤与光半导体元件的各沟道光结合，通过所述套圈与外部的光结合管等的光部件结合。但是，本发明的光模块中例如将套图所具有的光纤形成为长尺寸，该光纤与光半导体元件的各沟道光结合，并导出外部。这时，导出外部的光纤由设置在端部的光结合管与其他的光纤光结合，或由熔融连接与其他的光纤光结合。
另外，在具有发光元件和受光元件的光模块的情况下，也可以是，与使发光元件发光的电气的发光信号的大小相比，受光元件受光而被电气转换的受光信号小，所以发光信号和受光信号之间产生电磁干扰(干扰串扰)。因此，这样的光模块中，例如发光元件的衬片和受光元件的衬片分离而形成多个导体板。
工业上的应用
如上所述，本发明的印刷配线基板、其制造方法、引线框封装件以及光模块减少引线接合的部位，抑制接合引线的长度的偏差等引起的信号传送特性的劣化，另外，与所搭载的平板型的光半导体元件之间的引线接合作业容易进行，并且可低成本制造。

Claims (35)

1.一种印刷配线基板，其特征在于，包括：多个导体板，其具有作为用于与外部电路电连接的引线而使用的至少一个的导体板，相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，
所述多个导体板的至少一个的导体板通过通孔与所述多个配线图案的至少一个电连接。
2.如权利要求1所述的印刷配线基板，其特征在于，所述印刷配线基板包括：具有被分离的所述多个导体板中的一个的引线部；具有被分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
3.如权利要求2所述的印刷配线基板，其特征在于，所述引线部的导体板还分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
4.如权利要求2或3所述的印刷配线基板，其特征在于，所述引线部在邻接的两个信号用引线之间配置至少一个的衬片用引线，所述至少一个的衬片用引线自所述配线部的导体板一体形成并且通过通孔与所述多个配线图案对应的配线图案电连接。
5.如权利要求2～4任一项所述的印刷配线基板，其特征在于，所述印刷配线基板中还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并且具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，
该搭载部的导体板被进一步分割成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片，与对应的电极图案一起作为所述多个信号用导体板舌片而构成，
所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
6.如权利要求5所述的印刷配线基板，其特征在于，所述搭载部，在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置至少一个衬片用电极舌片，
该至少一个的衬片用电极舌片具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
7.一种印刷配线基板的制造方法，其特征在于，具有如下工序：第一工序，准备由导体板、层积在该导体板上的绝缘层和形成在该绝缘层上的导体层构成的基板；第二工序，蚀刻或/以及激光加工至少所述导体层的规定部而形成所述多个配线图案；第三工序，蚀刻或/以及激光加工所述导体板而分离成多个导体板，在跨度被分离的所述多个导体板的位置残留所述绝缘层和配线图案；第四工序，将所述多个配线图案的至少一个通过通孔与分离的所述多个导体板的至少一个导体板电连接。
8.如权利要求7所述的印刷配线基板的制造方法，其特征在于，所述第三工序中通过将所述导体板分离成多个，从而形成具有分离的所述多个导体板中的一个的引线部，和具有分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
9.如权利要求8所述的印刷配线基板的制造方法，其特征在于，所述第三工序中，所述引线部的导体板被进一步分离成与所述多个配线图案对应的规定数目的信号用引线，所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
10.如权利要求9所述的印刷配线基板的制造方法，其特征在于，所述第三工序中，还具有形成至少一个衬片用引线的工序，该衬片用引线配置在邻接的两个信号用引线之间，由所述配线部的导体板形成，并通过通孔与所述多个配线图案对应的配线图案电连接。
11.如权利要求8～10任一项所述的印刷配线基板的制造方法，其特征在于，所述第三工序还具有如下的工序：
形成搭载部，该搭载部具有所述引线部、配线部以及分离的所述多个导体板的再一个，将所述引线部和规定的所述配线图案电连接，并且具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，
将该搭载部的导体板进一步分离成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片并与对应的电极图案一起作为所述多个信号用电极舌片，并且，
将所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
12.如权利要求7～11中任一项所述的印刷配线基板的制造方法，其特征在于，所述第三工序含有形成在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置的至少一个衬片用电极舌片的工序，
该至少一个的衬片用电极舌片由蚀刻或/以及激光加工形成，具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
13.一种引线框封装件，其特征在于，包括：多个导体板，其含有作为用于与外部电路连接线的引线的至少一个的导体板，相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上；电绝缘性的合成树脂，其将所述多个导体板的至少一个导体板的下面进行模制，
所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接。
14.如权利要求13所述的引线框封装件，其特征在于，所述引线框封装件包括：具有分离的所述多个的导体板的一个的引线部，和具有分离的所述多个导体板的另一个并与所述引线部电连接的配线部。
15.如权利要求14所述的引线框封装件，其特征在于，所述引线部的导体板进一步分离成与所述多个配线图案对应的规定数目的信号用引线，
所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
16.如权利要求14或15所述的引线框封装件，其特征在于，所述引线部在邻接的两个信号用引线之间具有至少一个衬片用引线，
所述至少一个衬片用引线自所述配线部的导体板一体形成，并且通过通孔与所述多个配线图案对应的配线图案电连接。
17.如权利要求14～16中任一项所述的引线框封装件，其特征在于，所述引线框封装件还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并具有用于与具有多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，
该搭载部的导体板分离成与所述多沟道光半导体元件的沟道对应的规定数目的信号用导体板舌片，并与对应的电极图案一起作为所述多个信号用电极舌片构成，
所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
18.如权利要求17所述的引线框封装件，其特征在于，具有在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置的至少一个衬片用电极舌片，
该至少一个衬片用电极舌片包括：由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、在该衬片用导体板舌片上层积的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
19.一种光模块，其特征在于，包括：
印刷配线基板，其具有：多个导体板，其含有作为与外部电路电连接的引线而使用的至少一个导体板，并相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接；
电绝缘性的合成树脂模制壳体，其包覆所述多个导体板的至少一个导体板的下面；
光半导体元件，其与所述配线图案电连接；
光纤，其与所述光半导体元件光结合。
20.如权利要求19所述的光模块，其特征在于，所述印刷配线基板包括具有分离的所述多个导体板中的一个的引线部，和具有分离的所述多个导体板中的另一个并与所述引线部电连接的配线部。
21.如权利要求20所述的光模块，其特征在于，所述引线部的导体板进一步分离成与所述多个配线图案对应的规定数目的信号用引线，
所述规定数目的信号用引线通过通孔与各自对应的所述配线图案电连接。
22.如权利要求20或21所述的光模块，其特征在于，所述配线部上固定或连接有至少一个电路元件。
23.如权利要求22所述的光模块，其特征在于，所述电路元件由倒装芯片接合而固定或连接在所述配线部上。
24.如权利要求20～23任一项所述的光模块，其特征在于，所述印刷配线基板还具有搭载部，其将所述引线部和规定的所述配线图案电连接，并具有用于与具有所述多个光半导体元件的多沟道光半导体元件电连接的多个信号用电极舌片，各信号用电极舌片上形成电极图案，
所述搭载部的导体板进一步分离成与所述多沟道光半导体元件的沟槽对应的规定数目的信号用导体板舌片，并与对应的电极图案一起作为所述多个信号用电极舌片构成，
所述信号用导体板舌片通过通孔与各自对应的所述电极图案电连接。
25.如权利要求24所述的光模块，其特征在于，所述搭载部在所述多个信号用电极舌片中邻接的两个信号用电极舌片间配置至少一个衬片用电极舌片，
该至少一个衬片用电极舌片具有由自所述配线部侧朝向所述搭载部侧连续延伸的所述导体板构成的衬片用导体板舌片、层积在该衬片用导体板舌片上的绝缘层、以及形成在该绝缘层上的衬片用电极图案，所述衬片用导体板舌片通过通孔与所述衬片用电极图案电连接。
26.如权利要求24或25所述的光模块，其特征在于，所述多沟道光半导体元件是平板型，固定在搭载块的第一面上，
该搭载块具有与所述第一面交叉的第二面，该第二面以朝向所述印刷配线基板而接合的状态，固定在所述印刷配线基板上部，
所述多沟道光半导体元件的各沟道介由直接引线接合在对应的所述电极舌片的导体板的端面的至少一根引线与对应的所述电极舌片电连接。
27.如权利要求24或25任一项所述的光模块，其特征在于，所述多沟道光半导体元件是平板型，固定在搭载块的第一面上，
该搭载块具有与所述第一面交叉的第二面以及与所述第一面和所述第二面连续形成的配线图案，
该搭载块的第二面的配线图案以与所述印刷配线基板的搭载部的配线图案接触的状态固定在所述印刷配线基板上。
28.如权利要求24～27任一项所述的光模块，其特征在于，所述配线部上固定或连接有至少一个电路元件。
29.如权利要求28所述的光模块，其特征在于，所述电路元件由倒装芯片接合而固定或连接在所述配线部上。
30.如权利要求19～29任一项所述的光模块，其特征在于，所述光半导体元件在二维方向上在规定位置配置多个。
31.如权利要求30所述的光模块，其特征在于，具有所述电路元件和至少一个所述光半导体元件，介由焊锡突缘与所述电路元件的至少一个电极和规定的所述配线图案电连接。
32.一种光模块，其特征在于，包括：
印刷配线基板，其具有：多个导体板，其含有作为与外部电路电连接的引线而使用的至少一个导体板并相互空间分离；绝缘层，其跨度所述多个导体板上以及/或所述多个导体板而形成；多个配线图案，其形成在所述绝缘层上，所述多个导体板的至少一个导体板通过通孔与所述多个配线图案的至少一个电连接；
固定部件，其固定有多个导体板的至少一个导体板，使至少与所述多个导体板电连接的部位具有电绝缘性；
光半导体元件，其与所述配线图案电连接；
光纤，其与所述光半导体元件光结合。
33.如权利要32所述的光模块，其特征在于，具有设置所述固定部件的底板，在所述固定部件和所述底板之间配置温度控制元件。
34.如权利要求32或33所述的光模块，其特征在于，所述光半导体元件在二维方向上在规定位置配置多个。
35.如权利要求32～34任一项所述的光模块，其特征在于，具有所述电路元件和至少一个的所述光半导体元件，
所述电路部件的至少一个电极和规定的所述配线图案介由焊锡突缘电连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104142543A (zh) * 2013-05-07 2014-11-12 日立金属株式会社 光布线基板、光布线基板的制造方法、以及光学模块
CN107548244A (zh) * 2017-08-30 2018-01-05 景旺电子科技(龙川)有限公司 一种双面夹芯铜基板内部铜基之间绝缘的制作方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10228634A1 (de) * 2002-06-26 2004-01-22 Osram Opto Semiconductors Gmbh Oberflächenmontierbare Miniatur-Lumineszenz-und/oder Photo-Diode und Verfahren zu deren Herstellung
JP5197156B2 (ja) * 2007-06-19 2013-05-15 キヤノン株式会社 配線基板
KR101580925B1 (ko) * 2009-04-28 2015-12-30 삼성전자주식회사 칩온 보드 타입의 패키지
CN102263086B (zh) * 2010-05-28 2013-04-17 日月光半导体制造股份有限公司 半导体封装结构
US20120074131A1 (en) * 2010-09-29 2012-03-29 Seagate Technology Llc Integrated resistive heaters for microelectronic devices and methods utilizing the same
KR101434395B1 (ko) * 2011-09-21 2014-09-02 한국전자통신연구원 양방향 광 송수신 장치
US8491315B1 (en) * 2011-11-29 2013-07-23 Plastronics Socket Partners, Ltd. Micro via adapter socket
JP6005362B2 (ja) * 2012-01-19 2016-10-12 日本航空電子工業株式会社 光モジュール及び光伝送モジュール
JP2013225595A (ja) * 2012-04-20 2013-10-31 Shinko Electric Ind Co Ltd リードフレーム及び半導体パッケージ並びにそれらの製造方法
DE102012215449A1 (de) 2012-08-31 2014-03-27 Osram Opto Semiconductors Gmbh Gehäuse für ein elektronisches bauelement, elektronische baugruppe, verfahren zum herstellen eines gehäuses für ein elektronisches bauelement und verfahren zum herstellen einer elektronischen baugruppe
JP6790372B2 (ja) * 2016-02-05 2020-11-25 富士電機株式会社 半導体装置
JP6412900B2 (ja) * 2016-06-23 2018-10-24 株式会社東芝 高周波半導体用パッケージ
WO2018110513A1 (ja) * 2016-12-15 2018-06-21 株式会社村田製作所 能動素子、高周波モジュールおよび通信装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845313A (en) * 1985-07-22 1989-07-04 Tokyo Communication Equipment Co., Ltd. Metallic core wiring substrate
JPH01199497A (ja) * 1987-11-10 1989-08-10 Ibiden Co Ltd 電子部品塔載用基板
JP2528192B2 (ja) 1990-01-12 1996-08-28 株式会社三井ハイテック 半導体装置
US5434750A (en) * 1992-02-07 1995-07-18 Lsi Logic Corporation Partially-molded, PCB chip carrier package for certain non-square die shapes
US5483100A (en) * 1992-06-02 1996-01-09 Amkor Electronics, Inc. Integrated circuit package with via interconnections formed in a substrate
JPH0697318A (ja) * 1992-09-16 1994-04-08 Dainippon Printing Co Ltd 半導体装置用配線基板
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices
JP2917868B2 (ja) 1995-07-31 1999-07-12 日本電気株式会社 半導体装置およびその製造方法
KR100203934B1 (ko) * 1996-02-17 1999-06-15 윤종용 패턴닝된 리드프레임을 이용한 멀티 칩 패키지
JPH09260560A (ja) 1996-03-21 1997-10-03 Toppan Printing Co Ltd リードフレーム及びその製造方法
US5869898A (en) 1997-04-25 1999-02-09 Nec Corporation Lead-frame having interdigitated signal and ground leads with high frequency leads positioned adjacent a corner and shielded by ground leads on either side thereof
JP3171172B2 (ja) * 1998-09-25 2001-05-28 日本電気株式会社 混成集積回路
JP3434473B2 (ja) * 1999-07-23 2003-08-11 古河電気工業株式会社 光モジュール用シリコンプラットフォーム
JP4190111B2 (ja) * 1999-10-29 2008-12-03 富士通株式会社 高周波モジュール
JP2001194387A (ja) 2000-01-11 2001-07-19 Mitsubishi Materials Corp コンタクトプローブおよびその製造方法
JP3650001B2 (ja) * 2000-07-05 2005-05-18 三洋電機株式会社 半導体装置およびその製造方法
KR100528950B1 (ko) * 2001-01-29 2005-11-16 제이에스알 가부시끼가이샤 유전체용 복합 입자, 초미립자 복합 수지 입자, 유전체형성용 조성물 및 그의 용도
JP2002333552A (ja) * 2001-05-08 2002-11-22 Fujitsu Ltd 光装置
JP2003007916A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP2003031755A (ja) * 2001-07-18 2003-01-31 Sumitomo Electric Ind Ltd 積層リードフレーム及び光通信モジュール並びにその製造方法
JP2003060281A (ja) * 2001-08-14 2003-02-28 Sumitomo Electric Ind Ltd 発光モジュール及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104142543A (zh) * 2013-05-07 2014-11-12 日立金属株式会社 光布线基板、光布线基板的制造方法、以及光学模块
CN104142543B (zh) * 2013-05-07 2017-03-22 日立金属株式会社 光布线基板、光布线基板的制造方法、以及光学模块
CN107548244A (zh) * 2017-08-30 2018-01-05 景旺电子科技(龙川)有限公司 一种双面夹芯铜基板内部铜基之间绝缘的制作方法

Also Published As

Publication number Publication date
US7355862B2 (en) 2008-04-08
US20050208789A1 (en) 2005-09-22
US20080172871A1 (en) 2008-07-24
US7832092B2 (en) 2010-11-16
JPWO2004082019A1 (ja) 2006-06-15
WO2004082019A1 (ja) 2004-09-23
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EP1603158B1 (en) 2021-06-09

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