CN1734775A - 半导体存储装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000003860 storage Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000010276 construction Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 3
- 241000219793 Trifolium Species 0.000 claims description 2
- 239000000725 suspension Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- DCRGHMJXEBSRQG-UHFFFAOYSA-N 1-[1-(cyclooctylmethyl)-5-(hydroxymethyl)-3,6-dihydro-2H-pyridin-4-yl]-3-ethyl-2-benzimidazolone Chemical compound O=C1N(CC)C2=CC=CC=C2N1C(CC1)=C(CO)CN1CC1CCCCCCC1 DCRGHMJXEBSRQG-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229960001866 silicon dioxide Drugs 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Computer Hardware Design (AREA)
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Abstract
一种半导体存储装置及其制造方法。在构成存储单元区域的p阱(101)的、字线和与字线交叉的选择栅极未覆盖的区域中，在比特线扩散区域周围具有槽(118)，在槽(118)中埋入了绝缘膜(119)。
Description
技术领域
本发明涉及半导体存储装置，特别涉及可重复写入的非易失性的半导体存储装置及其制造方法。
背景技术
作为非易失性半导体存储装置，例如专利文献1中提出了图6所示的构成。参照图6，在该非易失性半导体存储装置中，在构成比特线的n+扩散区域(也称为heavily doped n+region，或n+region)107和埋入扩散区域(层)121间形成沟道，通过在单元两侧的ONO膜(按顺序层积氧化膜、氮化膜、氧化膜而成的层积绝缘膜)的电荷捕获区域(存储节点)捕获电荷而分别独立写入每1单元2比特信息，而且，可读出、删除。在图6中，参照标号101是存储单元扩散区域范围(p阱)(称为存储单元区域)，103是选择栅极，111是与选择栅极103交叉，夹介绝缘膜而配设在选择栅极103上的字线，116是第1金属布线层(铝布线层)的比特线。还有，存储单元区域的两侧的200A、200B是群(バンク)选择部。选择栅极103从设置在存储单元区域的一侧的边和与该一侧相对的另一侧的边，分别向着对手侧的边交替延伸。
专利文献1：特开2004-71646号公报
发明内容
本发明的申请人，对于向悬浮栅极(浮游栅极)注入电子的构成的非易失性半导体存储装置，在此前的申请(特愿2003-275943号；本发明申请时未公开)中也提出了类似图6的构成。
图7是表示图6所示的非易失性半导体存储装置上的构成比特线的n+扩散区域107的接点部附近的布局构成的图，图8是示意地表示图7的A-A′线剖面的图。如图7和图8所示，p阱的表面与n+扩散区域(也称为「比特线扩散区域」)107邻接而露出。因此，在这种状态下，在n+扩散区域107的接点区域等中形成了金属硅化物的场合，就会引起PN短路。即，不能用硅化物工艺。
还有，即使在不采用硅化物工艺的场合，在n+比特扩散区域107上形成接点时，例如由于误对准等，PN短路也会产生。随着工艺的细微化，位置偏差等的制约就会变得苛刻。
本发明的一个方面(侧面)所涉及的半导体存储装置，其特征在于，在存储单元区域的、字线和与上述字线交叉的选择栅极未覆盖的部位，在构成比特线的第1导电型的扩散区域的周围的第2导电型的扩散区域，具有槽分离结构。
本发明所涉及的半导体存储装置，具有：在由第2导电型扩散区域构成的阱表面上互相平行地在一方向延伸的多个第1导电型扩散区域；在相邻的2条上述第1导电型扩散区域之间，在基板上夹介绝缘膜，在上述一方向延伸而配设的栅极电极；以及在与上述一方向正交的方向延伸，与上述栅极立体交叉的字线，在上述阱的、上述栅极电极和上述字线未覆盖的区域中，包围上述区域内的上述第1导电型扩散区域而设有槽，在上述槽中埋设了绝缘膜。
本发明的又一方面所涉及的方法，包括：在存储单元区域的、字线和与上述字线交叉的选择栅极未覆盖的部位，在构成比特线的第1导电型的扩散区域的周围的第2导电型的扩散区域中，通过自我整合而形成槽的工序；以及用绝缘膜覆盖上述槽的工序。
根据本发明，由把字线、选择栅极作为掩膜，通过自我整合而形成的槽来对比特线扩散区域周围的区域进行单元分离，因而能确实避免在接点形成时的PN短路的发生，提高可靠性。，
还有，根据本发明，通过自我整合而形成了槽，能保证精度，并能使制造容易、简化。
附图说明
图1是表示本发明的一实施例的构成的图。
图2是表示沿着图1的A-A′线的剖面的图。
图3是表示沿着图1的B-B′线的剖面的图。
图4(A)到(D)是用于按工序顺序来说明本发明的实施例的制造方法的工序剖视图。
图5(A)、(B)是用于按工序顺序来说明本发明的实施例的制造方法的工序剖视图。
图6是表示现有半导体存储装置的布局的图。
图7是布局的局部放大图。
图8是表示沿着图7的A-A′线的剖面的图。
具体实施方式
以下说明用于实施本发明的实施方式。本发明的一实施方式所涉及的半导体存储装置，具有：在构成存储单元区域的第2导电型扩散区域表面上互相平行地在一方向延伸而配设，分别构成比特线的多个第1导电型扩散区域(图1的107)；以及在相邻的2条上述第1导电型扩散区域的间隙中，在基板上，在该一方向延伸而配设的选择栅极(图1的103)，在字线(图1的111)和选择栅极的交叉部，在选择栅极的侧壁两侧，在基板上夹介绝缘膜而具有悬浮栅极(图1的106)，从多条第1导电型扩散区域的各自规定的区域通过接点而与上层布线(图1的116)连接，对于多条第1导电型扩散区域的较长方向的两端或一端，在从上述端部分开的位置，具有在与上述一方向正交的方向配设的扩散区域(图1的121)，在选择栅极和字线未覆盖的区域的阱表面的区域中，在第1导电型扩散区域的周围具有槽(图1的118)，槽被绝缘膜覆盖，形成了槽分离结构。以下就实施例进行说明。
图1是表示本发明的一实施例的构成的俯视图。图2是示意地表示图1的A-A′线剖面的图。图3是表示图1的B-B′线的剖面的图。另外，本实施例所涉及的半导体存储装置的整体构成大致与图6所示的构成相同。
参照图1，在本实施例所涉及的半导体存储装置中，具有：在构成存储单元区域的p阱表面(参照图6的101)上，沿着一方向互相平行延伸，互相分开配设，分别构成本地比特线的多条n+扩散区域107；以及在相邻的2条n+扩散区域107的间隙中，在基板上夹介绝缘膜而配设，沿着一方向延伸的选择栅极103，从多条n+扩散区域107的各自规定的接点115，与第1铝布线层的对应的比特线116连接。并且，对于多条n+扩散区域107的较长方向的两端或一端，在从各端部分开的位置，具有在与上述一方向正交的方向延伸，配设在基板内的埋入扩散区域121(也称为「共用扩散区域」)。
选择栅极103夹介绝缘膜而与埋入扩散区域121交叉，其端部从埋入扩散区域121的侧缘突出。另外，选择栅极103，如图6所示，从设置在存储单元区域的一侧的边和与该一侧相对的另一侧的边，分别向着对手侧的边交替延伸。
在设在2条n+扩散区域107之间的选择栅极103和字线(控制栅极电极)111的交叉部，在选择栅极103的侧壁两侧设有悬浮栅极106。
在本实施例中，在存储单元区域的选择栅极103和字线111未覆盖的区域的p阱中，在n+扩散区域107的周围具有槽118，且槽118被绝缘膜覆盖，形成了槽分离结构。
另外，埋入扩散区域121是预先在基板内形成的，不过，本发明不特别受这种构成限制。作为一例，也可以在同样的地方，把选择栅极作为掩膜，通过自我整合在基板表面以离子注入杂质，使其扩散，形成扩散区域，以代替埋入扩散区域121。还有，埋入扩散区域121也可以不是一体的，而是分离为多个。再有，也可以通过接点，通过上层布线，把分离了的扩散层互相连接起来，实现低电阻化。
参照图2，在p阱101表面上，在n+扩散区域107和选择栅极103之间的区域中，沿着n+扩散区域107和选择栅极103配设方向具有槽118，在该槽118中埋入了绝缘膜119。
根据这种构成，例如在n+扩散区域107的露出侧形成金属硅化物(Co硅化物)112等的场合，扩散区域107的周围由氧化硅膜(Silicondioxide)等绝缘膜119覆盖，p阱表面101未露出，因而可确实避免PN短路。
还有，即使在不采用硅化物工艺的场合，也能确实避免在形成接点时，由于误对准(接点的位置偏差)等而产生PN短路。
另外，覆盖选择栅极103和槽118中填充了的绝缘膜119之上的氮化膜113由于与氧化膜的选择比不同，因而担负着在接点孔形成时的蚀刻限制器的作用。如图2所示，在氮化膜113之上形成了层间绝缘膜114以后，形成接点孔，在接点孔中填充W芯棒等。接点115与在层间绝缘膜114之上的第1金属布线层(铝布线层)形成了图形的比特线116连接。
还有，参照表示单元构造的剖面的图3，在字线(控制栅极电极)111和选择栅极的交叉部中，在选择栅极层积体的两侧配设了悬浮栅极106。详细而言，选择栅极由在基板表面上设置的绝缘膜(氧化膜)102、在绝缘膜102上配设的由导电部材(多硅栅极)构成栅极电极103、在栅极电极103之上配设的氧化膜104和氮化膜105的层积体构成，在n+扩散区域107和选择栅极之间的基板表面和选择栅极的侧壁上，设有绝缘膜108(也称为「隧道绝缘膜」)，在绝缘膜108之上设有悬浮栅极106。
还有，用绝缘膜110埋入n+扩散区域107之上的悬浮栅极106夹着的空间。再有，覆盖悬浮栅极106、选择栅极层积体的上部而设有绝缘膜(ONO膜(按顺序层积氧化膜、氮化膜、氧化膜而成的层积绝缘膜))109，其上形成了字线111。并且，在层间绝缘膜114的表面的金属布线层上形成了比特线116(铝布线)，由未图示的层间绝缘膜来覆盖。另外，n+扩散区域107是采用在形成选择栅极后，用氧化膜(隧道氧化膜)覆盖选择栅极和基板表面后，沉积多硅，形成悬浮栅极侧壁(sidewall)，注入形成As等的离子的这种公知的方法(自我整合)来形成的。还有，在形成了n+扩散区域107后，n+扩散区域107表面用氧化膜进行埋入，进行氧化膜的平坦化、后蚀刻处理。
在图3所示的构成的单元中，例如在对单元的悬浮栅极106写入时，字线111上设为约9V的程度的高电压，作为漏极的n+扩散区域107上设为约5V，把作为源极的n+扩散区域107设为0V，把选择栅极103设为大体选择栅极的阈值电压的程度，在读出动作时，字线111上设为约5V，选择栅极103上设为约3V，作为漏极的选择栅极的共用扩散区域121上设为约1.4V，把作为源极的n+扩散区域107设为0V。另外，单元的写入、读出、删除动作的详细情况，参照此前的申请(特愿2003-275943号；本发明申请时未公开)。根据本发明，能确实避免在n+扩散区域107的接点形成时的阱和扩散区域107的短路，对于成品率的提高及设备的可靠性、特性的提高等做出了贡献。以下说明本发明的半导体存储装置的制造方法的一实施例。
图4是用于说明本发明的一实施例的制造方法的图，是对于图1的A-A′线剖面，按工序顺序表示了在字线和选择栅极未覆盖的p阱的扩散区域周围形成槽时的制造工序的要部的图。
在图4(A)中，氧化膜110是在图3中沉积字线111，在其之上整面沉积氧化膜，经曝光·蚀刻工序，使字线形成图形后残留的氧化膜(图3的110)。
其次，参照图4(B)，把字线(未图示)、选择栅极(氧化膜102、多硅103、氧化膜104、氮化膜105)、n+扩散区域107上的氧化膜110作为掩膜，通过自我整合，对基板101进行干蚀刻，形成槽(トレンチ)118。另外，为了用绝缘膜来覆盖槽，没有特别的限制，不过，本实施例中，槽118挖得比n+扩散区域107的底还深。
其次，参照图4(C)，例如采用CVD(化学气相增长)法来沉积绝缘膜(氧化膜)119，填埋槽118。
其次，参照图4(D)，对绝缘膜(氧化膜)119进行蚀刻，露出n+扩散区域107的表面、选择栅极的顶部。按以上方法，通过槽的形成、埋入绝缘膜而形成槽分离结构。
图5是对于图1的A-A′线剖面，表示图4(D)以后的制造工序的一部分。如图5(A)所示，在整面上采用溅射法等来沉积Co，对其进行热处理，使其与硅进行反应而合金化，至少在n+扩散区域107的接点区域中形成Co硅化物。由于n+扩散区域107的周围被绝缘膜119覆盖，因而在硅化物工艺中，不发生PN短路。
其次，如图5(B)所示，在整面上沉积氮化膜113。另外，该氮化膜113与图3的氮化膜113相同。接着，沉积层间绝缘膜，平坦化处理以后，形成接点孔，埋入W芯棒等，形成接点，再沉积铝，进行图形形成，形成比特线，从而得到图2所示的构成。
另外，上述实施例中，对于在选择栅极两侧具有悬浮栅极，可通过把选择栅极夹在其间的比特线扩散区域对和埋入扩散区域，在2个存储节点独立写入、读出、删除的非易失性半导体存储装置，采用了本发明后的例子进行了说明，不过，本发明当然可适用于其他任意构成的半导体集成电路装置。即，就上述实施例说明了本发明，不过，本发明并不限于上述实施例的构成，当然也包括在本发明的范围内本领域技术人员能做的各种变形、修正。
Claims (7)
1.一种半导体存储装置，其特征在于，在存储单元区域具有：
比特线；
与所述比特线交叉的字线；
与所述字线交叉的选择栅极；
在所述字线和所述选择栅极未覆盖的部位，在构成所述比特线的第1导电型的扩散区域的周围的第2导电型的扩散区域设置的槽分离结构。
2.一种半导体存储装置，其特征在于，
具有：在第2导电型的阱表面上互相平行地在一方向延伸的多个第1导电型扩散区域；
在相邻的2条所述第1导电型扩散区域之间，在基板上夹介绝缘膜，在所述一方向延伸而配设的栅极电极；以及
在与所述一方向正交的方向延伸，与所述栅极立体交叉的字线，
在所述阱的、所述栅极电极和所述字线未覆盖的区域中，包围所述区域内的所述第1导电型扩散区域而设有槽，在所述槽中埋设了绝缘膜。
3.根据权利要求2所述的半导体存储装置，其特征在于，
所述栅极电极及其下的绝缘膜构成选择栅极，
在所述字线和所述选择栅极的交叉部中，在所述选择栅极的侧壁上具有悬浮栅极，所述字线夹介绝缘膜而设在所述选择栅极和所述悬浮栅极之上，
在所述基板表面上，对于多条所述第1导电型扩散区域的较长方向的两端或一端，在从所述端部分开的位置，具有在与所述一方向正交的方向配设的第1导电型的共用扩散区域，
多条所述第1导电型扩散区域通过接点而与金属布线层的对应的比特线连接。
4.根据权利要求3所述的半导体存储装置，其特征在于，在所述第1导电型扩散区域表面的接点区域，形成了硅化物。
5.一种半导体存储装置的制造方法，其特征在于包括：
在存储单元区域的、字线和与所述字线交叉的选择栅极未覆盖的部位，在构成比特线的第1导电型的扩散区域的周围的第2导电型的扩散区域，通过自我整合而形成槽的工序；以及
用绝缘膜覆盖所述槽的工序。
6.根据权利要求5所述的半导体存储装置的制造方法，其特征在于包括：
在基板上，在包含绝缘膜和导电膜的所述选择栅极的侧壁上形成悬浮栅极，
在所述悬浮栅的腋下的阱表面上沿着所述选择栅极的较长方向，形成构成所述比特线的第1导电型扩散区域，
在所述第1导电型扩散区域上设置绝缘膜，
再在所述选择栅极上夹介绝缘膜交叉形成所述字线，
之后，
把所述字线、所述选择栅极和所述第1导电型扩散区域上的所述绝缘膜作为掩膜，在所述阱中形成所述槽的工序。
7.根据权利要求6所述的半导体存储装置的制造方法，其特征在于包括：
对覆盖所述槽的所述绝缘膜进行蚀刻，使所述第1导电型扩散区域的表面露出的工序，以及
至少在所述第1导电型扩散区域的露出了的表面上形成金属硅化物的工序。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004232339 | 2004-08-09 | ||
| JP2004232339A JP2006049772A (ja) | 2004-08-09 | 2004-08-09 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1734775A true CN1734775A (zh) | 2006-02-15 |
| CN100418227C CN100418227C (zh) | 2008-09-10 |
Family
ID=35756584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100911937A Expired - Fee Related CN100418227C (zh) | 2004-08-09 | 2005-08-09 | 半导体存储装置及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8008705B2 (zh) |
| JP (1) | JP2006049772A (zh) |
| CN (1) | CN100418227C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640345A (en) * | 1993-10-01 | 1997-06-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and fabrication process |
| KR100263905B1 (ko) * | 1998-05-18 | 2000-09-01 | 윤종용 | 식각 장벽막 패턴을 이용한 콘택홀의 제조방법 |
| JP2001196558A (ja) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置の製造方法およびその半導体装置 |
| US6512263B1 (en) * | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| US6858491B1 (en) * | 2001-06-26 | 2005-02-22 | Kabushiki Kaisha Toshiba | Method of manufacturing the semiconductor device having a capacitor formed in SOI substrate |
| JP4439142B2 (ja) * | 2001-06-26 | 2010-03-24 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2003031699A (ja) * | 2001-07-12 | 2003-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003168748A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003174106A (ja) * | 2001-12-07 | 2003-06-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003249575A (ja) * | 2002-02-22 | 2003-09-05 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| TW535265B (en) * | 2002-04-29 | 2003-06-01 | Powerchip Semiconductor Corp | Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM |
| JP3967193B2 (ja) * | 2002-05-21 | 2007-08-29 | スパンション エルエルシー | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004071646A (ja) | 2002-08-01 | 2004-03-04 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法と制御方法 |
| JP3917063B2 (ja) | 2002-11-21 | 2007-05-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6875651B2 (en) * | 2003-01-23 | 2005-04-05 | Sharp Laboratories Of America, Inc. | Dual-trench isolated crosspoint memory array and method for fabricating same |
| JP2005051227A (ja) | 2003-07-17 | 2005-02-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7148104B2 (en) * | 2004-03-10 | 2006-12-12 | Promos Technologies Inc. | Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures |
-
2004
- 2004-08-09 JP JP2004232339A patent/JP2006049772A/ja active Pending
-
2005
- 2005-08-02 US US11/194,561 patent/US8008705B2/en not_active Expired - Fee Related
- 2005-08-09 CN CNB2005100911937A patent/CN100418227C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060027853A1 (en) | 2006-02-09 |
| CN100418227C (zh) | 2008-09-10 |
| JP2006049772A (ja) | 2006-02-16 |
| US8008705B2 (en) | 2011-08-30 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
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