CN1677642A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制造方法，包括在半导体衬底上形成具有多孔结构的低介电常数绝缘膜；在低介电常数绝缘膜中形成沟槽；在具有沟槽的低介电常数绝缘膜上和沟槽中提供掩埋绝缘膜；去除在沟槽中提供的掩埋绝缘膜，由此打开沟槽；以及在沟槽中掩埋导体材料，形成导体部分。

Description

半导体器件的制造方法
相关申请的交叉引用
本申请基于并要求2004年3月31日申请的在先日本专利申请号2004-107340的优先权，在此引入其全部内容作为参考。
技术领域
本发明涉及一种制造半导体器件的方法，更具体地说，涉及一种制造具有多层布线结构的半导体器件的方法。
背景技术
近年来，为了提高半导体器件的运行速度，广泛使用其中使用低介电常数膜以形成层间绝缘膜的掩埋Cu布线。具有精细孔的多孔绝缘膜占有优势，因为它使得确保约2.0的低相对介电常数成为可能。然而，对于前面提到的多孔绝缘膜，要获得足够高的布线可靠性是困难的。
更具体地说，在层间绝缘膜中形成沟槽时，或在处理或去除层间绝缘膜上淀积的膜时，由多孔绝缘膜形成的层间绝缘膜可能遭到破坏。结果，会产生各种问题，例如：相对介电常数的增加，临近布线之间的弱击穿电压，剥离，破裂，和金属原子的扩散。为了避免这些问题，建议通过使用去表面羟基(HMDS)处理，或通过利用例如用于去除受损层的氟化氢处理溶解受损层，来修复在多孔绝缘层中产生的受损层。
如果受损层被去除，沟槽如过孔或布线沟槽的尺寸会增加，使按预定尺寸形成过孔或布线沟槽变得困难。此外，在通过HMDS处理修复受损层的情况下，的确可以恢复受损层中碳元素的浓度。然而，不可能获得密度的充分增长。结果，在形成金属布线层的步骤中，金属扩散到多孔膜中，从而引起布线层可靠性趋于降低的问题。这样，正如上面指出，即使受损层被修复或去除，却产生了新问题。在不引起任何麻烦的情况下，还没有开发出避免由多孔绝缘膜中产生的受损层带来的影响的方法。
根据“国际半导体技术蓝图(ITRS)”的技术节点，在90nm时代之后，相邻布线之间的最小距离将小于约0.1μm，这样，扩散到层间绝缘膜中的金属将引起微弱的电流泄露。结果，金属布线的可靠性将会降低。由于相邻布线之间的距离在65nm技术节点之后的时代中会变得更短，源于金属原子扩散的问题会更加突出。
发明内容
根据本发明的一个方面，提供了一种半导体器件的制造方法，包括在半导体衬底上形成具有多孔结构的低介电常数绝缘膜；在低介电常数绝缘膜中形成沟槽；在具有沟槽的低介电常数绝缘膜上和沟槽中提供掩埋绝缘膜；去除在沟槽中提供的掩埋绝缘膜，由此打开沟槽；以及在沟槽中掩埋导体材料，形成导体部分。
附图说明
图1是一个截面图，示出了根据本发明的一个实施例的半导体器件的制造方法的一个步骤；
图2是一个截面图，示出了图1所示步骤之后的步骤；
图3是一个截面图，示出了图2所示步骤之后的步骤；
图4是一个截面图，示出了图3所示步骤之后的步骤；
图5是一个截面图，示出了图4所示步骤之后的步骤；
图6是一个截面图，示出了图5所示步骤之后的步骤；
图7是一个截面图，示出了根据发明的一个实施例的方法制造的半导体器件；
图8是一个截面图，示出了根据本发明的另一个实施例的半导体器件的制造方法的一个步骤；
图9是一个截面图，示出了图8所示步骤之后的步骤；
图10是一个截面图，示出了图9所示步骤之后的步骤；
图11是一个截面图，示出了图10所示步骤之后的步骤；
图12是一个截面图，示出了图11所示步骤之后的步骤；
图13是一个截面图，示出了图12所示步骤之后的步骤；以及
图14是一个截面图，示出了根据发明的另一个实施例的方法制造的半导体器件。
具体实施方式
参考附图，将详细描述本发明的一些实施例。
(实施例1)
图1至7是截面图，共同示出了根据本发明的实施例1(第一实施例)的半导体器件的制造方法。
在第一步骤中，在其中形成有半导体部件(未示出)的半导体衬底20上形成绝缘膜1，接着通过常规方法在绝缘膜1中掩埋下层Cu布线2，在其之间插入阻挡金属层(未示出)，如图1所示。然后，在整个表面上连续淀积具有50nm厚度的蚀刻停止膜3和具有350nm厚度的多孔低介电常数绝缘膜4，接着通过光刻方法在多孔绝缘膜4上形成抗蚀剂图形5，如图2所示。顺便提及，术语“低介电常数”在本说明书中是指3.0或更小的相对介电常数。
使用由有机硅烷(烃基硅烷)和NH3通过等离子体CVD方法形成的SiCN：H膜作为蚀刻停止膜3。也可以形成能够抑制Cu扩散的绝缘膜，例如SiC：H膜、SiCO：H膜、SiN膜或SiN：H膜作为蚀刻停止膜3。
使用通过涂覆方法形成的多孔MSQ(甲基硅倍半氧烷)膜作为具有低介电常数的多孔绝缘膜4。多孔MSQ膜具有低的相对介电常数，即约2.2。低的相对介电常数源自多孔绝缘膜中存在的精细孔。具有该级别低相对介电常数的绝缘膜除了MSQ膜外，还包括例如碳氟化合物膜、聚亚芳基膜或SiCO：H膜。这些绝缘膜也可以通过CVD方法形成。
也可以形成叠层结构的层间绝缘膜和其它绝缘膜，叠层结构包括具有低介电常数的多孔绝缘膜。在本例中，可以通过任意方法形成绝缘膜的叠层结构，叠层结构包括例如聚亚芳基膜和MSQ膜的结合，碳氟化合物膜和SiCO：H膜的结合或SiO2膜和MSQ膜的结合。
在下一步骤中，将抗蚀剂图形5用作掩膜，通过使用碳氟化合物系列气体的RIE(反应离子蚀刻)方法处理具有低介电常数的多孔绝缘膜4，以形成沟槽，即过孔6，接着通过使用放电的O2气体去除抗蚀剂图形5，以获得图3所示的结构。在本例中，用放电的O2气体氧化甲基(-CH3)，以产生羟基(-OH)，结果在过孔6的侧表面和多孔绝缘膜4的上表面上形成了受损层(未示出)。顺便提及，在本例中使用例如不会氧化具有低介电常数的多孔绝缘膜的NH3，代替在去除抗蚀剂图形5的步骤中的O2，通过在沟槽的处理步骤中使用的碳氟化合物系列气体，在过孔6的至少侧表面上形成了受损层。
在下一步骤中，如图4所示，在具有过孔6的多孔绝缘膜4上形成掩埋绝缘膜7。顺便提及，上述掩埋绝缘膜指在沟槽中临时掩埋的绝缘膜，并在后续步骤中会被去除。为了形成掩埋绝缘膜7，可以使用通过例如在溶剂中溶解甲基硅氧烷制备的清漆。可以使用包括丙二醇一丙基醚(PGPE)和丙二醇一乙基醚(PGEE)的混合物作为溶剂。通过利用旋转涂覆方法形成涂覆膜，接着加热涂覆膜，来形成如图4所示的掩埋绝缘膜7。最好逐步进行加热处理。如果在高温下迅速进行加热，涂覆膜内的溶剂会迅速蒸发，使膜表面变粗糙。例如，在50-150℃下进行0.5-5.0分钟的加热，然后，在150-300℃下进行0.5-5.0分钟的加热，接着在350-450℃下进行30-120分钟的烘焙处理。通过这种方法，涂覆膜内的溶剂逐渐蒸发，以抑制膜的表面变粗糙。在本发明的实施例中，在150℃下进行1分钟的加热，然后在200℃下进行1分钟的加热，接着在350℃下进行30分钟的烘焙处理，以形成如图4所示的掩埋绝缘膜7。掩埋绝缘膜7的表面平整度在这个过程中不是关键。此外，在形成掩埋绝缘层7的过程中，即使在膜中产生空隙，也不会产生特定的问题。
对于用于形成掩埋绝缘膜7的甲基硅氧烷，最好具有约500到约10000的分子量。如果分子量小于500，甲基硅氧烷会比需要更深地扩散到膜中，结果整个膜的相对介电常数趋于增加。另一方面，如果甲基硅氧烷的分子量超过10000，甲基硅氧烷可能不能充分地扩散到膜中，导致不能获得充分的效果。此外，可以使用如下作为溶剂：例如丙二醇一甲基醚醋酸酯(PGMEA)、环己酮(CHN)、γ-丁内酯(GBL)、乳酸乙酯(EL)、乙基3-乙氧基丙酸酯(EEP)、二乙酮(DEK)或异丙醇(IPA)。此外，可以使用通过烘焙形成碳氟化合物膜或聚亚芳基膜的有机单体或具有有机芳香族结构的单体材料。更具体地说，PTFE(聚四氟乙烯)膜、PCS(多聚碳硅烷)膜、PAR(聚亚芳基)膜和PAE(聚亚芳基醚)膜等对应于上面提及的利用单体的材料。由于上面给出的原因，在本例中，上述有机单体最好具有约500到约10000的分子量。通过在上面提及的溶剂中溶解特定的有机单体化合物，可以制备清漆，并通过使用清漆形成掩埋绝缘膜7。
将这些材料的成分留在多孔绝缘膜4内。这样，为了避免对半导体器件的性能产生有害影响，需要具有足够高的耐热性和低相对介电常数的材料。由于这些原因，最好使用有机膜或SiCOH膜作为掩埋绝缘膜7。
通过在具有低介电常数的多孔绝缘膜4上形成掩埋绝缘膜7，加固在过孔6侧表面上产生的受损层，以便将受损层转变为加密层8。由于在本实施例中通过涂覆基于甲基硅氧烷的清漆形成掩埋绝缘膜7，清漆通过过孔6的侧表面充分扩散到多孔绝缘膜4中，并用清漆填充多孔绝缘膜4。通过随后的加热处理，在清漆中包含的溶剂得以去除。在这个过程中，同时去除了存在于受损层中的水分。此外，扩散到多孔绝缘膜4中的甲基硅氧烷在孔中与多孔绝缘膜4的基体(matrix)相结合。结果，在多孔绝缘膜4中形成的过孔6的侧表面被加固和加密，以形成加密层8。在多孔绝缘膜4的上表面也产生了受损层。利用相似的机制，在该部分产生的受损层也被加固和加密，以在多孔绝缘膜4的上表面上形成加密层8。
不必在受损层的整个区域上形成加密层8。在形成过孔6：的后续步骤中，加密层8足以暴露在侧表面，以防止金属原子扩散到多孔绝缘膜4中。
此外，在掩埋绝缘膜7上形成抗蚀剂图形9，接着将抗蚀剂图形9作为掩膜通过再一次施加RIE处理来处理(选择性地去除)掩埋绝缘层7以形成过孔6′，如图5所示。其中在由加密层8围绕的区域以外的区域上形成过孔6的情况下，在具有低介电常数的多孔绝缘膜4中重新形成了受损层。为了避免这种情况，最好在先前形成过孔6的位置上形成过孔6′。然而，即使过孔6′的位置偏离先前形成的过孔6的位置约20nm，也不会产生特定的问题。
如果通过使用放电的O2气体去除抗蚀剂图形9，保留在具有低介电常数的多孔绝缘膜4上的掩埋绝缘膜7被加密，以被转换为如图6所示的由SiOCH形成的盖帽层10。通过在350℃下烘焙处理30分钟，进一步加密盖帽层10。
在下一步骤中，通过常规方法形成布线沟槽，接着，选择性地去除保留在过孔6′底部的蚀刻停止膜3的部分。然后，在沟槽中掩埋Cu布线11作为导体部分，在其之间插入阻挡金属层(未示出)。此外，重复从形成蚀刻停止膜3到形成掩埋Cu布线11的处理步骤指定次数，以获得如图7所示的多层布线结构。
对于这样制造的半导体器件，评估可靠性。更具体地说，通过在具有正常压力的225℃的氮气气氛下加热半导体器件，来测量布线破坏的产生频率。在该测量中，布线电阻上升的程度被用作布线破坏的标准。结果发现，在通过根据本发明实施例的方法制造的半导体器件中，甚至在1000小时之后，有缺陷布线的比例只有0.2％。作为对比，对于用传统方法制造的半导体器件，可靠性同样会增加。在本例中，发现有缺陷布线的比例增加到69％，说明根据本发明实施例的制造方法允许提高布线的可靠性。
在本发明的实施例中，通过使用由指定材料形成的掩埋绝缘膜，加密在多孔绝缘膜中形成的过孔表面中产生的受损层，结果是可以充分防止金属原子的扩散。另外，根据本发明实施例的方法使得形成设计尺寸的过孔和形成预定位置的过孔成为可能。此外，在传统修复处理中不能充分获得的加密效果也能通过本发明的实施例获得。结果，在形成阻挡金属层的步骤中，可以避免由于金属扩散到多孔材料层中而降低布线可靠性的麻烦。
(实施例2)
图8至14是截面图，共同示出了根据本发明的实施例2(第二实施例)的半导体器件的制造方法。
在第一步骤中，在其中形成有半导体部件(未示出)的半导体衬底20上形成绝缘膜1，接着通过常规方法在绝缘膜1中掩埋下层Cu布线2，在其之间插入阻挡金属层(未示出)，如图8所示。然后，连续淀积具有50nm厚度的蚀刻停止膜3，具有350nm厚度的多孔低介电常数绝缘膜4和盖帽绝缘膜13，接着通过光刻方法在盖帽绝缘膜13上形成抗蚀剂图形14，如图9所示。
如在第一实施例中所述，形成蚀刻停止膜3和具有低介电常数的多孔绝缘膜4。另一方面，通过使用SiH4气体和N2O气体的等离子体CVD方法形成的SiO2膜被用作盖帽绝缘膜13。
在下一步骤中，通过使用碳氟化合物系列气体(CHF3/CF4混合气体)的RIE方法，连续处理(选择性地去除)盖帽层13和具有低介电常数的多孔绝缘膜4，以形成如图10所示沟槽的布线沟槽。在RIE处理期间，H和F从碳氟化合物系列气体中释放出来，O从形成具有低介电常数绝的多孔缘膜4的MSQ中产生。膜中的含碳成分，具体地说是甲基(-CH3)，被H、F和O基氧化，以形成羟基(-OH)。结果，在布线沟槽15的底表面和侧表面形成了受损层。
然后，在具有布线沟槽15的多孔低介电常数绝缘膜4上形成掩埋绝缘膜16，在此期间，保留盖帽层13和抗蚀剂图形14不被去除，如图11所示。在本实施例中，在200℃或更低的低温下淀积掩埋绝缘层16，使得没有必要去除抗蚀剂图形14。更具体地说，通过使用SiH4气体和N2O气体作为原材料的CVD方法，形成如图11所示由SiO2构成的掩埋绝缘膜16。
由于抗蚀剂图形14具有低耐热性，最好在膜形成期间将温度控制在200℃或更低。在本例中，最好在350℃或更高的温度下进行加热作为形成金属布线之前的预处理，以充分去除膜中的OH基和水分，由此获得高的布线可靠性。
顺便提及，在利用如聚亚芳基或聚酰亚胺的耐热材料来形成抗蚀剂掩膜的情况下，可以在不低于200℃的高温下淀积SiO2膜，以形成掩埋绝缘膜16。然而，由于这样的耐热材料通常不具有光敏性，所以必须通过使用所谓的“硬掩膜”预先转移图形。
可以通过使用各种气体材料作为原材料的CVD方法形成掩埋绝缘膜16。例如，可以通过使用有机硅烷气体作为原材料的CVD方法，形成SiO2膜、SiOCH膜、SiCH膜、SiCHN膜或SiN膜作为掩埋绝缘膜16。也可以通过使用至少包含C的气体作为原材料的CVD方法，形成CH膜、CHO膜、CHN膜、CHNO膜、CHF膜或CF膜作为掩埋绝缘膜16。
如图11所示，将具有低介电常数的多孔绝缘膜4暴露于布线沟槽15的侧表面和底表面。通过形成掩埋绝缘膜16，在多孔绝缘膜4的暴露区域中形成加密层8。由于通过使用SiH4气体和N2O气体作为原材料的等离子体CVD方法形成掩埋绝缘膜16，这些原材料气体通过布线沟槽15的暴露表面，充分地扩散到多孔绝缘膜4中，并用气体填充多孔绝缘膜4。此外，通过放电激活SiH4气体和N2O气体，以选择性地与存在于受损层中的Si-OH基反应，从而加密受损层。结果，具有低原子量的化合物气体没有扩散到膜中，并且这样不会产生有害的影响。在约300℃到约400℃的高温下进行CVD处理的情况下，同时去除膜中的OH基和水分。此外，扩散到多孔绝缘膜4中的硅烷与多孔绝缘膜4的基体相结合。结果，在多孔绝缘膜4中形成的布线沟槽的表面被加固和加密，以形成加密层8。
在下一步骤中，通过使用CHF3/CF4的混合气体的RIE处理，选择性地去除掩埋绝缘膜16，以形成布线沟槽15′，如图12所示。如在实施例1中的过孔6′中，最好在先前形成的布线沟槽15的相同位置上形成布线沟槽15′。在第二实施中，在选择性地去除掩埋绝缘膜16的步骤中，将置于掩埋绝缘膜16之下的抗蚀剂图形14作为掩膜。因此，在不引起平面方向位置偏离的情况下，能够通过自对准的方式打开布线沟槽15′。为了使加密层不仅暴露于布线沟槽15’的侧表面，而且暴露于布线沟槽15′的底表面，最好在布线沟槽15′的底表面上形成厚度不少于20nm的加密层。在认为布线沟槽15′的处理精度在将要处理的硅衬底的平面内一致的情况下，现在在深度方向观测到约20nm的不一致。接着，如果存在于底表面上的加密层8具有不小于20nm的厚度，那么即使在布线沟槽的深度方向产生了处理不一致，也可以打开上述布线沟槽15′。
在下一步骤中，通过使用放电的O2去除抗蚀剂图形14，以将盖帽层13的表面暴露到外面，如图13所示。由于限定布线沟槽15′的表面区域已被加密，布线沟槽的表面没有被放电的O2氧化，以防止再次形成受损层。
在下一步骤中，通过常规方法形成阻挡金属层和下面的铜层，接着通过电镀方法在布线沟槽中掩埋Cu布线11，以获得如图14所示的多层布线结构。
对于这样制造的半导体器件，评估可靠性。更具体地说，通过在具有正常压力的225℃的氮气气氛下加热半导体器件，来测量布线破坏的产生频率。在该测量中，布线电阻上升的程度被用作布线破坏的标准。结果发现，在通过根据本发明第二实施例的方法制造的半导体器件中，甚至在1000小时之后，有缺陷布线的比例只有0.2％。作为对比，对于用传统方法制造的半导体器件，可靠性同样会增加。在本例中，发现有缺陷布线的比例增加到75％，说明根据本发明第二实施例的制造方法允许提高布线的可靠性。
不必说明的是，本发明的技术范围涵盖通过结合第一实施例描述的方法的布线形成，和通过结合第二实施例描述的方法的过孔形成。
此外，通过适当地结合上述本发明的第一和第二实施例，可以形成双镶嵌布线。在本例中，可以加密与导体层如过孔和布线相接触的绝缘膜的整个区域，这样，半导体器件的可靠性有望进一步提高。
根据本发明的一个实施例，提供了一种具有高布线可靠性和可高速运行的半导体器件的制造方法。
对于本领域的技术人员来说容易想到附加的优点和修改。因此，本发明在其更宽的方面并不局限于在此示出和描述的具体细节和代表性实施例。由此，在不脱离由附加权利要求书和它们的等同替换所限定的总发明构思的精神或范围的条件下，可以进行各种修改。

Claims (20)

1.一种制造半导体器件的方法，包括：
在半导体衬底上形成具有多孔结构的低介电常数绝缘膜；
在所述低介电常数绝缘膜中形成沟槽；
在具有所述沟槽的低介电常数绝缘膜上和所述沟槽中提供掩埋绝缘膜；
去除在所述沟槽中提供的掩埋绝缘膜，由此打开所述沟槽；以及
在所述沟槽中掩埋导体材料，形成导体部分。
2.根据权利要求1的方法，其中通过以下步骤打开所述沟槽：
在所述掩埋绝缘膜上形成抗蚀剂图形；以及
通过使用所述抗蚀剂图形作为掩膜的RIE选择性地去除所述掩埋绝缘膜。
3.根据权利要求2的方法，其中在不去除所述掩埋绝缘膜的位于所述低介电常数绝缘膜的上表面上的那部分的情况下，打开所述沟槽。
4.根据权利要求3的方法，还包括在打开所述沟槽之后去除所述抗蚀剂图形。
5.根据权利要求4的方法，其中通过使用放电的O2气体去除所述抗蚀剂图形，并通过所述放电的O2加密所述低介电常数绝缘膜上表面上未被去除的所述掩埋绝缘膜的部分，以被转换为盖帽层。
6.根据权利要求5的方法，还包括在去除所述抗蚀剂图形之后施加加热处理，其中通过所述加热处理进一步加密所述盖帽层。
7.根据权利要求1的方法，其中通过以下步骤形成所述沟槽：
在所述低介电常数绝缘膜上形成抗蚀剂图形；以及
通过使用所述抗蚀剂图形作为掩膜的RIE选择性地去除所述低介电常数绝缘膜；以及
其中在所述低介电常数绝缘膜上提供所述掩埋绝缘膜，在其之间插入所述抗蚀剂图形。
8.根据权利要求7的方法，其中通过利用使用所述抗蚀剂图形作为掩膜的RIE选择性地去除所述掩埋绝缘膜，打开所述沟槽，并通过自对准进行所述沟槽的形成和所述沟槽的打开。
9.根据权利要求1的方法，其中所述低介电常数绝缘膜包括甲基硅倍半氧烷膜。
10.根据权利要求1的方法，还包括在所述低介电常数绝缘膜上形成盖帽层，其中穿过所述盖帽层，在所述低介电常数绝缘膜中形成所述沟槽。
11.根据权利要求1的方法，其中通过使用碳氟化合物系列气体的RIE，在所述低介电常数绝缘膜中形成所述沟槽。
12.根据权利要求1的方法，其中所述掩埋绝缘膜包括有机膜和SiCOH膜中的至少一种。
13.根据权利要求1的方法，其中通过提供所述掩埋绝缘膜，加密所述沟槽的表面区域，所述表面区域由低介电常数绝缘膜构成。
14.根据权利要求13的方法，其中所述沟槽是布线沟槽，并将所述布线沟槽的表面区域转换为具有20nm或更大厚度的加密层。
15.根据权利要求1的方法，其中通过形成清漆的涂覆膜提供所述掩埋绝缘膜，接着加热所述涂覆膜。
16.根据权利要求15的方法，其中通过在溶剂中溶解甲基硅氧烷制备所述清漆。
17.根据权利要求16的方法，其中所述甲基硅氧烷的分子量为500至10000。
18.根据权利要求1的方法，其中通过CVD方法提供所述掩埋绝缘膜。
19.根据权利要求18的方法，其中通过使用有机硅烷作为原材料进行所述CVD方法，并且所述掩埋绝缘膜包括选自如下的至少一种：SiO2、SiOCH、SiCH、SiCNH和SiN。
20.根据权利要求18的方法，其中通过使用至少包含C的气体作为原材料进行所述CVD方法，并且所述掩埋绝缘膜包括选自如下的至少一种：CH、CHO、CHN、CHNO、CHF和CF。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101225193B (zh) * 2006-12-27 2012-01-18 海力士半导体有限公司 形成超低介电层用模板衍生物及其形成超低介电层的方法
CN101561514B (zh) * 2008-02-29 2012-09-05 雷迪有限公司 一种用于探测埋入式导体的系统和方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100797202B1 (ko) * 2000-06-23 2008-01-23 허니웰 인터내셔널 인코포레이티드 손상된 실리카 유전 필름에 소수성을 부여하는 방법 및 손상된 실리카 유전 필름 처리 방법
WO2004068555A2 (en) * 2003-01-25 2004-08-12 Honeywell International Inc Repair and restoration of damaged dielectric materials and films
US7709371B2 (en) * 2003-01-25 2010-05-04 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
US8475666B2 (en) * 2004-09-15 2013-07-02 Honeywell International Inc. Method for making toughening agent materials
US7678712B2 (en) * 2005-03-22 2010-03-16 Honeywell International, Inc. Vapor phase treatment of dielectric materials
JP2007027436A (ja) * 2005-07-15 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
US7556970B2 (en) * 2006-03-27 2009-07-07 Tokyo Electron Limited Method of repairing damaged film having low dielectric constant, semiconductor device fabricating system and storage medium
JP5120913B2 (ja) * 2006-08-28 2013-01-16 国立大学法人東北大学 半導体装置および多層配線基板
US8202807B2 (en) 2006-12-27 2012-06-19 Hynix Semiconductor Inc. Template derivative for forming ultra-low dielectric layer and method of forming ultra-low dielectric layer using the same
WO2010065459A2 (en) * 2008-12-02 2010-06-10 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of etching organosiloxane dielectric material and semiconductor device thereof
WO2010138811A2 (en) 2009-05-29 2010-12-02 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device at high temperatures and flexible semiconductor device thereof
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
WO2010065457A2 (en) * 2008-12-02 2010-06-10 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing a semiconductor device with a dielectric layer and semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2012021197A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
WO2012021196A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
CN106663640B (zh) 2014-05-13 2020-01-07 代表亚利桑那大学的亚利桑那校董会 提供电子器件的方法及其电子器件
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP3585384B2 (ja) * 1998-12-22 2004-11-04 松下電器産業株式会社 半導体装置の製造方法
JP3084367B1 (ja) 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
JP2001345380A (ja) 2000-05-31 2001-12-14 Toshiba Corp 半導体装置の製造方法および半導体装置
US7164206B2 (en) * 2001-03-28 2007-01-16 Intel Corporation Structure in a microelectronic device including a bi-layer for a diffusion barrier and an etch-stop layer
JP2002353308A (ja) 2001-05-28 2002-12-06 Toshiba Corp 半導体装置及びその製造方法
JP3886779B2 (ja) * 2001-11-02 2007-02-28 富士通株式会社 絶縁膜形成用材料及び絶縁膜の形成方法
US6790770B2 (en) * 2001-11-08 2004-09-14 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing photoresist poisoning
KR100448592B1 (ko) * 2001-12-29 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성 방법
JP2003282698A (ja) 2002-03-22 2003-10-03 Sony Corp 半導体装置の製造方法および半導体装置
JP3967196B2 (ja) 2002-05-30 2007-08-29 富士通株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101225193B (zh) * 2006-12-27 2012-01-18 海力士半导体有限公司 形成超低介电层用模板衍生物及其形成超低介电层的方法
CN101561514B (zh) * 2008-02-29 2012-09-05 雷迪有限公司 一种用于探测埋入式导体的系统和方法

Also Published As

Publication number Publication date
US7329601B2 (en) 2008-02-12
JP2005294525A (ja) 2005-10-20
TW200535952A (en) 2005-11-01
US20050233583A1 (en) 2005-10-20
TWI260684B (en) 2006-08-21
CN1311540C (zh) 2007-04-18

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