CN1667835A - 半导体元件及其制造方法 - Google Patents
半导体元件及其制造方法 Download PDFInfo
- Publication number
- CN1667835A CN1667835A CNA2005100065539A CN200510006553A CN1667835A CN 1667835 A CN1667835 A CN 1667835A CN A2005100065539 A CNA2005100065539 A CN A2005100065539A CN 200510006553 A CN200510006553 A CN 200510006553A CN 1667835 A CN1667835 A CN 1667835A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor layer
- emitter
- bipolar transistor
- heterojunction bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000005530 etching Methods 0.000 claims abstract description 34
- 150000002500 ions Chemical class 0.000 claims abstract description 29
- 230000009849 deactivation Effects 0.000 claims description 43
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 21
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 12
- 239000003595 mist Substances 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- YWYZEGXAUVWDED-UHFFFAOYSA-N triammonium citrate Chemical compound [NH4+].[NH4+].[NH4+].[O-]C(=O)CC(O)(CC([O-])=O)C([O-])=O YWYZEGXAUVWDED-UHFFFAOYSA-N 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 12
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract 1
- 238000002347 injection Methods 0.000 description 39
- 239000007924 injection Substances 0.000 description 39
- 229940090044 injection Drugs 0.000 description 37
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 32
- 239000002800 charge carrier Substances 0.000 description 16
- 238000010276 construction Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003405 preventing effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
一种半导体元件及其制造方法，其在半绝缘性基板(100)上依次形成第一集电极层(101)、第二集电极层(102)、基极层(103)、第一发射极层(104)及第二发射极层(105)。形成第二发射极层(105)图形后，对第二集电极层(102)的第二发射极层(105)的外侧区域注入离子，而形成非活性化区域(109)。对第二发射极层(105)进行侧面蚀刻，由此分离第二发射极层的一端和非活性化区域的一端，并且在第一发射极层(104)的第二发射极层(105)端与非活性化区域(109)端之间形成耗尽化区域(111)。因此，不增加工序数，实现通过注入离子降低基极·集电极之间电容、且没有晶体管特性劣化的高性能HBT。
Description
技术领域
本发明涉及使用设置有外延层的基板的异质结双极型晶体管(以下称为HBT)及其制造方法。
背景技术
以往，为了实现高性能的HBT，使用了以下方法，即，使用离子注入法，对位于HBT的基极区域正下方的集电极(collector)区域的一部分进行非活性化，降低基极·集电极之间的寄生电容。
但是，在所述的工序中，由于注入离子的掺杂剂从发射极表面通过基极区域而到达集电极区域，因此发射极层(emitter layer)和基极层(baselayer)各自的结晶性、以及发射极层与基极层之间的界面的结晶性损坏，其结果引起晶体管特性(电流放大率hFE＝集电流/基极电流)劣化的问题。
与此相对，在基于山口(富士通)的方法(参照日本特开平6-232148号专利)中，在发射极侧面形成由氧化膜构成的侧壁(side wall)，并由此避免所述问题的发生。
但是在特开平6-232148号专利记载的方法中，由于必须进行为了防止由离子注入引起的损坏而形成氧化膜侧壁的工序、以及注入离子后去除氧化膜侧壁的工序，因此工序数增多，增大了制造成本。
发明内容
本发明鉴于以上的事实，其目的在于提供一种以不增多工序数的方式实现通过离子注入降低基极·集电极之间的电容且不引起晶体管特性的劣化的高性能HBT(半导体元件)及其制造方法。
本发明人经过各种研究和讨论，发现了以下事实，即：使用离子注入法在集电极层上形成非活性化区域后，只需追加对发射极进行侧面蚀刻的工序，就能达到所述目的。下面，进行详细说明。
以往为了提高HBT的最大振荡频率，作为降低基极·集电极间电容的技术，使用了离子注入法或者n/i集电极层。如果采用离子注入法，则一方面使基极正下方的集电极层耗尽化，另一方面由于进行了注入，因此在位于发射极层和基极层之间的界面的注入端(离子注入区域的一端)产生捕获中心。其结果，在晶体管动作过程中，在从基极电极注入的载流子经由基极层到达发射极层时，数％(10％以下)的左右的载流子会掺杂到所述捕获中心。从而，为了继续使晶体管工作，必须提供用于补偿被捕获的载流子的基极电流，即由于产生了基极电流的损失，因此hFE降低了。
本发明人认为：为了抑制所述的hFE降低现象，重要的是将直到发射极的电流线路与捕获部进行分离，基于此，通过将发射极端(实质上发挥发射极功能的部分的一端)从注入端分离，使发射极层上的发射极端和注入端之间的部分耗尽化，并由此遮挡朝捕获部方向的电流路径。本发明人认为，通过遮挡朝捕获部方向的电流路径，使从基极电极注入的大部分载流子经由基极层而到达了发射极层。
另外，发射极端和注入端的分离，可通过对发射极的侧面进行蚀刻、即利用湿式蚀刻或者干式蚀刻去除发射极侧壁部而实现。但是，在通过干式蚀刻实现所述分离即进行所述发射极形状加工的情况下，新形成的发射极端面会由干式蚀刻带来损坏，并由该损坏引起从基极到发射极的漏电流。对此，通过在干式蚀刻之后对该发射极端面进行湿式蚀刻，去除由干式蚀刻产生的损坏区域，进而产生降低漏电流的效果。
本发明是基于以上见解提出的，更具体的说，本发明提供一种具备集电极层、形成于集电极层上的基极层、形成于基极层上的发射极层的异质结双极型晶体管，其中：具备覆盖基极层上面整体的第一半导体层、形成于第一半导体层的规定部分上的第二半导体层，并在集电极层的基极层下侧区域且第二半导体层的外侧区域由离子注入设置有非活性化区域，分离非活性化区域的一端和第二半导体层的一端，使第一半导体层上的非活性化区域的一端和第二半导体层的一端之间的区域被耗尽化。
另外，本发明提供一种异质结双极型晶体管的制造方法，是具备集电极层、形成于集电极层上的基极层、形成于基极层上的发射极层的异质结双极型晶体管的制造方法，其中，包括：在基极层上依次形成成为发射极层的第一半导体层和第二半导体层的工序、对第二半导体层进行规定图形的图形化的工序、对在集电极层上的被图形化的第二半导体层外侧区域注入离子而形成非活性化区域的工序、对图形化了的第二半导体层进行侧面蚀刻并由此分离非活性化区域的一端和第二半导体层的一端的同时，使第一半导体层上的非活性化区域的一端和第二半导体层的一端之间的区域被耗尽化的工序。
根据本发明，由于在基极正下方的集电极区域上通过离子注入设置有非活性化区域，因此可降低基极集电极间电容，进而实现高性能化HBT。另外，由于分离了成为第二半导体层的一端(发射极端)和非活性化区域的一端(注入端)，因此可获得如下效果。即，通过由为了形成非活性化区域而进行的离子注入产生的损坏、在第一半导体层(发射极层的一部分)和基极层之间的界面上产生的陷阱能级，可以防止从基极电极(baseelectrode)到发射极电极(emitter electrode)的载流子被捕获。因此，可防止晶体管特性的劣化，即可防止hFE的劣化。另外，由于仅通过对成为发射极层的第二半导体层进行侧面蚀刻，完成发射极端和注入端之间的分离，因此可以不增加工序数的情况下，实现高性能HBT。
另外，在本发明中，发射极端和注入端之间的间隔距离优选0.1μm以上。由此，可确实地获得所述效果。另外，发射极端和注入端之间的间隔距离优选0.4μm以下。由此可获得hFE恢复效果。
根据本发明，在通过注入离子使集电极层的一部分非活性化而降低基极·集电极间的寄生电容时，追加对发射极进行侧面蚀刻的简单工序来分离发射极端和注入端的，即可避免电流放大率hFE的劣化。从而，可以用低成本制造无晶体管特性劣化的高性能的HBT。
附图说明
图1是表示本发明的一实施方式的异质结双极型晶体管结构的剖面图。
图2的(a)和(b)是表示本发明的一实施方式的异质结双极型晶体管的制造方法的各工序剖面图。
图3是(a)和(b)是表示本发明的一实施方式的异质结双极型晶体管的制造方法的各工序剖面图。
图4是(a)和(b)是表示本发明的一实施方式的异质结双极型晶体管的制造方法的各工序剖面图。
图5是(a)和(b)是表示比较例的一实施方式的异质结双极型晶体管的制造方法的各工序剖面图。
图6是(a)和(b)是表示比较例的一实施方式的异质结双极型晶体管的制造方法的各工序剖面图。
图7是比较例的异质结双极型晶体管的从基极电极到发射极电极的电流流向的图。
图8是表示本发明的一实施方式的异质结双极型晶体管的从基极电极到发射极电极的电流流向的图。
图9是表示比较例的异质结双极型晶体管的hFE的降低的图。
图10是表示由本发明的一实施方式的异质结双极型晶体管产生的hFE劣化防止效果的图。
图中：100-半绝缘性基板，101-第一集电极层，102-第二集电极层，103-基极层，103A-损坏区域，104-第一发射极层，104A-损坏区域，105-第二发射极层，106-接触层，107-WSi发射极层，108-抗蚀图形，109-非活性化区域，110-陷阱能级，111-耗尽化区域，112-抗蚀图形，113-发射极电极(emitter electrode)，114-基极电极(baseelectrode)，115-集电极电极(collector electrode)。
具体实施方式
下面，参照着附图，详细说明本发明的一实施方式的异质结双极型晶体管(HBT)及其制造方法。
图1表示了本实施方式的HBT的剖面结构图。如图1所示，在例如由GaAs构成的半绝缘性基板100上方形成有例如由Si掺杂高浓度n型(n+型)GaAs层形成的第一集电极层101。在第一集电极层101上，以露出第一集电极层101的集电极电极形成区域的方式，依次形成由例如Si掺杂n型GaAs层构成的第二集电极层102、由例如C掺杂P型GaAs层构成的基极层103、以及由例如Si掺杂In0.48GaP层构成的第一发射极层104。在第一发射极层104上方，以露出第一发射极层104的基极电极形成区域的方式，依次形成由例如Si掺杂n型GaAs层构成的第二发射极层105、由例如Se掺杂n+型In0.5GaAs层构成的接触层106、以及WSi发射极层107。这里，WSi发射极层107的基极电极侧端部相对于第二发射极层105以及接触层106的叠层结构，以悬空伸出的方式形成。在WSi发射极层107上方形成有例如具有Pt/Ti/Pt叠层结构(以从下到上依次为Pt层、Ti层、Pt层的顺序叠层)的发射极电极113。在基极层103的基极电极形成区域上方，形成有贯通第一发射极层104而到达基极层103且具备例如Pt/Ti/Pt叠层结构的基极电极114。在第一集电极层101的集电极电极形成区域上方，形成有具备例如AuGe/Ni/Au叠层结构(以从下到上依次为AuGe层、Ni层、Au层的顺序叠层)的集电极电极115。
另外，在第二集电极层102的位于基极电极114下侧的区域上，通过离子注入而设置有非活性化区域109。另外，在基极层103和第一发射极层104的非活性化区域109的上侧区域，分别形成有由于注入离子而形成的损坏区域103A以及104A。
本实施方式的特征在于：将非活性化区域109的端即损坏区域104A的端(注入端)与第二发射极层105的端(发射极端)分离开。由此，第一发射极层104上的注入端与发射极端之间的区域暴露在大气中而被耗尽化(没有载流子)，从而形成耗尽化区域(在本实施方式中为被耗尽化的InGaP层区域)111。
这里，优选以从第一发射极层104的上面到下面形成耗尽化区域111的方式，将成为第一发射极层104的InGaP层的厚度抑制在80nm以下。另外，此时优选将作为基极电极114的最下层的Pt层的厚度设定在40nm以上。其中，作为第一发射极层104和基极电极114的各自的材料，在使用与本实施方式不同的材料的情况下，当然要根据该材料特性，设定合理的第一发射极层104厚度的上限值和基极电极114的最下层的厚度下限值。
下面，说明图1所示的本实施方式的HBT的制造方法的一例。图2(a)、(b)，图3(a)、(b)，以及图4(a)、(b)，表示本实施方式的HBT的制造方法的各工序。
首先，如图2(a)所示，在由例如GaAs构成的半绝缘性基板100上方，利用MOCVD法(有机金属化学气相生长法)，依次成膜形成由例如Si掺杂n+型GaAs层构成的第一集电极层101、由例如Si掺杂n型GaAs层构成的第二集电极层102、由例如C掺杂P型GaAs层构成的基极层103、由例如Si掺杂In0.48GaP层构成的第一发射极层104、由例如Si掺杂n型GaAs层构成的第二发射极层105、以及由例如Se掺杂n+型In0.5GaAs层构成的接触层106。接着，利用溅射法，在半绝缘性基板100的整个面上，形成厚度100nm左右的WSi发射极层107。
接着，如图2(b)所示，将覆盖发射极形成区域的抗蚀图形108作为掩模，用例如CF4气体和SF6气体的混合气体，对WSi发射极层107进行干式蚀刻。接着，将抗蚀图形108作为掩模，用例如SiCl4气体、SF6气体以及N2气体的混合气体，对接触层106和第二发射极层105进行干式蚀刻。由此形成HBT的发射极区域。
接着，如图3(a)所示，将在形成发射极时使用的抗蚀图形108作为掩模，并在例如加速电压100KeV、剂量2.0×1011cm-2的注入条件下，对第一发射极层104、基极层103和第二集电层102注入He(氦)离子。由此，He离子通过第一发射极层(InGaP层)104和基极层(p+型GaAs层)103，到达第二集电极层(n型GaAs层)102，形成非活性化区域109。在非活性化区域109上，由于结晶损坏而产生陷阱能级，使载流子在该能级被捕获。另外，在基极层103和第一发射极层104的非活性化区域109的上侧区域，分别形成了损坏区域103A和104A。这里，在第一发射极层(InGaP层)104和基极层(p+型GaAs层)103的界面的注入端，由于注入损坏，形成了陷阱能级110。该陷阱能级110捕获从基极电极注入的载流子的一部分，从而成为产生晶体管特性劣化的原因，但如后述的一样，在本实施方式中可以避免该情况的发生。
接着，如图3(b)所示，将在形成发射极时使用的抗蚀图形108作为掩模，并使用例如磷酸和双氧水和水的混合液(混合体积比可以例如是磷酸∶双氧水∶水＝4∶1∶90)，对第二发射极层(n型GaAs层)105和接触层(n+型In0.5GaAs层)106分别进行湿式蚀刻。由此，第二发射极层105和接触层106被侧面蚀刻，对侧部分别去除规定厚度。其结果，重新露出第一发射极层104的损坏区域104A以外的其他InGaP层区域的表面，使该重新露出的区域成为耗尽化区域111。另外，非活性化区域109的端即损坏区域104A的端(注入端)与第二发射极层105的端(发射极端)分离开。
接着，如图4(a)所示，将覆盖包含发射极形成区域的基极形成区域的抗蚀图形112作为掩模，利用例如CF4气体和SF6气体的混合气体，对第一发射极层104、基极层103以及第二集电极层102进行干式蚀刻，形成HBT的基极区域。
接着，如图4(b)所示，采用例如电阻加热蒸镀法以及提离法(lift-off)在WSi发射极层107上方以及第一发射极层104的基极电极形成区域(在本实施方式中是损坏区域104A)上，分别形成成为发射极电极113和基极电极114的例如Pt/Ti/Pt叠层结构。另外，采用例如电阻加热蒸镀法和提离法，还在第一集电极层101上的集电极电极形成区域上形成成为集电极电极115的例如AuGe/Ni/Au叠层结构。
此外，在形成所述各金属叠层结构后，进行例如氮(N2)气氛中380℃、120秒钟的退火处理。由此，在成为基极电极114的Pt/Ti/Pt叠层结构中的与第一发射极层(InGaP层)104接触的Pt层的Pt原子扩散到该InGaP层中而到达基极层(p型GaAs层)103，并由此形成欧姆接合。另外，在成为集电极电极115的AuGe/Ni/Au叠层结构与第一集电极层(n+型GaAs层)101之间也产生合金化反应，其结果形成欧姆接合。由此完成了形成有发射极电极113、基极电极114以及集电极电极115的HBT。
如上所述，根据本实施方式，由于在基极层103的正下方的第二集电极层102上通过离子注入形成了非活性化区域109，因此可以降低基极·集电极间电容，从而能实现高性能的HBT。另外，由于分离了第二发射极层105的端(发射极端)与非活性化区域109的端(注入端)，因此可以获得如下效果。即，通过将发射极端远离注入端，可以将第一发射极层104上的注入端与发射极端之间的InGaP区域被耗尽化而形成耗尽化区域111，因此能遮挡朝在第一发射极层104与基极层103间界面上的注入端(损坏区域103A以及104A的端)上生成的陷阱能级110的方向的电流路径。由此，如图8所示，在晶体管的动作过程中，从基极电极114注入的载流子的大部分(图中的箭头表示载流子的流向(电流))经由基极层(p+型GaAs层)103而到达发射极层104和105。因此，如图10所示，可以防止晶体管特性、即hFE的劣化。另外，在图10中，横轴表示集电极电流Ic、纵轴表示hFE。另外图10中的“无注入”表示未进行本实施方式的“为了形成非活性化区域109而进行的离子注入”以及“为了分离发射极端和注入端的侧面蚀刻”的情况下所获得的hFE。另外“有注入”表示在虽然进行了本实施方式的“为了形成非活性化区域109而进行的离子注入”但没有进行“为了分离发射极端和注入端的侧面蚀刻”的情况下所获得的hFE。另外“有注入+分离”表示根据本实施方式的方法获得的hFE，即，进行了“为了形成非活性化区域109而进行的离子注入”以及“为了分离发射极端和注入端的侧面蚀刻”的情况下所获得的hFE。如图10所示，根据本实施方式，可以由“为了分离发射极端和注入端的侧面蚀刻”，恢复由“为了形成非活性化区域109而进行的离子注入”产生的hFE的降低状况。
另外，根据本实施方式，由于通过仅实施对第二发射极层105的侧面蚀刻，即可实现发射极端和注入端的分离，因此可以在不增加工序数的情况下，实现高性能的HBT。
另外，在本实施方式中，为了形成非活性化区域109而向第二集电极层102注入了He，但氦可以用H(氢)或者B(硼)替代He注入。
另外，在本实施方式中，在将第二发射极层105图形化为发射极形状时，使用了SiCl4气体、SF6气体以及N2气体的混合气体进行干式蚀刻，但也可以用其他蚀刻气体例如Ar气体和Cl2气体的混合气体替代它。
在本实施方式中，在对第二发射极层105进行侧面蚀刻的时候，使用含有磷酸、双氧水和水的蚀刻液而进行湿式蚀刻，但也可以用其他的蚀刻液替代它，例如可以使用含有柠檬酸铵、双氧水和水的蚀刻液。
另外，在本实施方式中，在对第二发射极层105进行侧面蚀刻的时候，还可以用干式蚀刻替代湿式蚀刻。此时可以用例如含有SiCl4气体和SF6气体的蚀刻气体，进行干式蚀刻。
但是，在用干式蚀刻进行第二发射极层105的侧面蚀刻时，新形成的发射极端面会受到由于干式蚀刻会产生损坏，而该损坏又会引起从基极向发射极的漏电流的增大。对此，可通过在进行干式蚀刻之后对该发射极端面进行湿式蚀刻而去除由干式蚀刻形成的损坏区域，抑制漏电流，从而实现良好的HBT特性。
另外，在本实施方式中，非活性化区域109的端(注入端)和第二发射极层105的端(发射极端)之间优选离开0.1μm以上。由此，可确实地获得所述效果。另外，发射极端和注入端之间的间隔距离优选0.4μm以下。由此可获得hFE恢复效果。
另外，在本实施方式中，在基极层103的基极电极形成区域上，以贯通第一发射极层104而到达基极层103的方式，形成了基极电极。但是还可以采用以下方式，即，有选择地去除基极层103的基极电极形成区域上的第一发射极层104，并由此在基极层103的正上方形成基极电极114。此时，要注意没有去除耗尽化区域111。
另外，在本实施方式中，构成HBT的基板、各半导体层以及各电极的各自的材料没有特别限定。
(比较例)
下面，作为比较例，对发射极端和注入端没有分离的HBT及其制造方法以及其特性，参照附图进行说明。
图5(a)、(b)以及图(a)、(b)是表示比较例的HBT的制造方法的各工序的剖面图。
首先，如图5(a)所示，在由例如GaAs构成的半绝缘性基板200上，利用MOCVD法，依次成膜形成由例如Si掺杂n+型GaAs层构成的第一集电极层201、由例如Si掺杂n型GaAs层构成的第二集电极层202、由例如C掺杂p型GaAs层构成的基极层203、由例如Si掺杂In0.48GaP层构成的第一发射极层204、由例如Si掺杂n型GaAs层构成的第二发射极层205、以及由例如Se掺杂n+型In0.5GaAs层构成的接触层206。接着，利用溅射法，在半绝缘性基板200的整个面上，形成厚度100nm左右的WSi发射极层207。此后，将覆盖发射极形成区域的抗蚀图形208作为掩模，用例如CF4气体和SF6气体的混合气体，对WSi发射极层207、接触层206以及第二发射极层205进行干式蚀刻，形成HBT的发射极区域。
接着，如图5(b)所示，将在形成发射极时使用的抗蚀图形208作为掩模，并在例如加速电压100KeV、剂量2.0×1011cm-2的注入条件下，对第一发射极层204、基极层203和第二集电层202注入He离子。由此，He离子通过第一发射极层(InGaP层)204和基极层(p+型GaAs层)203，到达第二集电极层(n型GaAs层)202，形成非活性化区域209。在非活性化区域209上，由于结晶损坏而生成陷阱能级，使载流子在该能级被捕获。另外，在基极层203和第一发射极层204的非活性化区域209的上侧区域，分别形成损坏区域203A和204A。这里，在第一发射极层(InGaP层)204和基极层(p+型GaAs层)203间界面的注入端上，由注入损坏，形成了陷阱能级210。该陷阱能级210捕获从基极电极注入的载流子的一部分，从而成为引起晶体管特性劣化的原因。
接着，如图6(a)所示，将覆盖包含发射极形成区域的基极形成区域的抗蚀图形212作为掩模，利用例如CF4气体和SF6气体的混合气体，对第一发射极层204、基极层203以及第二集电极层202进行干式蚀刻，形成HBT的基极区域。
接着，如图6(b)所示，采用例如电阻加热蒸镀法以及提离法(lift-off)在WSi发射极层207上以及第一发射极层204的基极电极形成区域(在本实施方式中是损坏区域204A)上，分别形成成为发射极电极213和基极电极214的例如Pt/Ti/Pt叠层结构。另外，采用例如电阻加热蒸镀法和提离法，还在第一集电极层201的集电极电极形成区域上，形成成为集电极电极215的例如AuGe/Ni/Au叠层结构。
另外，在形成所述各金属叠层结构后，进行例如N2气氛中380℃、120秒钟的退火处理。由此，在成为基极电极214的Pt/Ti/Pt叠层结构中的与第一发射极层(InGaP层)204接触的Pt层的Pt原子扩散到该InGaP层中而到达基极层(p型GaAs层)203，并由此形成欧姆接合。另外，在成为集电极电极215的AuGe/Ni/Au叠层结构与第一集电极层(n+型GaAs层)201之间也产生合金化反应，其结果形成欧姆接合。由此完成了形成有发射极电极213、基极电极214以及集电极电极215的HBT。
根据上面所述的比较例，由于在基极层203的正下方的第二集电极层202上通过离子注入形成了非活性化区域209，因此可以降低基极·集电极间电容。但是，由于离子注入，因此在位于第一发射极层(InGaP层)204与基极层(p+GaAs层)203的界面上的注入端(损坏区域203A以及204A的端)，生成陷阱能级210。其结果，如图7所示，在晶体管的动作过程中，在从基极电极214注入的载流子经由基极层203而到达发射极层204和205时，数％左右(10％以下)的载流子[图中的箭头表示载流子的流向(电流)]被陷阱能级210捕获。从而，为继续使晶体管工作，必须提供用于补偿被捕获的载流子的基极电流，即由于产生了基极电流的损失，因此如图9所示，hFE降低了。另外，在图9中，横轴表示集电极电流Ic、纵轴表示hFE。另外图9中的“无注入”表示未进行本比较例的“为了形成非活性化区域209而进行的离子注入”的情况下所获得的hFE。另外“有注入”表示在虽然进行了本比较例的方法的情况得到的hFE，即，进行了“为了形成非活性化区域209而进行的离子注入”的情况下所获得的hFE。如图9所示，根据本比较例，由于仅进行了“为了形成非活性化区域209而进行的离子注入”，因此产生了hFE的降低。
本发明涉及HBT及其制造方法，且在适用于通过注入离子而降低基极·集电极间的电容的HBT时，可以获得防止工序数增多和晶体管特性劣化的效果。
Claims (14)
1.一种异质结双极型晶体管，具备集电极层、形成在所述集电极层上的基极层、以及形成在所述基极层上的发射极层，其特征是：
所述发射极层具备覆盖所述基极层的整个上面的第一半导体层、和形成在所述第一半导体层的规定部分上方的第二半导体层，
在所述集电极层的所述基极层的下侧区域且所述第二半导体层的外侧区域，通过离子注入而设置非活性化区域，
所述非活性化区域的一端和所述第二半导体层的一端分离开，
所述第一半导体层的所述非活性化区域的一端和所述第二半导体层的一端之间的区域被形成耗尽化区域。
2.如权利要求1所述的异质结双极型晶体管，其特征是：所述非活性化区域的一端和所述第二半导体层的一端，分离开0.1μm以上。
3.如权利要求1所述的异质结双极型晶体管，其特征是：所述第一半导体层由InGaP层构成。
4.如权利要求1所述的异质结双极型晶体管，其特征是：注入到所述非活性化区域的元素是H、He以及B中的至少一种。
5.一种异质结双极型晶体管的制造方法，是具备集电极层、形成在所述集电极层上的基极层、以及形成在所述基极层上的发射极层的异质结双极型晶体管的制造方法，其特征是，包括：
在所述基极层上方依次形成成为所述发射极层的第一半导体层和第二半导体层的工序；
将所述第二半导体层图形化为规定形状的工序；
对于在所述集电极层的被图形化的所述第二半导体层的外侧区域，通过注入离子而形成非活性化区域的工序；
对被图形化的所述第二半导体层进行侧面蚀刻，由此分离该第二半导体层的一端和所述非活性化区域的一端的同时，使所述第一半导体层的该第二半导体层的一端和所述非活性化区域的一端之间的区域形成耗尽化区域的工序。
6.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：所述非活性化区域的一端和所述第二半导体层的一端分离开0.1μm以上。
7.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：所述第一半导体层由InGaP层构成。
8.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：通过使用SiCl4气体、SF6气体以及N2气体的混合气体的干式蚀刻，来实施所述第二半导体层的图形化的工序。
9.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：通过使用Ar气体和Cl2气体的混合气体的干式蚀刻，来实施所述第二半导体层的图形化的工序。
10.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：通过干式蚀刻，来实施进行所述侧面蚀刻的工序。
11.如权利要求10所述的异质结双极型晶体管的制造方法，其特征是：在所述干式蚀刻中，使用含有SiCl4气体和SF6气体的混合气体。
12.如权利要求5所述的异质结双极型晶体管的制造方法，其特征是：通过湿式蚀刻，来实施进行所述侧面蚀刻的工序。
13.如权利要求12所述的异质结双极型晶体管的制造方法，其特征是：在所述湿式蚀刻中，使用含有磷酸、双氧水和水的蚀刻液。
14.如权利要求12所述的异质结双极型晶体管的制造方法，其特征是：在所述湿式蚀刻中，使用含有柠檬酸铵、双氧水和水的蚀刻液。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004066688 | 2004-03-10 | ||
| JP2004066688A JP2005259835A (ja) | 2004-03-10 | 2004-03-10 | 半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1667835A true CN1667835A (zh) | 2005-09-14 |
Family
ID=34918351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100065539A Pending CN1667835A (zh) | 2004-03-10 | 2005-02-23 | 半导体元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7176098B2 (zh) |
| JP (1) | JP2005259835A (zh) |
| CN (1) | CN1667835A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400163A (zh) * | 2018-04-19 | 2018-08-14 | 苏州闻颂智能科技有限公司 | 一种自对准异质结双极型晶体管及其制造方法 |
| CN116314304A (zh) * | 2023-05-23 | 2023-06-23 | 常州承芯半导体有限公司 | 异质结双极型晶体管及异质结双极型晶体管的形成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007076576A1 (en) * | 2005-12-30 | 2007-07-12 | Epitactix Pty Ltd | Method and structure for a high performance semiconductor device |
| US8232156B2 (en) | 2010-11-04 | 2012-07-31 | International Business Machines Corporation | Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance |
| CN108198750A (zh) * | 2017-11-28 | 2018-06-22 | 厦门市三安集成电路有限公司 | 一种砷化镓晶圆的光刻工艺 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2940306B2 (ja) * | 1992-06-24 | 1999-08-25 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
| FR2697945B1 (fr) * | 1992-11-06 | 1995-01-06 | Thomson Csf | Procédé de gravure d'une hétérostructure de matériaux du groupe III-V. |
| JPH06232148A (ja) | 1993-02-02 | 1994-08-19 | Fujitsu Ltd | 積層型半導体装置の製造方法 |
| JP3502651B2 (ja) * | 1993-02-08 | 2004-03-02 | トリクイント セミコンダクター テキサス、エルピー | 電極形成法 |
| FR2803102B1 (fr) * | 1999-12-23 | 2002-03-22 | Thomson Csf | Transistor bipolaire a heterojonction a collecteur en haut et procede de realisation |
| US6841795B2 (en) * | 2002-10-25 | 2005-01-11 | The University Of Connecticut | Semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation |
| US6998320B2 (en) * | 2003-04-23 | 2006-02-14 | Triquint Semiconductor, Inc. | Passivation layer for group III-V semiconductor devices |
| US6806129B1 (en) * | 2003-05-09 | 2004-10-19 | Agilent Technologies, Inc. | Self-aligned process using indium gallium arsenide etching to form reentry feature in heterojunction bipolar transistors |
-
2004
- 2004-03-10 JP JP2004066688A patent/JP2005259835A/ja not_active Withdrawn
-
2005
- 2005-02-23 US US11/062,851 patent/US7176098B2/en not_active Expired - Fee Related
- 2005-02-23 CN CNA2005100065539A patent/CN1667835A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400163A (zh) * | 2018-04-19 | 2018-08-14 | 苏州闻颂智能科技有限公司 | 一种自对准异质结双极型晶体管及其制造方法 |
| CN116314304A (zh) * | 2023-05-23 | 2023-06-23 | 常州承芯半导体有限公司 | 异质结双极型晶体管及异质结双极型晶体管的形成方法 |
| CN116314304B (zh) * | 2023-05-23 | 2024-03-12 | 常州承芯半导体有限公司 | 异质结双极型晶体管及异质结双极型晶体管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005259835A (ja) | 2005-09-22 |
| US20050199911A1 (en) | 2005-09-15 |
| US7176098B2 (en) | 2007-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683487A (en) | Heterojunction bipolar transistor | |
| JP2771423B2 (ja) | バイポーラトランジスタ | |
| CN1674274A (zh) | 半导体器件及制造此器件的方法 | |
| KR950011018B1 (ko) | 헤테로접합형 바이폴라트랜지스터의 제조방법 | |
| CN1667836A (zh) | 异质结双极型晶体管及其制造方法 | |
| CN1667835A (zh) | 半导体元件及其制造方法 | |
| CN1885555A (zh) | 异质结双极晶体管及制造方法 | |
| US6147371A (en) | Bipolar transistor and manufacturing method for same | |
| KR930007190B1 (ko) | 화합물 반도체 장치 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| JP2001035857A (ja) | 化合物ヘテロバイポーラトランジスタおよびその製造方法 | |
| CN1722461A (zh) | 半导体装置 | |
| JP2623655B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2000216168A (ja) | バイポ―ラトランジスタとその製造方法 | |
| JP2976664B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2522378B2 (ja) | バイポ―ラトランジスタ及びその製造方法 | |
| JP2526627B2 (ja) | バイポ―ラトランジスタ | |
| KR950001149B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조방법 | |
| JP2518347B2 (ja) | バイポ―ラトランジスタの製造方法 | |
| JPH0611059B2 (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| KR100257161B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조 방법 | |
| KR950001148B1 (ko) | 이종접합 바이폴라 트랜지스터 및 그의 제조방법 | |
| JP2504767B2 (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JP2004153187A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JPS63107066A (ja) | ヘテロ接合型バイポ−ラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |