CN1639800A - 非易失存储器测试结构和方法 - Google Patents

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Abstract

本发明涉及非易失存储器测试结构，包括以行和列设置的多个存储单元，每个存储单元至少包括存储晶体管并且具有源极端、栅极端和漏极端，为了提供用于在监视每个晶片上的非易失存储器元件过程中，快速进行可靠性评估的快速和有效的测试结构，根据本发明提出：－并联连接所述存储单元组，－将组中的存储单元的源极端连接到一起并且连接到源极线，－将组中的存储单元的漏极端连接到一起并且连接到漏极线，－将组中的存储单元的栅极端连接到一起并且连接到栅极线，和－所述栅极线具有两个连接，以便对所述栅极线施加电流，用于将其用作加热装置。

Description

非易失存储器测试结构和方法
本发明涉及非易失存储器测试结构，包括以行和列设置的多个存储单元，每个存储单元至少包括存储晶体管并且具有源极端、栅极端和漏极端。此外，本发明涉及用于测试这种测试结构的相应的非易失存储器测试方法并且涉及包括这种测试结构的半导体晶片。
非易失EEPROM和闪存EEPROM器件中的主要问题在于，难以测量存储单元的阈值电压分布。具体地说，作为质量检查，用于精确地测量阈值电压分布的可靠方法是非常有用的，并且变得非常重要。可以使用不同技术例如恒定电流应力或者线性斜升电压应力、指数斜升电流应力等，通过非常简单的结构例如电容器，来测量隧道氧化物的可靠性。具体地说，需要控制可靠性参数如写入/擦除持久性、数据保持和应力引发的泄漏电流(SILC)。然而，仍然缺乏评估这些可靠性特性的有效的测试结构和测试方法。
在US 6,128,219中公开了如上所述的测试结构，这种测试结构由并联连接的存储单元阵列构成，并且每个都包括串联连接的存储晶体管和选择晶体管。所有存储单元的选择晶体管的栅极端都偏置到接近选择晶体管的阈值电压的值。因此，在每个存储单元中，通过控制栅极电压处于存储晶体管的阈值电压以下的存储晶体管、并且通过处于较高电压的选择晶体管限制漏极电流。对于高的控制栅极电压来说，漏极电流被钳位到恒定的最大值。由于选择晶体管的钳位效果作用于每个存储单元，因此测试结构的总的最大电流可以保持在由于对于测试结构输出的串联阻抗而由整个阵列产生的电流限制的值之下。因此，还是可以评估阈值分布的右侧，并且可以检测引起存储晶体管的浮栅中电子注入的有缺陷单元的存在。这种单元阵列应力测试(CAST)结构对于成品率和可靠性测量来说是有用的。但是，需要更有效的测试结构。
因此，本发明的目的是提供一种比已知测试结构和方法更有效的、能够实现快速的可靠性和成品率评估的非易失存储器测试结构和相应的测试方法。
根据本发明，通过如权利要求1所述的非易失存储器测试结构实现该目的，其中：
-并联连接所述存储单元组，
-将组中的存储单元的源极端连接到一起并且连接到源极线，
-将组中的存储单元的漏极端连接到一起并且连接到漏极线，
-将组中的存储单元的栅极端连接到一起并且连接到栅极线，和
-所述栅极线具有两个连接，以便将电流施加给所述栅极线，将其用作加热装置。
本发明以通过高温下的测量能够加速非易失存储器测试结构的可靠性评估的理念为基础。通过使用作为自加热器的集成加热器，可以在晶片上非常局部快速地实现高温。由此，根据本发明，与存储单元的栅极端连接的栅极线配置有两个连接，其允许给所述栅极线施加电流，以致可以将其用作用于局部自加热的加热装置。通过强迫电流通过控制栅，该测试结构变为自加热的结构，使其能够在升高的温度下给测试结构施加应力。
所提出的方案与已知方案相比具有许多优点。该方案简单，容易理解和实施，并且非常有效地反应出持久性和SILC性能。可以将该测试结构放置在设置在每个晶片上的工艺控制模块(PCM)中，以控制晶片质量，并且因此是独立于产品的。利用相应的测试程序，还可以容易地将该测试结构接口给其它的工艺和/或半导体工厂，而无需额外的投入。每个晶片和每批(lot)都可以覆盖有这种测试结构。测量时间显著缩短。目前在晶片处理完成之后的阶段进行该测试，其提供非常快的反馈时间。可以在金属一级(metal one level)测试该结构，以反应前端工艺质量，进一步缩短反馈时间。
在从属权利要求中限定了本发明的优选实施例。为了说明自加热期间的栅极电压，可以将栅极端分为第一和第二组，具体地说分为如权利要求2所限定的奇数和偶数栅极端，这些组与第一(奇数)和第二(偶数)栅极线连接。优选将这些组中之一用作加热装置，同时另一组可以用来通过Fowler-Nordheim(FN)隧穿施加栅极应力或者持久性循环。
本发明可以应用于各种非易失存储器测试结构。优选，在包括1-晶体管闪存EEPROM阵列的测试结构中、或者2-晶体管单元阵列测试结构中实施本发明，在1-晶体管闪存EEPROM阵列中，每个存储单元包括单个的存储晶体管，在2-晶体管单元阵列测试结构中，每个存储单元包括如权利要求3所限定的串联连接的存储晶体管和选择晶体管。在上述US6,128,219中描述了1-晶体管和2-晶体管单元阵列测试结构的常规布局，这里引入其说明作为参考。在根据本发明的1-晶体管单元阵列测试结构中，仅一条栅极线具有两个连接，用于利用所述栅极线作为加热装置，在如权利要求3所限定的2-晶体管单元阵列测试结构中，提供了与存储单元的控制栅极端连接的控制栅极线和与选择晶体管的存取栅极端连接的存取栅极线，并且它们中的任一个或者两者都配置有两个连接，以便施加电流，从而允许将其用作加热装置或者采用所述的自加热效果。优选，将所述控制栅极线用作加热装置。此外，可以提供分别连接到第一和第二数目的控制栅极端的第一和第二控制栅极线，例如如权利要求4所限定的奇数或者偶数数目的控制栅极端。然而，应注意本发明和该优选实施例还可以应用于其它的测试结构，例如具有3-晶体管单元阵列、尤其具有2个存取栅极和1个浮栅极或者具有2个浮栅极和1个存取栅极的测试结构，如Imamiya等人在2000年2月13-16日在IEEE Non-VolatileSemiconductor Memory Workshop 2000第78-80页所描述的。
由于漏极线由金属制成，因此可以通过漏极线阻抗变化监视自加热阵列的温度，即将该漏极线用作温度测量装置，如权利要求5所限定的。第一数目的漏极端与第一漏极线和第二数目的漏极端与第二漏极线的分开连接允许将来自结泄漏的阻抗变化分开。在本发明的可选择实施例中，使用分开的金属线、而无需漏极接触来测量温度。
根据本发明的进一步的实施例，提供从所述漏极线或者所述分开的金属线到所述栅极线、尤其到用于给所述栅极线提供电流的电源装置的反馈回路。所述反馈回路允许在应力期间保持预设温度恒定。所述反馈回路允许通过调节施加给栅极线的电压或者电流，在加热期间通过漏极线(即，温度计)控制栅极线(即，加热装置)。
本发明还涉及包括多个非易失存储器和如权利要求1所述的非易失存储器测试结构的半导体晶片。
此外，本发明涉及如权利要求1所述的用于对测试结构进行测试的非易失存储器测试方法，包括步骤：
-并联连接所述存储单元组，
-将组中的存储单元的源极端连接到一起并且连接到源极线，
-将组中的存储单元的漏极端连接到一起并且连接到漏极线，
-将组中的存储单元的栅极端连接到一起并且连接到栅极线，
-使用所述栅极线作为加热装置，给具有两个连接的栅极线施加电流，和
-测量所述存储单元的电行为。
在根据本发明的测试方法中，可以进行持久性测试、栅极应力、漏极应力和/或连续读取应力，尤其在升高的温度下。可以在应力之前和之后或者在应力间隔之间，通过测量单元阈值电压评估该存储单元的持久性。
该测试方法的优选实施例限定在从属权利要求12和13中，尤其用于在升高的温度下测量持久性应力或者进行保持测量。
下面将参考附图更详细地阐述本发明，其中
图1示出了根据本发明的测试结构的第一实施例的电路图，
图2示出了根据本发明的测试结构的第二实施例的电路图，
图3示出了根据本发明的测试结构的第三实施例的电路图，
图4示出了根据本发明的测试结构的第四实施例的电路图，
图5示出了根据本发明的测试结构的第五实施例的电路图，
图6示出了根据本发明的测试方法的流程图。
图1示出了在划片分离之前，在容纳多个存储器件的半导体材料晶片中形成的测试结构1(其中仅示出了测试结构1)。该测试结构1由存储单元2的阵列形成，每个存储单元都包括存储晶体管3。该存储单元2的存储晶体管3具有连接到一起并且与源极线8连接的源极端5、连接到一起并且与控制栅极线9连接的控制栅极端6、以及连接到一起并且与漏极线10(经常称为位线)连接的漏极端7。源极线8连接到源极焊盘，在此可以施加电源电位Vs，漏极线10与漏极焊盘连接，在此可以施加漏极电位Vd。相反，控制栅极线9具有到第一和第二控制栅焊盘的两个连接，通过将高控制栅电位Vcgh施加给第一控制栅焊盘、将低控制栅电位Vcgl施加给第二控制栅焊盘来对其施加控制栅电压。这样，可以强迫电流流过控制栅极线9，从而加热所述控制栅极线9，并且在测试结构1中提供希望的自加热效果。
同时制造图1所示的测试结构1，并且使用容纳在相同晶片中的存储器件(未示出)的相同技术，测试该测试结构1以类似于上述US6,128,219确定存储器件的电特性。
一般希望存储在如图1所示闪存单元上的电荷在正常工作条件下保留至少10年的时期。可以使电荷退化的机制包括热发射、带带遂穿(band to band tunnelling)、附着于充电浮栅的移动离子等等。高温和/或高压可以加速大部分机制。最普通的电荷保持寿命测试是给单元上的浮栅充电，测量该单元阈值电压，然后在高温烘焙该晶片一定的时间。在该应力之后，再次测量该单元阈值电压。可以将退化单元阈值电压转换为平均泄漏电流，基于该测量得到寿命预测。
用于简单的晶片烘焙的仪器并不重要，但是该测试需要晶片被探测、被烘焙然后再被探测。此外，在烘箱中在单元上强加电压几乎是不可能的。因此根据本发明，将控制栅极线9用于自加热，并且仅仅是测试结构而不是整个晶片。通常控制栅极线是多晶硅层，通过施加电流，其允许使用所述控制栅极线作为电阻性加热元件。这样允许以许多方式进行测试结构的测试，既可以通过温度也可以通过电场来加速这些测试。这些测试基于加热该测试结构、执行电应力和测量参数变化的原理，该测试可以包括在升高温度下的持久性测试、栅极应力、漏极应力、连续读应力或者这些测试的组合。实际上，在制造模式中将使用测试的小子集，而在工程模式中将使用其它模式。下面将描述这些测试的细节。可以在每一个晶片上实施这些测试结构，尤其是在作为大部分独立于产品的电测试结构族的工艺控制模块内，其放置在每一个晶片上以控制晶片质量。还可以将测试结构放置在晶片上的产品之间，因此称为划线，而在某些情况下，将它们放置在晶片上几个预定的位置上。
图2示出了测试结构1的可选择实施例。为了说明在自加热期间的控制栅极电压影响，将控制栅极6分组为奇数和偶数栅极。奇数栅极，即单元阵列中奇数行的存储单元3的栅极6，与第一(奇数)控制栅极线91连接，而偶数栅极，即单元阵列中偶数行的存储单元的栅极，与第二(偶数)控制栅极线92连接。通过施加高和低控制栅电位Vcgho、Vcglo可以将这些栅极线91、92之一，例如奇数控制栅极线91用作加热元件，而可以使用其它控制栅极线，例如偶数控制栅极线92来通过施加高和低控制栅电位Vcghe、Vcgle，由FN隧穿施加栅极应力或者持久性循环。图2所示测试结构的所有其它线和元件都与图1所示测试结构一致。
图3示出了根据本发明的测试结构的进一步的实施例。该实施例基于图2所示的实施例。为了监视自加热阵列的温度，可以测量漏极线(图2中的10)中的阻抗变化。所述第一组漏极线即奇数漏极线101和第二组漏极线即偶数漏极线102的分开连接可以将阻抗变化与结泄漏分开。因此可以在所述第一和第二漏极线101、102的焊盘处测量电压Vdho-Vdlo和Vdhe-Vdle。为了使所述测量能够确定所述漏极线101、102内的阻抗变化，它们由金属制成。因此这些漏极线101、102起到“温度计”的作用。
图4示出了根据本发明的测试结构1的更进一步的实施例。与图3所示的实施例相比，所述测试结构包括2-晶体管闪存单元阵列，其中每个存储单元2’包括如上所述串连连接的晶体管3和选择晶体管4。存储晶体管3的源极端5与选择晶体管12的漏极端5连接。选择晶体管4的源极端11与源极线8连接。存储晶体管3的控制栅6与如上所述的奇数或者偶数控制栅极线91或者92连接的同时，选择晶体管4的存取栅极12连接到一起，并且与可以施加存取栅极电位Vag的存取栅极线13连接。应注意，与控制栅极线类似，也可以将存取栅极线13分为奇数和偶数存取栅极线，奇数或者偶数行的选择晶体管4的存取栅极与其连接。应注意可以以其它方式限定漏极线和源极线，那么在这种情况下选择晶体管位于控制栅极和漏极之间。
图5示出了与图1所示实施例类似的测试结构的优选实施例。这里使用分开的金属线14作为温度测量装置，用于在加热期间对测试结构的温度进行测量。
图6示出了测试方法的步骤，下面将参考图6说明如图4所示、但是具有奇数和偶数存取栅极线的测试结构实施例的具体测试方法。在第一步骤S1中，漏极电流Ids-Vcg曲线，即在存储晶体管3和选择晶体4之间的连接线中从选择晶体管4的漏极端向存储晶体管3的源极端流动的电流，被测量作为分别对于奇数和偶数控制栅极和漏极线的控制栅电压的函数。对于该测量来说典型的条件为：Vdho＝0.1V，Vcgho扫描，Vago(奇数存取栅极线)＝3.3V(或者其它电压以开启该晶体管)，Vage(偶数存取栅极线)＝0V(关闭)，Vs＝0V，Vdhe＝0V(或者浮动无电流)，Vcghe＝0V，子闪存阱＝0V。由于该结构是对称的，因此可以交换奇数和偶数栅极线的电压以测量其它部分。
在第二步骤S2中，根据FN方法给整个单元阵列编程，即将正脉冲例如15V、1ms的脉冲施加给所有的控制栅极线，同时所有其它线接地。然而，电压和持续时间可以改变。
在第三步骤S3中，如步骤S1所描述的那样再次测量漏极电流Ids。
在第四步骤S4中，通过施加Vcgho＝10V和Vcglo＝0V的电压加热奇数控制线。对于偶数控制栅，执行多次阵列/编程，例如通过在5μm内施加Vcghe＝+17V和Vcgle＝-17V电压100.000次。加热电压可以根据阻抗从1V到20V变化。FN编程/擦除电压可以从12V到20V变化。编程和擦除时间可以从1μs到500ms变化。可以施加擦除/编程1到2百万次。
在第五步骤S5中，如在步骤S1中那样再次测量漏极电流Ids。此后，在步骤S6中，如在步骤S2中那样加热奇数控制栅。此外，通过在高或者低电压端给偶数控制栅极线施加-8V电压10s，来给偶数控制栅施加应力。栅极应力电压可以从-5V至-15V变化，应力时间可以从1s到2.000s变化。
在步骤S7中，如在步骤S1中那样再次测量漏源，在步骤S8中，如在步骤S2中那样对整个阵列编程。此后，如在步骤S9再次重复步骤S1。
在步骤S10中，通过施加Vcghe＝10V和Vcgle＝0V电压加热偶数控制线。通过施加10s的-8V电压对奇数控制栅极线执行栅极应力。根据阻抗，加热电压可以从1V到20V变化。栅极应力电压可以从-5V到-15V变化，应力时间可以从1s到2.000s变化。
在步骤S11中，根据如在步骤S2中所描述的FN方法对整个阵列编程，在步骤S12中，如步骤S1那样再次测量漏极电流。
在步骤S13中，如在步骤S9中那样加热偶数控制栅极线。此外，通过施加10s的+6V电压执行漏极应力，同时将奇数控制栅极接地或者偏置到负电压。漏极应力电压可以从+3V到+10V变化，应力时间可以从1s到2.000s变化。应注意，还可以给奇数和偶数漏极线施加不同的电压。
在步骤S14中，如在步骤S1那样再次测量漏极电流，在步骤S15中，如在步骤S2那样对整个阵列编程。在步骤S16中，如在步骤S1那样再次测量漏极电流。
在步骤S17中，如在步骤S6那样加热奇数控制栅极线，如在步骤S13中那样执行漏极应力。最后，在步骤S18中，测量漏极电流。
在各个应力步骤期间，应将存取栅极接地，源极应是浮动的。简要的测试也应是如图6所描述和所示方法的子集。对于在具有奇数-偶数连接的NOR阵列中，在漏极侧具有选择栅极的2-晶体管闪存单元的单元阵列来说，全面测试流程看起来是类似的，但是存取栅极应是开启的，而且在漏极应力期间，在应力期间源极应是浮动的。该测量与如上所述的测量类似。这些应力和测量步骤的反复循环，例如从任何的S偶数应力点返回到S1、或者其它的S奇数可以结合到该测试流程中。
对于具有1个晶体管闪存单元的单元阵列来说，应将负电压用于加热，例如Vcgho＝-10V，Vcglo＝0V，反之亦然。对于在AND(或者虚拟接地)结构中具有1T个闪存单元的单元阵列来说，需要据此调整应力条件中的测量条件。由于图2至4所示单元阵列结构的对称性，也可以将奇数和偶数栅极线解释为偶数和奇数栅极线。可以通过使用奇数控制栅极线作为加热器、和通过对偶数单元施加编程/擦除持久性应力，可以在升高的温度下进行持久性测试。可以在应力之前和之后或者在应力间隔之间，通过Vt(阈值电压)测量来评估偶数单元的持久性。此外，可以通过将阵列矩阵预先设置到高Vt状态，使用奇数控制栅极线作为加热器、和通过对偶数单元施加负的栅极应力，可以在升高的温度下进行保持测量。可以在应力之前和之后或者在应力间隔之间，测量和比较偶数单元的Id(漏源)与Vcg(控制栅电压)特征的关系。若不是大量的擦除/编程循环之后的结构，可以如保持测量那样类似地进行由应力引发泄漏电流(SILC)的保持测量。
由此本发明提出了用于非易失存储器技术的快速可靠性评估和监视的非易失存储器PCM测试结构。该结构结合了非易失存储器并行阵列和集成的加热器。它适合划线族，因此非常适用于在每个产品晶片上进行可靠性监视。

Claims (13)

1.一种非易失存储器测试结构，包括以行和列设置的多个存储单元，每个存储单元至少包括存储晶体管并且具有源极端、栅极端和漏极端，其中：
-并联连接所述存储单元组，
-将组中的存储单元的源极端连接到一起并且连接到源极线，
-将组中的存储单元的漏极端连接到一起并且连接到漏极线，
-将组中的存储单元的栅极端连接到一起并且连接到栅极线，和
-所述栅极线具有两个连接，以便对所述栅极线施加电流，用于将其用作加热装置。
2.根据权利要求1的非易失存储器测试结构，其中
-将组中存储单元的第一数目的所述栅极端、特别是每个奇数编号的栅极端连接到一起，并且连接到第一栅极线，和
-将组中存储单元的第二数目的所述栅极端、特别是每个偶数编号的栅极端连接到一起，并且连接到第二栅极线。
3.根据权利要求1的非易失存储器测试结构，其中每个存储单元包括串连连接的存储晶体管和选择晶体管，
-所述栅极端包括控制栅极端和存取栅极端，
-将组中存储单元的所述控制栅极端连接到一起，并且连接到控制栅极线，
-将组中存储单元的所述存取栅极端连接到一起，并且连接到存取栅极线，和
-所述控制栅极线和/或所述存取栅极线具有两个连接，以便对所述控制栅极线和/或所述存取栅极线施加电流，用于将其用作加热装置。
4.根据权利要求3的非易失存储器测试结构，其中
-将组中存储单元的第一数目的所述控制栅极端、特别是每个奇数编号的控制栅极端连接到一起，并且连接到第一控制栅极线，和
-将组中存储单元的第二数目的所述控制栅极端、特别是每个偶数编号的控制栅极端连接到一起，并且连接到第二控制栅极线。
5.根据权利要求1的非易失存储器测试结构，其中所述漏极线具有两个连接，以便测量所述漏极线上的电压，用于将其作为温度测量装置。
6.根据权利要求5的非易失存储器测试结构，其中
-将组中存储单元的第一数目的所述漏极端、特别是每个奇数编号的漏极端连接到一起，并且连接到第一漏极线，和
-将组中存储单元的第二数目的所述漏极端、特别是每个偶数编号的漏极端连接到一起，并且连接到第二漏极线。
7.根据权利要求1的非易失存储器测试结构，进一步包括分开的金属线，该金属线具有两个连接以便测量所述金属线上的电压，用于将其作为温度测量装置。
8.根据权利要求5或者7的非易失存储器测试结构，进一步包括分别从所述漏极线或者所述分开的金属线到所述栅极线、特别是到用于对所述栅极线施加电流的电源装置的反馈回路。
9.一种包括多个非易失存储器和根据权利要求1的非易失存储器测试结构的半导体晶片。
10.一种非易失存储器测试方法，用于测试如权利要求1所要求的测试结构，所述测试结构包括以行和列设置的多个存储单元，每个存储单元至少包括存储晶体管并且具有源极端、栅极端和漏极端，所述方法包括步骤：
-并联连接所述存储单元组，
-将组中的存储单元的源极端连接到一起并且连接到源极线，
-将组中的存储单元的漏极端连接到一起并且连接到漏极线，
-将组中的存储单元的栅极端连接到一起并且连接到栅极线，
-对具有两个连接的所述栅极线施加电流，使用所述栅极线作为加热装置，和
-测量所述存储单元的电行为。
11.如权利要求10所要求的方法，其中进行持久性测试、栅极应力、漏极应力和/或连续读取应力，特别是在升高的温度下进行。
12.如权利要求10所要求的方法，用于测试如权利要求2所要求的测试结构，进一步包括步骤：
-对所述数目的栅极端之一施加电流，用于加热相应的存储单元，
-对所述数目的栅极端的另外一个施加编程或者擦除持久性应力，和
-在所述施加之前和/或之后，在与向其施加持久性应力的栅极端相关的存储单元处测量持久性应力。
13.如权利要求10所要求的方法，用于测试如权利要求2所要求的测试结构，进一步包括步骤：
-对所述数目的栅极端之一施加电流，用于加热相应的存储单元，
-对所述数目的栅极端的另外一个施加负的应力，和
-在所述施加之前和/或之后，在与向其施加持久性应力的栅极端相关的存储单元的漏极端处测量电流。
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