CN1627442A - 半导体器件 - Google Patents

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Abstract

本发明的一个目的是提供一种半导体器件，在该半导体器件中，即使地址选择被延迟了，但通过避免误动作仍可以准确地进行数据的读写。本发明的半导体器件具有三个部分：数据保持单元、预充电单元和延迟单元。数据保持单元包括多个存储器单元。预充电单元包括预充电电位线、预充电信号线和多个开关。延迟单元包括多个晶体管。此外，它还具有一个或两个地址选择单元，其中还包括列解码器和行解码器以及具有多个象素的显示单元，以及上述三个部分。

Description

半导体器件
发明背景
1.发明领域
本发明涉及一种具有半导体元件的半导体器件，尤其是，本发明涉及一种可能通过无线通讯进行数据通讯的半导体器件(下文中称之为“ID标签”)。
2.相关技术背景
近年来，具有半导体元件的半导体器件已经广泛地应用于诸如IC卡和诸如计算机、移动终端等等的电子设备的各个领域，以改进使之具有高的容量。半导体器件具有存储器单元阵列，该阵列可以包括多个存储器单元，且每个存储单元都在一个区域中包括一个存储器元件，在该区域中，位线和字线可通过一个绝缘体相互交叉，以及还包括一个预充电电路，用于在字线没有选择的状态中，将位线的电位设置为任意的电位。
随着半导体器件容量的不断增加，由于写入线变得更长引起的电阻或者采用大规模的解码器的复杂性，会造成地址选择中的延迟。于是，在进行位线的预充电操作时就产生了字线的选择状态。因此，会因为所引起的故障，使得在存储器中的数据被重新写入或者被破坏。换言之，数据的读和写不能被准确地执行。
发明的基本内容
针对上述常见的问题，本发明的一个目的是提供一种半导体器件，一种ID标签器件，在该器件中，通过防止故障，可以正确地进行数据的读写，即使出现地址选择的延迟。
本发明提供了一种半导体器件，一种ID标签器件，该器件可以具有下列结构，以解决以上所讨论的常见技术中的问题。
根据本发明的半导体器件的一个特征是包括数据保持单元、预充电单元和延迟单元的三个部分。数据保持单元包括多个存储器单元。预充电单元包括预充电电位线、预充电信号线和多个开关。延迟单元包括多个晶体管。此外，除了以上三部分之外，另一性能是它还具有一个或两个地址选择单元，该地址选择单元具有一个列解码器和一个行解码器；以及还包括一个显示单元，它具有多个象素。
在数据保持单元中的多个存储器单元中的每个单元都在一个区域中的包括一个存储器元件，在该区域中，位线和字线通过一个绝缘体相互交叉。存储器元件可以是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个和多个元件。
在预充电单元中的预充电电位线是用于发送预充电电位的一根连线，以及预充电信号线是用于发送预充电信号的一根连线。此外，多个开关中的每个开关可设置在预充电电位线和位线之间。多个开关中的每个开关是具有开关功能的元件，并且在许多情况下是一个晶体管或者是一个模拟开关。此外，多个开关的输入端连接着预充电信号线。值得注意的是，当多个开关中的每一个是一个晶体管时，多个开关的输入端对应于该晶体管的栅极电极。另外，当多个开关中的每个是一个模拟开关时，多个开关的输入端对应于构成模拟开关的N型晶体管的栅极电极和P型晶体管的栅极电极。
延迟单元的输入端连接着CK线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。另外，延迟单元的输出端连接着预充电信号线。此外，延迟单元包括多个晶体管，并且多个晶体管构成了多个逻辑电路。于是，延迟单元的输入端对应于构成电路中的末端部分的逻辑电路的输入端。
本发明的ID标签器件具有一个存储器单元，该存储器单元包括数据保持单元、预充电单元和延迟单元三个部分。此外，本发明的ID标签器件具有一个存储器单元，该存储器单元包括数据保持单元、预充电单元、延迟单元和地址选择单元四个部分；控制单元、功率发生单元；以及发送和接受单元。
根据本发明可以提供了一种半导体器件，它能够防止故障且正确地进行数据的读写并具有数据保持单元、预充电单元和延迟单元。此外，根据本发明还可提供了一种半导体器件，它能够实现高功能和高附加值并具有显示单元以及数据保持单元、预充电单元和延迟单元。
附图简要说明
图1是说明根据本发明的实施例模式1的方框图。
图2A和2B是说明根据本发明的实施例模式1的方框图。
图3A和3B是说明根据本发明的实施例模式1的方框图。
图4A和4B是说明根据本发明的实施例模式2的方框图。
图5是说明根据本发明的实施例模式2的方框图。
图6A到6F是说明根据本发明的实施例模式3的方框图。
图7A和7B是说明根据本发明的实施例模式3的方框图。
图8是说明根据本发明的实施例1的方框图。
图9A至9F是说明根据本发明的实施例2的方框图。
发明详细描述
下文，将参考附图详细讨论本发明的实施例模式。然而，本发明不应该限制于下列描述，并且本领域中的熟练技术人士容易理解到本发明的模式和细节可以在不脱离本发明的目的和范围的条件下进行多种变化。因此，本发明可以在不受实施例模式描述限制的条件下构成。值得注意的是，在以下解释本发明结构中，在不同的附图中，标记相同事物的标号是相同的。
(实施例模式1)
本发明的半导体器件包括三个基本部分：数据保持单元11(下文中称之为存储器单元阵列11)、预充电单元12和延迟单元13(参考图1)。本发明的半导体器件对应于一个具有存储数据功能的存储器单元，并且该存储器单元包括三个基本部分：数据保持单元11、预充电单元12和延迟单元13。
存储器单元阵列11包括多个以短阵方式设置的存储器单元14(参考图1)。此外，存储器单元阵列11包括从第一列至第n列的位线，B1至Bn(n是自然数)，和从第一行至第m行的字线，W1至Wm(m是自然数)。存储器单元14的每一个在一个区域内包括一个存储元件，在该区域中，位线Bx(1≤x≤n)和字线Wy(1≤y≤m)通过一个绝缘体相互交叉。
存储元件是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个或多个元件。当本发明的半导体器件是一个DRAM(随机存取存储器)时，可以使用一个晶体管和一个电容器来作为一个存储器元件来使用。当本发明的半导体器件是一个SRAM(静态随机存储器)时，可以使用六个晶体管；五个晶体管；四个晶体管和两个电阻器元件；或者四个晶体管和四个电阻器元件来作为一个存储器元件来使用。值得注意的是，当使用六个晶体管，或者四个晶体管和两个电阻器元件作为一个存储器元件来使用时，在各列中设置了两个位线(一个是位线，另一个是位禁止线)。另外，根据存储器元件的结构，也可以使用FRAM(铁电随机存取存储器)、掩模ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(电可编程只读存储器)、EEPROM(电可擦写只读存储器)、闪存存储器，等等。
预充电单元12(也称之为预充电电路)包括一个预充电电位线15，预充电信号线16和多个开关SW1至SWm(m是自然数)(参考图1)。多个开关SWx(1≤x m)是设置在预充电电位线15和位线Bx之间。此外，多个开关SWx是一个具有开关功能的元件，例如，它是一个晶体管或者一个模拟开关。另外，多个开关SWx的输入端连接着预充电信号线16。换句话说，开关SWx的导通或不导通可以由预充电信号线16发送的预充电信号来控制。
在这一实施例模式中，显示了模拟开关作为开关SWx的模式(参考图2A)。模拟开关的输入端对应于构成模拟开关的N型晶体管的栅极电极和P型晶体管的栅极电极。换句话说，两种晶体管的栅极电极电连接着预充电信号线16。特别是，构成模拟开关的P型晶体管的栅极电极可直接连接着预充电信号线16，而N型晶体管的栅极电极可连接着反相器19的输出端。反相器19的输入端连接着预充电信号线。
延迟单元13(也称之为延迟电路)具有多个晶体管(参考图1和图2)。特别是，延迟单元13包括由多个晶体管所构成的多个逻辑电路，以及多个晶体管构成至少一个反相器。更具体的说，延迟单元13包括多个选自AND电路、NAND电路、OR电路、NOR电路、EOR电路、ENOR电路、TriBUF(三态缓存器)电路和TriINV(三态反相器)电路和多个反相器的逻辑电路，或者它包括多个相互串连连接的反相器。
于是，图2A显示了延迟单元13具有逻辑电路和反相器的情况，图2B显示了延迟单元13只具有反相器的情况。
在先前图2A所示的模式，延迟单元13的输入端对应于逻辑21的输入端，延迟单元13的输出端对应于反相器27的输出端。值得注意的是，图2A所示的解码器包括一个反相器20、逻辑电路21至23、反相器24和25、一个逻辑电路26、反相器27和一个写入器28。然而，各种结构都可以适用于解码器的结构，但并不限制于上述的描述。
值得注意的是，在随后图2B所示的模式中，延迟单元13包括一个反相器组30和一个逻辑电路31。延迟单元13的输入端对应于逻辑电路31的输入端，而延迟单元13的输出端对应于反相器组30的输出端。
延迟单元13的输入端连接着CK线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。其输出端连接着预充电信号线16。输入端的连接取决于预充电操作和CK的定时关系，以及CEB信号是否需要。更具体的说，当预充电操作是与CK同步进行时，则延迟单元13的输入端连接着CK线和WEB线；或者CK线，WEB线和CEB线。另一方面，当预充电操作是与CK同步进行时，延迟单元13的输入端连接着REB线和WEB线；或者REB线，WEB线和CEB线。
当仅仅只设置一个芯片或者当读写的操作始终是通过所设置的多个芯片来进行时，CEB信号就不再需要了。
值得注意的是，CK线是用于发送CK(时钟)信号的连线，WEB(写使能)线是用于发送WEB信号的连线，REB(读使能)线是用于发送REB信号的连线，CEB芯片使能)线是用于发送CEB信号的连线。此外，WEB信号是写控制信号，REB信号是读控制信号，以及CEB信号是芯片选择信号。
在具有延迟单元13的本发明，可以延迟预充电信号的输出，它控制着在预充电单元12中所包括的开关SWx的导通或不导通。因此，即使延迟字线Wy从选择状态到非选择状态的切换时，仍可以避免在字线Wy选择时的预充电操作，因为也延迟了预充电信号的输出。于是，在本发明具有上述结构的半导体器件中，可避免故障，以及正确地进行数据的读写。
本发明的一个特征是包括一个地址选择单元以及三个基本部分：数据保持单元11、预充电单元12和延迟单元13(参考图1和图2)。
地址选择单元具有一个列解码器17和一个行解码器18，和选择在多个存储器单元14中的一个存储器元件。列解码器17连接着位线B1至Bm，而行解码器18连接着字线W1至Wn。此外，列解码器17连接着列地址选择线，而行解码器18连接着行地址选择线。值得注意的是，列地址选择线是用于发送列地址选择信号(Ax，1≤x m的连线，而行地址选择线是用于发送行地址选择信号(Ay，1≤y n)的连线。此外，行解码器18连接着在CK线、REB线、WEB线和CEB线中的多个连线。连接着行解码器18的连线取决于预充电操作和CK的定时关系，以及是需要还是不需要CEB信号，正如延迟单元13的输入端的连接。
在该实施例模式中，行地址选择线Ay连接着反相器20的输入端。在CK线、REB线、WEB线和CEB线中选择的多个连线连接着逻辑电路21的输入端。反相器27的一个输出端连接着字线Wy。
在本发明中，除了以上所讨论的数据保持单元11、预充电单元12和延迟单元13构成的三个基本部分，可以包括具有多个象素的显示单元(图1和图2中未显示)。通过采用显示单元可以提供实现高功能和高附加值的半导体器件。
此外，尽管没有说明，但在检测二进制数据时需要使用诸如检测放大器的电路，用于控制无论是读操作还是写操作的读/写电路，或者在本发明中可以适当地包括用于向外输出数据的输出电路。
使用图3A和3B所示的时序图来解释具有上述结构的半导体器件的操作。
图3A解释了与CK同步的预充电操作的情况。这里所解释的模式是，当CK为H电平和WEB为H电平，或者CK为H电平和WEB为L电平时进行预充电操作；当CK为L电平和WEB为H电平进行读操作，或者当CK为L电平和WEB为L电平时进行写操作。
值得注意的是，在图3A和3B所示的时序图中，显示连线电位的虚线波形表示了暂态(可以称之为不确定状态或者浮动状态)。此外，在某些操作中，CEB持续为H电平或者L电平，而不取决于操作的控制，并且这里，CEB始终被设置为L电平。
在T1的周期中，CK为H电平，WEB为H电平，CEB为L电平，以及用于选择第b行的地址(1≤b n，b是自然数)的地址选择信号Ab为H电平。在周期T1中经过延迟周期α之后，预充电信号为L电平，可以从延迟单元13发送至预充电信号线16，并随后预充电信号线16具有与L电平的信号相同的电位。之后，所有通过预充电信号线16输入H电平或L电平的模拟开关SW1至SWm都变成为导通，而所有位线B1至Bm都预充电至预充电电位Vpc。
在周期T2中，CK为L电平，WEB为H电平，CEB为L电平，以及Ab为H电平。在周期T2中经过延迟周期α之后，列解码器17选择第a列的位线Ba(1≤a≤m，a是自然数)。同时，将H电平的信号发送至第b行的字线Wb，并且字线Wb变成为选中状态。随后，通过位线Ba进行从坐标(a，b)上所设置的存储器单元14读取H电平的数据。
在周期T3中，CK为H电平，WEB为L电平，CEB为L电平，以及用于选择第j行的地址(1≤j≤n，j是自然数)的地址选择信号Aj为H电平。在周期T3中经过延迟周期α之后，预充电信号为L电平，可以从延迟单元13发送至预充电信号线16，所有模拟开关SW1至SWm都变成为导通，而所有位线B1至Bm都预充电至预充电电位Vpc。
在周期T4中，CK为L电平，WEB为L电平，CEB为L电平，以及Aj为H电平。在周期T4中经过延迟周期α之后，列解码器17使得第i列的位线Bi(1≤i≤m，i是自然数)为选中状态，以及发送H电平的信号。同时，将H电平的信号发送至第j行的字线Wj，并且字线Wj变成为选中状态。随后，H电平的数据可以写入在该坐标(i，j)上所设置的存储器单元14。
随后，通过使用图3B来解释与CK同步的预充电操作的模式。在这种情况下，当REB为H电平和WEB为H电平时进行预充电操作，当REB为H电平和WEB为电平时进行写操作，以及在REB为L电平和WEB为H电平时进行读操作。此外，CEB始终设置为L电平。
在T1的周期中，REB为H电平，WEB为H电平和Ab为H电平。在周期T1中经过延迟周期α之后，预充电信号为L电平，可以从延迟单元13发送至预充电信号线16，所有模拟开关SW1至SWm都变成为导通，而所有位线B1至Bm都预充电至预充电电位Vpc。
在周期T2中，REB为H电平，WEB为L电平和Ab为H电平。在周期T2中经过延迟周期α之后，位线Ba和字线Wb都变成为选中状态。随后，通过位线Ba将H电平的数据写入坐标(a，b)上所设置的存储器单元14。
在周期T3中，REB为H电平，WEB为H电平和Aj为H电平。在周期T3中经过延迟周期α之后，预充电信号为L电平，发送至预充电信号线16，所有模拟开关SW1至SWm都变成为导通，而所有位线B1至Bm都预充电至预充电电位Vpc。
在周期T4中，REB为L电平，WEB为H电平和Aj为H电平。在周期T4中经过延迟周期α之后，位线Ba和字线Wb都变成为选中状态。随后，可以从坐标(i，j)上所设置的存储器单元14读取位线Bi的H电平的数据。
这样，在各个预充电周期T1和T3，写入周期T2和读取周期T4中，通过以上所讨论的操作分别进行预充电操作、写入操作和读取操作。
在具有上述结构的本发明中，可以延迟预充电信号的输出，它控制着开关SWx的导通或不导通。因此，即使延迟字线Wy从选中状态到非选中状态的切换时，仍可以避免在字线Wy选中时的预充电操作，因为也延迟了预充电信号的输出。于是，在本发明具有上述结构的半导体器件中，可避免误动作，以及准确地进行数据的读写。
(实施例模式2)
使用附图来讨论A屏板，这是一种根据本发明的半导体器件的模式。该屏包括一个象素部分401，它具有多个象素和各自包括在基片406上的多个晶体管的驱动电路402和403(参考图4)。驱动电路402和403可以采用COG(Chip OnGlass＝玻璃上的芯片)等等外部附加在或者安装在基片406上，而不是集成形成在基片406上。于是，显示单元只对应于象素部分401，或者对应于象素部分401和驱动电路402和403。此外，该屏包括一个存储器单元404，它对应于设置在基片406上的VRAM(专用于屏幕显示的存储器)，RAM或者ROM和CPU(中央处理单元)405。此外，该屏包括输入端409，用于提供控制驱动电路402和403的信号，以及设置在基片406上的ROM 404和CPU 405。输入端409可提供连接薄膜408通过诸如视频信号或电位的信号。另外，屏可以包括密封部件(图4A中未显示)，它环绕着象素部分401和驱动电路402和403，并且另一相对基片407利用密封部件与基片406相互层叠在一起。值得注意的是，该相对基片407仅仅只设置在所说明屏中的象素部分401和驱动电路402和403上，但是也可以设置在整个表面上。此外，较佳的是，形成冷却相构，使之与CPU 405相接触，因为CPU 405会有产生热量的风险。
图4显示了屏的A-A剖线的剖面图。象素部分401包括一个TFT 411和一个电容器元件412；驱动电路402具有一个包括TFT的阵列419；存储器单元阵列404具有一个包括TFT的元件阵列。在基片406和相对基片407之间，包括象素电极413、取向薄膜414、液晶层415、取向薄膜416和计数器电极417。偏振板层叠在基片406和相对基片417的各一个基片上。
较佳的是，构成在基片406上电路的元件是由多晶硅半导体(Poly-Silicon)制成，它具有优越的性能，例如，与非晶硅半导体相比的迁移率，因此可实现单片的屏。这样，除了象素部分和驱动电路之外，诸如存储器和CPU之类的功能性电路就可以集成于一个屏，可称之为屏上系统，并且它可以实现一个多功能系统。具有上述结构的屏可以实现体积更小、重量更轻和厚度更薄，因为减小了连接着外部IC的数量，并且它可以更加有效地将屏应用于近年来正得到广泛使用的移动终端。值得注意的是，在这一模式中，显示了使用液晶元件作为显示元件的屏，但是本发明并不限制与此。它可以使用诸如发光元件作为显示元件的其它显示元件应用于屏。
在以上所讨论的屏中，在实施例模式1中所解释的半导体器件的结构可以应用于存储单元404的结构。换句话说，存储器单元404的特征是具有数据保持单元11、预充电单元12和延迟单元13。此外，它的另一特征是也具有地址选择单元，该地址选择单元可包括列解码器17和行解码器18(参考图5)作为其它特点。因此，本发明的屏有利于避免各种误动作和进行准确的读写。
接着，以下将简要讨论在包括象素部分401与驱动电路402和403的显示单元421、存储器单元404和CPU 405之间的相互关系以及其一系列操作。
CPU 405包括控制部分422和算术部分423。
首先，当从存储器单元404导通读写数据时，存储数据的存储器单元或要存储数据的存储单元的地址信息可以从CPU 405的控制部分422中的程序计数器提供给地址选择单元的行解码器18和存储器单元14中所包括的延迟单元13。
从所指定地址读取的信息从列解码器17提供给在控制部分422中的控制寄存器。此外，从算术部分423中的寄存器提供写入指定地址的信息。
根据来自CPU 405提供给驱动电路402和403的信息，显示在显示单元421中所包括象素部分401中的图像。值得注意的是，当在存储器单元404中存储视频信号时，该视频信号可通过CPU 405从存储器单元404提供至信号线一边的驱动电路402。
该实施例模式可以自由地与上述实施例模式相组合。
(实施例模式3)
解释根据本发明的ID标签(也称之为RFID标签、IC标签、电子标签、IC芯片、无线电芯片、无线电处理器和无线电存储器)的结构。本发明的ID标签306包括一个IC芯片304，该芯片可以包括一个存储器单元301、一个控制单元302和一个功率发生单元303，以及一个天线305(也可称之为发送和接受单元)(参考图6A)。
在屏中，在实施例模式1中所讨论的半导体器件的结构可以应用于存储器单元301的结构。换句话说，另一特征是它包括具有列解码器17和行解码器18的地址选择单元(参考图6B)。因此，本发明的ID标签有利于避免误动作和进行准确的读写。值得注意的是，根据在数据保持单元中的存储器元件的结构，存储器单元301可以是RAM、ROM等等，但是，较佳的是，可以采用ROM作为ID标签所使用的存储器单元301。
控制单元302可以采用逻辑电路构成。控制单元302(也可以称之为控制电路)对应于CPU(中央处理单元)。在非接触型的情况下，以线圈的方式来形成天线305的电磁感应或相互感应，或者由静电产生的感应可以作为功率发生单元303来使用。于是，在这种情况下，功率发生单元303(也称之为功率发生电路)可以结合天线305一起工作。天线305可以通过控制绕组的数量来选择所接受频率的高度。
对于天线305来说，可以采用在与IC芯片的相同基片上形成天线305的方法(参考图6C和6E)，也可以采用将IC芯片304安装在包括天线305的基片313上(参考图6D和6F)的方法。当采用前者的方法时，可以在基片308上沉积一组TFT 309和天线305(参考图6E)。另一方面，当采用后者的方法时，包括一组TFT 309的基片310可安装在包括天线305的基片313上，且导电层311和绝缘层312夹在两基片之间(参考图6F)。值得注意的是，图6E和6F所显示的该TFT 309值是存储器单元301、控制单元302和功率发生单元303之一的一个组成部分。
接着，本文将简要解释与ID标签306通讯过程(参考图6A)。首先，在ID标签306中所包括的天线305接受来自读写器307的无线电波。随后，由于在功率发生单元303中的谐振作用产生电动势。激活在ID标签306中所包括的存储器单元301和控制单元302，并且在存储器单元301中的数据可以通过控制单元302变换成信号。接着，由在ID标签306中的天线305发射信号。随后，ID标签306接受由读写器307中的天线所发出的信号。接受到的信号可通过读写器307中的控制器(图6A中未显示)传输至数据处理系统(图6A中未显示)，并且可以采用软件来进行数据处理。在上述的通讯过程中，使用了线圈状的天线，以及采用了在ID标签的线圈和读写器的线圈之间感应产生的磁通量的电磁感应方法。然而，本发明并不限制于上述方法，也可以采用微波频段无线电波的无线电波方法。
ID标签306所具有的优点是有可能采用非接触通讯；有可能实现被码读取、有可能数据写入、有可能变换成各种形状、取决于所选择的频率可提供宽的指向性和宽的识别范围，等等。ID标签306在非接触的通讯中可以应用于IC标签，IC标签可以能够识别各种人物或者事件的信息，通过标签处理识别附加在目标上的粘结标签，识别事件或消遣的袖带，等等。此外，ID标签306可以采用树脂材料来处理，以及它可以直接固定在能够阻挡无线电通讯的金属上。此外，ID标签306可以应用于诸如进入门禁管理系统或者出口检验系统之类的系统操作。
接着，特别解释ID标签306的实际使用的一种模式。读写器320设置在包括显示部分321的移动终端的一边，ID标签322设置在商品的一边(参考图7A)。当读写器320手持对准ID标签322时，与商品有关的信息，例如，商品的原始材料和出产地、每一个生产流程中的测试结果、分配处理的记录、或者其它商品的描述都可以显示在显示部分321上。此外，当采用传输带来传递商品时，可以使用读写器323和设置在商品上的ID标签324来检测商品(参考图7B)。采用这种方式，就可以容易地获取信息，并且通过系统使用ID标签可以实现高功能和高附加值。
(实施例1)
参考图8来解释本发明的一个实施例。本发明的半导体器件主要包括四个模块：数据存储模块、显示模块、图象处理模块和控制模块，并且所有的模块都设置在基片100上。数据存储模块包括：程序ROM(FROM)101、工作区域RAM(WRAM)102、音频数据程序ROM(音频ROM)103、线缓存器RAM 104a和104b、输入范围RAM(INRAM)105、调色板RAM(CRAM)106、存储器控制器107、解码器/寄存器108、音频数据程序ROM控制器109、音频数据DA转换器电路/运算放大器110、存储器基准电源发射器电路(Vref电源)111和分级电源112。显示模块包括象素部分113和驱动电路114和115。天线处理模块包括图像处理电路116。控制模块包括CPU 117。
正如以上所讨论的，在不仅包括显示模块而且还包括数据存储模块、图象处理模块和控制模块的半导体器件中，减少了所需要连接的IC数量，因而可以实现体积更小、重量更轻和厚度更薄。此外，在相邻设置的显示模块、图像处理模块和控制模块的半导体器件中，其结构是要根据数据流程可实现正确的操作。本发明可以应用于构成存储模块的各个存储器的结构。该实施例可以与上述实施例模式任意组合。
(实施例2)
作为一例应用本发明的电子设备的实例可以包括电视设备、数码相机、数字视频摄像机、移动电话设备(移动电话)、诸如PDA的便携式信息终端、便携式游戏机、监视器、个人计算机、诸如车载收音机之类的声音播放设备、包括诸如家庭游戏机之类的记录媒介的视频播放设备、或者其它等等。下文中解释特殊的实例。
图9A显示了移动终端，它可以包括主板9101、显示部分9102以及其它等等。图9C显示了便携式TV接收机，它包括主板9301、显示部分9302，以及其它等等。图9D显示了便携式信息终端，它包括主板9201、显示部分9202以及其它等等。图9E显示了数字视频摄像机，它包括显示部分9701、9702以及其它等等。
包括显示部分的屏，还包括驱动电路9104、诸如CPU或存储器单元的功能电路9103，正如图9B所示。本发明应用在功能电路9103中的存储器单元的结构。具有屏的电子设备可以与功能电路9103以及驱动电路9104一起集成，减少连接外部IC的数量，从而可以实现体积更小、重量更轻和厚度更薄。此外，与使用液晶元件的情况相比，可以进一步实现体积更小、重量更轻和厚度更薄，因为显示部分使用自发光型发光元件而不需要背光。
另外，图9F显示了一种接触型IC卡，它包括主板9601、IC芯片9602和调制端9603。IC芯片9602包括RAM 9604、ROM 9605、CPU 9606、RAM 9607，以及其它等等。本发明可应用于诸如在IC芯片9602中的Ram 9604、9607和ROM 9605之类的存储器单元的结构。该实施例可以与上述实施例模式和上述实施例任意组合。

Claims (32)

1.一种半导体器件，其特征在于，它包括：
数据保持单元，具有多个存储器单元；
预充电单元，与数据保持单元电连接，并具有：
预充电电位线；
电连接着预充电电位线的多个开关；和
电连接着预充电电位线的预充电信号线；以及，
延迟单元，电连接着预充电信号线并且具有多个晶体管。
2.一种半导体器件，其特征在于，它包括：
数据保持单元，具有多个存储器单元；
地址选择单元，电连接着数据保持单元并且具有列解码器和行解码器；
预充电单元，与数据保持单元电连接，并具有：
预充电电位线；
电连接着预充电电位线的多个开关；和
电连接着预充电电位线的预充电信号线；以及，
延迟单元，电连接着预充电信号线并且具有多个晶体管。
3.一种半导体器件，其特征在于，它包括：
数据保持单元，具有多个存储器单元；
预充电单元，与数据保持单元电连接，并具有：
预充电电位线；
电连接着预充电电位线的多个开关；和
电连接着多个开关的预充电信号线；
延迟单元，电连接着预充电信号线并且具有多个晶体管；
中央处理单元，电连接着延迟单元；以及，
显示单元，电连接着中央处理单元并且具有多个象素。
4.一种半导体器件，其特征在于，它包括：
数据保持单元，具有多个存储器单元；
地址选择单元，电连接着数据保持单元并且具有列解码器和行解码器；
预充电单元，与数据保持单元电连接，并具有：
预充电电位线；
电连接着预充电电位线的多个开关；和
电连接着预充电电位线的预充电信号线；
延迟单元，电连接着预充电信号线并且具有多个晶体管；
中央处理单元，电连接着延迟单元和地址选择单元；以及，
显示单元，电连接着中央处理单元并且具有多个象素。
5.根据权利要求1所述半导体器件，其特征在于，所述多个存储器单元中的每一个都在一个区域中包括一个存储器元件，在该区域中，位线和字线通过绝缘体相互交叉。
6.根据权利要求2所述半导体器件，其特征在于，所述多个存储器单元中的每一个都在一个区域中包括一个存储器元件，在该区域中，位线和字线通过绝缘体相互交叉。
7.根据权利要求3所述半导体器件，其特征在于，所述多个存储器单元中的每一个都在一个区域中包括一个存储器元件，在该区域中，位线和字线通过绝缘体相互交叉。
8.根据权利要求4所述半导体器件，其特征在于，所述多个存储器单元中的每一个都在一个区域中包括一个存储器元件，在该区域中，位线和字线通过绝缘体相互交叉。
9.根据权利要求5所述半导体器件，其特征在于，所述存储器元件是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个或组合。
10.根据权利要求6所述半导体器件，其特征在于，所述存储器元件是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个或配套。
11.根据权利要求7所述半导体器件，其特征在于，所述存储器元件是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个或配套。
12.根据权利要求8所述半导体器件，其特征在于，所述存储器元件是选自一个晶体管、一个电容器元件和一个电阻器元件中的一个或配套。
13.根据权利要求5所述半导体器件，其特征在于，所述位线电连接着对应于多个开关中的一个开关。
14.根据权利要求6所述半导体器件，其特征在于，所述位线电连接着对应于多个开关中的一个开关。
15.根据权利要求7所述半导体器件，其特征在于，所述位线电连接着对应于多个开关中的一个开关。
16.根据权利要求8所述半导体器件，其特征在于，所述位线电连接着对应于多个开关中的一个开关。
17.根据权利要求1所述半导体器件，其特征在于，所述多个开关中的每个开关是一个晶体管或者一个模拟开关。
18.根据权利要求2所述半导体器件，其特征在于，所述多个开关中的每个开关是一个晶体管或者一个模拟开关。
19.根据权利要求3所述半导体器件，其特征在于，所述多个开关中的每个开关是一个晶体管或者一个模拟开关。
20.根据权利要求4所述半导体器件，其特征在于，所述多个开关中的每个开关是一个晶体管或者一个模拟开关。
21.根据权利要求1所述半导体器件，其特征在于，所述延迟单元的输入端连接着CL线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。
22.根据权利要求2所述半导体器件，其特征在于，所述延迟单元的输入端连接着CL线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。
23.根据权利要求3所述半导体器件，其特征在于，所述延迟单元的输入端连接着CL线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。
24.根据权利要求4所述半导体器件，其特征在于，所述延迟单元的输入端连接着CL线和WEB线；CK线，WEB线和CEB线；REB线和WEB线；或者REB线，WEB线和CEB线。
25.根据权利要求1所述半导体器件，其特征在于，所述半导体器件是选自一组包括DRAM、SRAM、FRAM、掩模ROM、PROM、EPROM、EEPROM、闪存存储器。
26.根据权利要求2所述半导体器件，其特征在于，所述半导体器件是选自一组包括DRAM、SRAM、FRAM、掩模ROM、PROM、EPROM、EEPROM、闪存存储器。
27.根据权利要求3所述半导体器件，其特征在于，所述半导体器件是选自一组包括DRAM、SRAM、FRAM、掩模ROM、PROM、EPROM、EEPROM、闪存存储器。
28.根据权利要求4所述半导体器件，其特征在于，所述半导体器件是选自一组包括DRAM、SRAM、FRAM、掩模ROM、PROM、EPROM、EEPROM、闪存存储器。
29.根据权利要求1所述半导体器件，其特征在于，还包括：
控制单元，电连接着存储器单元；
功率发生单元，电连接着存储器单元和控制单元；以及，
发射和接受单元，电连接着控制单元。
30.根据权利要求2所述半导体器件，其特征在于，还包括：
控制单元，电连接着存储器单元；
功率发生单元，电连接着存储器单元和控制单元；以及，
发射和接受单元，电连接着控制单元。
31.根据权利要求3所述半导体器件，其特征在于，还包括：
控制单元，电连接着存储器单元；
功率发生单元，电连接着存储器单元和控制单元；以及，
发射和接受单元，电连接着控制单元。
32.根据权利要求4所述半导体器件，其特征在于，还包括：
控制单元，电连接着存储器单元；
功率发生单元，电连接着存储器单元和控制单元；以及，
发射和接受单元，电连接着控制单元。
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