CN1610129A - 为高级mis半导体器件形成带凹槽的栅绝缘层的方法及用该方法获得的器件 - Google Patents

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Abstract

本发明涉及为半导体器件提供具有在控制电极(3)与第一和第二主电极延伸(4，5)之间的受控重叠的控制电极结构的而不必使用许多隔离物的方法。另外，该方法提供深腐蚀绝缘层(2)的步骤。该步骤是在无定形化和注入主电极延伸(4，5)之后执行的，因为使延伸(4，5)无定形化的步骤也使绝缘层(2)部分无定形化。因为无定形绝缘体与晶体绝缘体的蚀刻率不同，这可以用作自然的蚀刻挡板以使重叠可更好地细调节。本发明还提供了相应的半导体器件。

Description

为高级MIS半导体器件形成带凹槽的栅绝缘层的方法及用该方法获得的器 件
(1)技术领域
本发明涉及形成带凹槽的栅绝缘层的方法及用该方法获得的器件。本发明特别涉及形成包括具有与可控控制电极(例如：栅极)重叠的的第一和第二主电极延伸(例如：源极和漏极)的半导体器件结构的方法。
(2)背景技术
金属氧化物半导体(MOS)或金属-绝缘体-半导体(MIS)晶体管器件的标度到达栅极的长度只有几十毫微米的程度。对源极/漏极延伸(超浅连接)的要求主要有三个方面，即，非常高的活化(对在固溶度极限以上的公路地图尽头(end-of-the-roadmap)器件)，超浅(到小于10nm)和非常高的侧面陡峭度(1-2nm/十进制)。最后一方面是由另一要求报规定的：在与栅区重叠的连接处的栅漏等级。在连接处为最少栅漏而没有重叠与充分重叠以具有最佳栅极作用之间存在一个平衡。该平衡是按比例缩小平面器件的主要问题。
在US6,274,446中描述了一种用于制造包括了具有可控栅极重叠的陡峭的源极/漏极延伸的半导体器件的方法。该方法包括在半导体基片上形成栅结构，然后在栅和基片上形成氧化层的步骤。首先，在栅结构的侧面上形成侧壁隔离区。在半导体基片中注入不与栅极重叠的深源极/漏极区。为了产生重叠，在侧壁隔离区形成第二硅隔离区。栅结构的上部区和侧壁隔离区被硅化以将它们电连接。对与栅结构相邻的半导体基片中的部分源极/漏极区也进行硅化。
在以上文件中描述的方法的第一个缺点是需要几个额外的步骤，即，通过沉积硅侧壁隔离层“伸长”栅电极，对其深腐蚀并将该隔离层连接至原来栅电极的主体。
以上方法的另一个缺点是由于在栅电极和硅侧壁隔离层的主体之间不能避免呈现氧化层，整个栅电极实际上是材料的不连续体对其特性具有有害作用。
在EP1089344中描述了一个绝缘栅场效应晶体管及其制造方法。该器件包括在沟道区上形成的第一栅绝缘薄膜(例如：TiO2)。在p-槽区的表面部分形成源极和漏极区。形成栅电极以使得其部分与源极/漏极区重叠。TiO2薄膜易受各向同性和各向异性的腐蚀，因此可以去除在源极/漏极区的部分TiO2薄膜，藉此在栅电极下形成凹槽。
在JP11163323中描述了半导体器件包括绝缘层、栅电极和源极以及漏极。通过调节绝缘层的蚀刻过程的蚀刻时间，可以对栅电极与源极以及漏极之间的重叠长度进行调节。绝缘层的蚀刻是在0.3％HF溶剂内通过湿化学腐蚀进行的。
EP1089344和JP11163323的一个缺点是不能很好地控制绝缘层的蚀刻过程。现在按比例缩小电器件和电子器件在半导体处理中扮演了一个非常重要的角色。以EP1089344和JP11163323中所述的方法，将很难以一种可控的方式在小尺寸的器件中形成浅的凹槽。
(3)发明内容
本发明的一个目的是提供一种在半导体器件结构的第一及第二主电极延伸(例如：源极和漏极延伸)与主电极(例如：栅电极)之间提供受控迭加的简单方法。
上述目的由根据本发明的方法和器件完成。
本发明提供一种半导体器件，它包括：设置在半导体基片上的绝缘层、设置在绝缘层上的控制电极(例如：栅电极)、和在基片中显示出与控制电极重叠的第一主电极延伸(例如：源极延伸)和第二主电极延伸(例如：漏极延伸)。绝缘层包括相对于控制电极靠近第一主电极延伸和第二主电极延伸的凹槽。该凹槽的深度在0.5和5nm之间。该靠近第一和第二主电极延伸的凹槽的优点在于可以通过改变处理器件期间该凹槽的深度来容易地对控制电极与第一和第二主电极延伸之间的重叠进行控制。凹槽的深度可以小于控制电极与第一主电极延伸和/或第二主电极延伸之间的重叠的宽度。
根据本发明的半导体器件结构可以有长度小于100nm(最好为50nm或更小些)的控制电极。
另外，本发明的半导体器件结构最好在绝缘层和长度为控制电极长度的10-20％的控制电极的第一和第二主电极延伸之间重叠。该控制电极与第一和第二主电极延伸之间的重叠最好为控制电极长度的10-20％。
在本发明的器件中，绝缘层可由包含氧化硅的材料制成。控制电极可由包含硅的材料制成。控制电极可以包含多晶材料(例如：多晶硅)。
本发明还提供一种用于处理器件结构的方法，包括：将绝缘层和控制电极(例如：栅极)设置在基片上，使将要注入基片的区无定形化以形成第一和第二主电极延伸，并通过与垂直于基片的方向成第一角度的加速离子使绝缘层无定形化，在与垂直于基片的方向成第二角度注入第一主电极延伸(例如：源极延伸)和第二主电极延伸(例如：漏极延伸)，深蚀刻此绝缘层为了将控制电极与第一和第二主电极延伸之间的电容性重叠减小但并非减小至零的重叠级，由此形成凹槽。控制电极绝缘层的无定形化部分和未无定形化部分之间的边界作为蚀刻档板。因此，通过改变无定形化的部分绝缘层的大小，就可以改变凹槽的深度。可以通过浸入浓度为0.1-10％HF溶剂来进行深腐蚀。
在本发明的方法中，发生第一和第二主电极延伸区和部分绝缘层无定形化的第一角，和发生第一和第二主电极延伸注入的第二角度可以基本上相同，或在另一实施例中，可以不同，且与垂直于基片平面的方向成0°-45°。
该方法可进一步包括活化第一和第二主电极延伸。在本发明的实施例中，可以通过从由快速热退火、闪速热退火、固相外延再生或激光热退火组成的组中选择的退火步骤活化第一和第二主电极延伸。可以在深腐蚀步骤后执行活化步骤，因为退火可以去除栅绝缘层的无定形化部分从而也去除了蚀刻档板。因此，对控制电极与第一和第二主电极延伸之间的重叠的控制可能消失。
从以下结合附图用例子说明本发明的原则的详细描述中使本发明的这些和其它属性、特征和优点变得非常明显。给出此说明仅仅是为了示例，而不是对本发明的范围的限制。以下引用的参考标号指所附的图。
(4)附图说明
图1为在延伸注入期间MOSFET器件的示意剖面图。
图2为在蚀刻控制电极(例如：栅极)绝缘层后图1的器件的示意剖面图。
在不同的附图中，相同的参考标号指同一或类似元件。
(5)具体实施方式
本发明将参照特定的实施例及某些附图进行描述，但本发明并不局限于此，而只由权利要求书限定。所述附图仅仅是示意性的并非限定性的。在附图中，为了示例的目的，某些元件的大小被夸大而并不是按比例画的。在本说明书和权利要求书中使用的“包括”一词不不排除其它元件或步骤。
另外，说明书和权利要求书中顶部、底部、上、下等等这些词是为了描述的目的，而不一定是为了描述相关位置。应理解在适合的环境下可以互换如此使用的词且可以以与这里所述的不同的取向操作本发明的实施例。
根据本发明的方法可以用于许多制造具有绝缘控制电极(例如：栅极)的半导体器件的方法。在以下的说明中描述了一种将栅极作为控制电极并将源极和漏极作为第一和第二主电极的器件的制造方法。
该方法可包括以下步骤。根据使用的绝缘材料(例如：热生长氧化物，它可以选择成后处理的例如氮氧化硅)通过任何合适的沉积技术在半导体基片1的顶部形成栅绝缘层2。如另一范例，可以将化学蒸汽沉积技术(CVD)用于形成诸如HfO2之类的高k介质。基片1可以是任何种类的半导体材料，例如：纯硅、锗、砷化镓等等。基片1还可以是掺杂质的半导体，例如：n型硅或p型硅或它们的组合。栅绝缘层2可以是任何合适种类的绝缘材料，例如：二氧化硅。
在下一步骤中，形成栅电极3。因此可以通过任何合适的沉积技术(例如：蒸汽沉积、溅射沉积或旋涂)在栅绝缘层2的顶部沉积传导层，该传导层可以是诸如Si之类的半导体层，诸如金、铝或铜之类的金属层，诸如氧化铟锡层(ITO)之类的无机传导层。随后，可以将沉积层深腐蚀成电极的形式。因此，掩模被加在以后会形成栅电极3的那部分传导层上。该掩模可以由诸如聚合体之类的合适的材料制成，可以通过例如旋涂将该材料沉积在传导层上。接着该传导层被蚀刻，去除没有被掩模覆盖的传导层部分。还可以将同样的掩模步骤用于不在形成的栅电极3下方的栅绝缘层2的部分。因此，最好使用既可以蚀刻栅电极3的传导材料又可以蚀刻栅绝缘层2的绝缘材料的蚀刻溶剂。在图1中示出的栅电极3是(多)结晶的，但本发明不限于此。
接着，注入源极延伸4和漏极延伸5。现代的源极和漏极连接部必须满足极端的要求，例如：非常高的活化条件，即，在固溶度极限以上，超浅连接(深度小于10nm)和非常高的侧面陡峭度(约1-2nm/十进制)。另外，为了找到在连接处最少栅漏与充分重叠以达到最佳栅极作用之间的平衡，在源极或漏极连接部和栅电极3重叠处的栅漏等级必须处于受控级。虽然在某些例子中零重叠和因此得到的最少栅漏是有利的，但太少的重叠会引起源极、栅极和漏极的电场之间的重叠太少，从而使栅极作用太慢，或例如太慢的晶体管。
为了满足上述要求，根据本发明，在实际执行源极和漏极区的注入之前，执行使要注入的区无定形化的附加步骤。此步骤也可以被称为预无定形化注入(pre-amorphization(PAI))。PAI是可以很好地控制的方法，它将深度限制在可以注入的深度。将足够浓度的原子，更确切地说是离子注入其中，以将基片1原来完整的晶格分裂，使其变成无定形。采用PAI会形成象图1中的源极延伸和漏极延伸4，5一样的形状区。通过以合适的第一角度轰击，无定形化延伸块的步骤确保用于轰击的部分加速离子将通过离半导体基片1最近的栅电极3，并会因此形成一个与栅电极3重叠的无定形化块6、7。在PAI中，原则上原子本身不影响杂质级，例如硅或锗被注入延伸4、5。例如对于锗，这可能会在能量为8-20keV，浓度为5.10e14-3，10e15原子/cm3及在0°-45°的角度下发生。为获得理想的无定形化，不同种类的半导体可能会需要不同的条件。
在PAI之后，可执行将理想杂质真正注入延伸区4、5的步骤。例如：可以以能量为0.5keV，浓度上至1.10e15原子/cm3注入硼原子。然而，可以将任何合适的注入能量、剂量或杂质类型用于该步骤。可以在第二角度下执行注入步骤，所述第二角度在大多数情况下与第一角度相同。这样就可以保证杂质以合适的杂质能量呈现在无定形化区。
可以将为了无定形化的轰击方向和用于注入的方向选择成朝向栅电极3以达到迭加。这意味着在原则上处理器件的源极一侧和漏极一侧需要不同的方向。然而，这并不一定需要附加的掩模步骤，因为无论如何源极不同于漏极且在注入步骤之前的无定形化步骤并不需要任何附加的掩模步骤。例如：可以根据由图1中箭头所指的方向(包括与基片1垂直的方向(在图1中此方向由虚线指出)的角度a)注入漏极延伸5。
可以对用于无定形化和注入杂质的加速离子的角度和能量进行选择，这样就能实现理想的重叠。这些量的选择是相关的并进一步取决于所用的半导体基片1的类型。
在PAI步骤期间，不仅仅是半导体基片1被无定形化了。由于无定形化粒子的作用，也可以使栅绝缘层2的一部分(例如到几个毫微米的深度)无定形化。在图1中将此显示为无定形部分6和7。可以通过在进一步的活化步骤中对半导体器件退火来消除这一损害，这样所有的栅绝缘层就可以重新成为(多)结晶体了。然而，可以在处理时进一步使用PAI对栅绝缘层2造成的损害以在延伸4、5和栅电极3之间得到可控重叠(如下)。
在执行了以上步骤之后，得到如图1所示的结构。在下一步骤中，为了将栅电极3和延伸4、5之间的电容性重叠减少到减少了的但不是零的重叠级，去除栅绝缘层2的一部分。这可以通过蚀刻(例如通过湿蚀刻)来完成。栅绝缘层2的材料，即，一方面通常是介质材料，而另一方面栅电极3和半导体基片1的材料不同。因此，可以选择蚀刻剂有选择地对栅绝缘层2而不对使用的其它材料进行蚀刻。另外，在一个实施例中，栅绝缘层2包括晶化部分6、7和无定形化或多晶部分。因为无定形栅绝缘体的蚀刻率可能不同于在栅3下更深处的(多)晶体栅绝缘体的蚀刻率，并且在大多数情况下可能更高，所以可以将无定形和多晶栅绝缘体之间的边界用作蚀刻档板。因此，可能会需要只去除栅绝缘层2的无定形化部分6、7而不对绝缘层2的多晶部分进行蚀刻的蚀刻溶剂。
例如：可能通过将半导体器件浸入HF溶剂来执行该蚀刻步骤，最好用0.1-10％的浓度(例如：0.2％)的溶剂浸1秒到5分钟。该蚀刻剂的类型和蚀刻溶剂的浓度可取决于蚀刻所需的深度或要蚀刻的材料。因此，此深腐蚀栅绝缘层2的为重叠上提供了好的条件，因为可以选择较慢但因此准确的蚀刻过程。另选地，可以在实际注入延伸4、5之前蚀刻栅绝缘层2。
在执行蚀刻步骤后，可产生如图2所示的结构。该结构与图1中的不同之处仅在于无定形化部分6、7被蚀刻掉并成为凹槽8和9。“凹槽”一词是指在相应尺寸中的突然变化，在此情况下在源极4和漏极5的方向上。原则上凹槽8、9彼此成镜像。然而，通过采用附加的掩模步骤和不同的蚀刻条件，可以制成具有不同深度的源极和漏极凹槽8、9。
在图2中示出在器件右侧的凹槽9的蚀刻深度为e。该蚀刻深度可以为例如几毫微米，最好在0.5和5nm之间。距离d表示漏极延伸5和栅绝缘层2之间的留下的重叠。漏极延伸5和栅绝缘层2之间的留下的重叠d最好在栅电极3的长度I的10-20％(例如：15％)之间。后一叙述仅用于100nm以下的栅长度，最好是50nm或更小些。对于更大的栅长度，可以选择更小的重叠比。
为了活化注入的杂质，以下步骤可以是活化步骤，即，使杂质成为半导体基片1的晶格的一部分。也可以将此步骤称为连接退火步骤。可以通过例如高斜坡率(快速热退火或RTA)、闪速热退火(fRTA)、固相外延再生(SPE)或激光热退火(LTA)对器件退火来执行连接退火步骤。可以根据特定器件的要求来选择有关的退火和能量的类型。在本发明中，最好在蚀刻栅绝缘层形成凹槽8、9之后执行此退火步骤，因为退火可以去除由PAI通过固化栅绝缘层2形成的“蚀刻档板”。因此，对栅电极3与源极和漏极之间的重叠的控制会消失。
在这样与受控重叠形成的连接并使其活化之后，可以根据必须形成的半导体器件的类型，用任何想要的后续步骤完成对半导体器件结构的处理。例如：在CMOS处理中，可以在例如低温等离子体增强化学蒸汽沉积处理中在例如400℃的温度下以氧化物的形式沉积用于深的源极和漏极注入的隔离物。由于其过程结晶的多孔性(course-grained porosity)，所述CVD氧化物不会注满凹槽8、9。另外，可以执行形成半导体器件的过程中任何其它想要的后续步骤。
一般来说，必须在重叠尽量小以减少寄生电容和热载体效应和足够大的重叠以确保半导体器件的的快速反应，即，短的转换时间之间找到一个平衡。采用本发明的方法可以在一方面源极和漏极延伸4、5与另一方面的栅电极3之间获得足够的重叠。图2中的t示出漏极延伸4、5与栅电极3之间总的重叠。当延伸4、5与例如栅电极3的长度的15％重叠时，也许小于100nm的短的栅极长度就足够了。因此，本发明的方法特别适合用于为具有短长度栅极的器件形成重叠的延伸4、5，因为它可能不必使用扩散技术以获得足够的重叠。扩散技术在延伸4、5与基片1之间有突变较少的缺点且更难控制。具体来说，将扩散限制在小于10nm的重叠是非常困难的。对于例如50nm，甚至短到30或20nm的非常短的栅长度，这是一个太大的重叠并且扩散技术因此不再适用。
本发明的一个优点是不需要掩模和/或隔离物来调节栅电极3与源极和漏极4、5之间的重叠的简单方法。这可以减少生产时间并因此减少生产成本。另外，本发明的方法使如此获得的半导体器件中的栅漏大大减少。
应理解，虽然这里讨论了根据本发明的器件的较佳实施例，特征结构和配置以及材料，在不偏离本发明的精神的范围的条件下可以对形式和细节进行各种修改或变更。

Claims (15)

1.一种半导体器件结构，其特征在于，包括：
沉积在半导体基片(1)上的绝缘层(2)，
沉积在绝缘层(2)上的控制电极(3)，
半导体基片1中与所述控制电极(3)重叠的第一主电极延伸(4)和第二主电极延伸(5)，
所述绝缘层(2)包括相对于控制电极(3)靠近第一电极延伸(4)和/或靠近第二主电极延伸(5)的凹槽(8，9)，
所述凹槽的深度在0.5和5毫微米之间。
2.如权利要求1所述的半导体器件结构，其特征在于，所述凹槽的深度小于控制电极(3)重叠与第一主电极延伸(4)和/或第二主电极延伸(5)之间重叠的宽度。
3.如权利要求1或2所述的半导体器件结构，其特征在于，所述控制电极(3)的长度小于等于100nm，最好是小于等于50nm。
4.如权利要求1-3中任何一个所述的半导体器件结构，其特征在于，所述绝缘层(2)与第一和第二主电极延伸(4，5)之间的重叠在控制电极(3)的长度的10％-20％之间。
5.如权利要求1-4中任何一个所述的半导体器件结构，其特征在于，所述控制电极(3)与第一和第二主电极延伸(4，5)之间的重叠在控制电极(3)的长度的10％-20％之间。
6.如权利要求1-5中任何一个所述的半导体器件结构，其特征在于，所述绝缘层(2)包含氧化硅。
7.如权利要求1-6中任何一个所述的半导体器件结构，其特征在于，所述控制电极(3)包含硅。
8.如权利要求1-7中任何一个所述的半导体器件结构，其特征在于，所述控制电极(3)包含多晶硅材料。
9.一种用于处理半导体器件结构的方法，其特征在于，该方法包括：
在基片(1)上设置绝缘层(2)和控制电极(3)，
通过在相对于垂直于基片(1)的方向的第一角度下通过加速离子将基片(1)的要注入以形成第一和第二主电极延伸(4，5)的区无定形化，并使部分所述绝缘层(2)无定形化，
在相对于垂直于基片(1)的方向的第二角度下注入第一和第二主电极延伸(4，5)，
为了将控制电极(3)与第一和第二主电极延伸(4，5)之间的电容性重叠减少但不是减少到零的重叠级，深腐蚀所述绝缘层(2)以形成凹槽(8，9)，
所述绝缘层(2)的无定形化部分在所述绝缘层(2)中定义了一个蚀刻档板，它决定要在绝缘层(2)中形成的所述凹槽(8，9)的大小。
10.如权利要求9所述的方法，其特征在于，还包括活化所述第一和和第二主电极延伸(4，5)。
11.如权利要求10所述的方法，其特征在于，通过从由快速热退火、闪速热退火、固相外延再生或激光热退火组成的组中选择的退火步骤活化第一和第二主电极延伸(4，5)。
12.如权利要求10所述的方法，其特征在于，在深腐蚀绝缘层(2)之后活化所述第一和第二主电极延伸(4，5)。
13.如权利要求9-12中任一个所述的方法，其特征在于，所述第一和第二角度基本上相同。
14.如权利要求9-12中任一个所述的方法，其特征在于，所述第一和第二角度在相对于与基片(1)垂直的方向成0°-45°。
15.如权利要求9-14中任一个所述的方法，其特征在于，通过浸入浓度为0.1-10％HF溶剂来对所述绝缘层(2)进行深腐蚀。
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