CN1577623A - 用于掩盖写入振荡的数据传送控制设备及其方法 - Google Patents

用于掩盖写入振荡的数据传送控制设备及其方法 Download PDF

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Abstract

本发明涉及一种用于掩盖当DDR SDRAM中的写入操作完成时发生的数据选通的振荡的数据传送控制设备。该用于掩盖DDR SDRAM中的写入振荡的数据传送控制设备可方便地用来仅掩盖写入操作期间具有振荡问题的部分，以便可以消除写入操作期间的任何不必要的操作，并且可以通过消除写入错误而实现更稳定的写入操作。

Description

用于掩盖写入振荡的 数据传送控制设备及其方法
技术领域
本发明涉及一种用于掩盖DDR SDRAM(双数据率同步动态随机存取存储器)中写入振荡的数据传递控制设备及其方法，特别涉及一种用于掩盖在DDR SDRAM的写入操作完成时发生的写入振荡的数据传递控制设备及其方法。
背景技术
DDR SDRAM通常为一种存储设备，其通过DLL电路或其它电路产生从外部同步时钟ext_clk产生的内部同步时钟clk，然后输入/输出与内部同步时钟clk的上升和下降沿同步的数据。内部同步时钟clk也称为主时钟主clk。
此处关于DDR SDRAM将要描述的是一个具体的操作，即，如何消除由写入操作期间的振荡引起的存储设备的故障或误操作。
通常，写入操作期间的振荡被称为写入回振(ring back)现象。当此写入回振发生时，由于在写入操作的最后阶段处的数据选通信号的振荡而执行不必要的虚写入操作，然后存储在数据锁存器中的现有数据发生改变，导致写入错误。数据选通信号和数据锁存器以后将详细描述。
在下文中，适当的做法是给出在此说明书中使用的信号的定义，接着将描述在相关技术中发现的问题。
<信号的定义>
1.ext clk：从DDR SDRAM外部施加的外部同步时钟。
2.clk：通过接收外部同步时钟而产生的内部同步时钟。这是内部主时钟，其同步数据输入/输出。换句话说，这是用于控制DDR SDRAM的全部操作的主时钟。
3.din：在DDR SDRAM的写入操作过程期间从外部输入的数据。这是输入数据的缩写。通常，输入数据din的电压电平为SSTL电平。此输入数据din被施加到数据输入缓冲器din_buffer上。
4.ds：在DDR SDRAM的写入操作期间从外部输入的数据选通信号。ds信号将输入数据din传送到全局输入/输出线gio，其将在以后进行描述。一般而言，ds信号的电压电平为SSTL电平。该ds信号被施加到数据选通缓冲器ds_buffer上。
5.din_buffer：数据输入缓冲器。在DDR SDRAM的写入操作期间，其将从外部输入的输入数据din的SSTL电平放大到CMOS电平。如果输入数据din的电压电平高于指定的基准电压电平，则将高电平输出到输出线in并将低电平输出到输出线inz。反之，如果输入数据din的电压电平低于指定的基准电压电平，则将高电平输出到输出线inz而将低电平输出到输出线in。此处，输出线inz表示输入基址寄存器(bar)(即/din)。根据en_dinz信号(使能数据输入基址寄存器信号)，数据输入缓冲器din_buffer在读取操作期间被禁止而在写入操作期间启动。
6.ds_buffer：数据选通缓冲器。其在DDR SDRAM的写入操作期间将从外部输入的数据选通信号的SSTL电平放大到CMOS电平。如果所输入的数据选通信号ds的电压电平高于指定的基准电压(即高电平)，则将输出信号rdinclk作为高电平信号输出，并将输出信号fdinclk作为低电平信号输出。另一方面，如果数据选通信号ds的电压电平低于指定的基准电压(即低电平)，则将rdinclk作为低电平信号输出并将fdinclk作为高电平信号输出。此处，rdinclk是上升数据输入时钟的缩写，fdinclk是下降数据输入时钟的缩写。根据en_dinz信号(使能数据输入基址寄存器信号)，数据选通缓冲器ds_buffer在读取操作期间被禁止而在写入操作期间被启动。
7.din_lat：数据锁存装置。在数据选通缓冲器ds_buffer的输入信号ds处于上升沿的情况中，从数据输入缓冲器din_buffer输出的数据与数据选通缓冲器的输出信号rdinclk同步，然后被存储在数据锁存装置中。另外，在数据选通缓冲器ds_buffer的输入信号ds处于下降沿的情况中，从数据输入缓冲器din_buffer输出的数据与数据选通缓冲器的输出信号fdinclk同步，然后被存储在数据锁存装置中。响应于控制信号dinstb(数据输入选通)，存储在数据锁存装置din_lat中的数据din被传送到全局输入/输出线gio。
8.dis_diz：基于数据选通信号ds处于下降沿的假设，控制器的输出信号在接收fdinclk信号之后输出禁止电平输出信号dis_diz(禁止数据选通基址寄存器)，fdinclk为数据选通缓冲器ds_buffer的输出信号。禁止电平输出信号dis_dsz被反馈给数据选通缓冲器ds_buffer，并因此阻断(或掩盖)fdinclk信号传送。随后，禁止电平输出信号dis_dsz通过内部同步时钟clk成为使能电平信号，从而使数据选通缓冲器传送下一个fdinclk信号。
9.en_dinz：在写入操作期间启动数据输入缓冲器din_buffer和数据选通缓冲器ds_ buffer，并在读取操作期间禁止数据输入缓冲器din_buffer和数据选通缓冲器ds_buffer的信号。
10.en_din：具有与en_dinz的电压电平相反的电压电平的信号。
11.dinstb：用于将存储在数据锁存装置din_lat中的数据与内部同步时钟clk同步并发送给全局输入/输出线gio的信号。
在下文中将解释相关技术。
图1是图示了在相关技术的DDR SDRAM的写入操作中使用的数据传送控制器的示意方框图。
如图1所示，相关技术的数据传送控制器包括输入缓冲器100、数据选通缓冲器110、数据锁存器120以及数据选通缓冲控制器130。此处，数据输入缓冲器100由din_buffer表示；数据选通缓冲器110由ds_buffer表示；数据锁存器120由din_lat表示。
由于已经在上面描述了每个单独的元件及其信号的功能，因此下面将简要地描述数据传送控制器的全部操作，然后将接着描述写入操作的最后阶段处的写入振荡。进一步参考图1，图2图示了图1中的信号的波形图。
首先，图1所示的数据传送控制器的全部操作如下：
1)在写入操作期间，根据en_dinz信号启动数据输入缓冲器100和数据选通缓冲器110。
2)将从外部输入的数据din通过数据输入缓冲器100传送到输出线in、inz。
3)以脉冲型施加的数据选通信号ds通过数据选通缓冲器110输出脉冲型信号rdinclk、fdinclk。
4)当数据选通信号ds处于上升沿时，数据输入缓冲器100的输出线in、inz上的数据与rdinclk信号同步并被存储在数据锁存器120中。另一方面，当数据选通信号ds处于下降沿时，数据输入缓冲器100的输出线in、inz上的数据与fdinclk信号同步并被存储在数据锁存器120中。
5)响应于数据输入选通信号dinstb，将在数据锁存器120中存储的数据传送到全局输入/输出线gio。
6)在步骤3)的输出信号fdinclk还被施加到数据选通缓冲控制器130上。倘若数据选通信号ds处于下降沿，则数据选通缓冲控制器130与数据选通缓冲器ds_buffer的输出信号中的fdinclk信号同步，并输出禁止电平输出信号dis_dsz(禁止数据选通基址寄存器)。此禁止电平输出信号dis_dsz被反馈给数据选通缓冲器ds_buffer，并因此阻断(或掩盖)fdinclk信号传送。通过内部同步时钟clk，禁止电平输出信号dis_dsz变成使能电平信号并使数据选通缓冲器110传送下一个fdinclk信号(参考图2)。
参考图1和2，下面将描述发生在写入操作期间的写入振荡。
如图2所示，当使en_dinz信号为低电平时，数据输入缓冲器100和数据选通缓冲器110启动。因此，输入数据din被传送到数据输入缓冲器100的输出线in、inz。仍然参考图2，将数据选通信号ds作为脉冲型信号进行施加。此外，假设振荡没有发生，由于由四个脉冲信号形成的数据选通信号具有四个上升沿和四个下降沿，使得总数为8的数据将被存储在数据锁存器120中。例如，DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7和DQ8数据将通过数据输入缓冲器100的输入线依次输入。
更多细节如下：
1)响应于第一数据选通信号ds的上升沿，将第一数据DQ1存储在数据锁存器120中。
2)响应于第一数据选通信号ds的下降沿，将第二数据DQ2存储在数据锁存器120中。此处，响应于第一数据选通信号ds的下降沿而输出高脉冲信号fdinclk。然后，控制器130接收信号fdinclk并输出低电平使能信号dis_dsz。低电平使能信号dis_dsz被反馈给数据选通缓冲器110，以阻断(或掩盖)fdinclk信号的产生。如上所述，响应于在被低电平使能信号dis_dsz掩盖之前产生的fdinclk信号，将第二数据DQ2存储在数据锁存器120中。因此，存储在数据锁存器120中的第一数据DQ1和第二数据DQ2通过数据输入选通信号dinstb传送到全局输入/输出线gio。因此，第一写入操作完成。如图2所示，下一步骤是，通过内部时钟clk将控制器的输出信号dis_dsz转变为高电平并启动数据选通缓冲器ds_buffer。这样做的结果是，数据选通缓冲器ds_buffer开始正常运行。
3)处于上升和下降沿的第二、第三和第四数据选通信号ds的操作与在步骤1)和2)中所述的操作相同。
4)然而，在相关技术的情况中，如图2所示，在第四数据选通信号ds的下降沿之后，由于某种原因，当数据选通信号ds返回到终端(termination)电压或待机电压时振荡发生。在这种情况中所发生的是，在由于振荡而产生的数据选通信号的上升和下降沿产生信号rdinclk和fdinclk，结果是，无效数据被施加到数据锁存器120上。
发明内容
因此，本发明是在努力解决相关技术中发生的问题时产生的，并且，本发明的一个目的是提供一种数据传送控制设备，用于掩盖在写入操作期间的数据选通信号ds的振荡。
本发明的另一目的是提供一种用来当写入操作部分完成时禁止数据选通缓冲器，从而掩盖数据选通信号的振荡的设备。
为了实现上述目的，根据本发明的一个方面，提供了一种用于掩盖DDRSDRAM中的写入振荡的数据传送控制设备，包括：用于接收从外部输入的数据的数据输入缓冲器；用于接收从外部输入的数据选通信号并输出第一和第二控制信号的数据选通缓冲器；用于响应于第一和第二控制信号而存储从数据输入缓冲器输出的数据的数据锁存器；用于输出第三控制信号以控制数据选通缓冲器的操作的数据选通缓冲控制器；以及用于在写入操作期间检测写入操作部分，并因此输出第四控制信号以控制数据选通缓冲控制器的写入操作周期检测器，其中第三控制信号在写入操作周期内启动数据选通缓冲器，并在写入操作完成时禁止数据选通缓冲器。
优选的是，第四控制信号在输入写入指令时启动并在写入操作完成时被禁止，并且倘若第四控制信号被禁止，则第三控制信号禁止数据选通缓冲器。
根据本发明的另一方面，一种用于掩盖DDR SDRAM中的写入振荡的数据传送控制设备包括：用于接收从外部输入的数据的数据输入缓冲器；用于接收从外部输入的数据选通信号并输出第一和第二控制信号的数据选通缓冲器；用于响应于第一和第二控制信号而存储从数据输入缓冲器输出的信号的数据锁存器；用于输出第三控制信号以控制数据选通缓冲器的操作的数据选通缓冲控制器；以及用于在写入操作期间检测写入操作周期，并因此输出第四控制信号以控制数据选通缓冲控制器的写入操作周期检测器，其中，在数据选通信号全部正常输入后，第三控制信号禁止数据选通缓冲器以从外部掩盖该振荡。
优选的是，第四控制信号在写入指令输入时启动并在写入操作周期完成时被禁止，并且倘若第四控制信号被禁止，则第三控制信号禁止数据选通缓冲器。
本发明的另一方面提供了一种用于掩盖DDR SDRAM中的写入振荡的数据传送控制方法，该方法包括以下步骤：通过数据输入缓冲器接收从外部输入的数据；通过数据选通缓冲器接收从外部输入的数据选通信号并输出第一和第二控制信号；响应于第一和第二控制信号而将从数据输入缓冲器输出的数据存储到数据锁存器；输出第三控制信号以通过控制器控制数据选通缓冲器的操作；以及在写入操作期间检测写入操作周期，并输出第四信号以控制数据选通缓冲控制器，其中第三控制信号掩盖DDR SDRAM中的写入振荡，第三控制信号在写入操作周期期间启动数据选通缓冲器并在写入操作周期完成时禁止该数据选通缓冲器。
附图说明
在结合附图阅读下列详细描述之后，本发明的上述目的以及其它特征和优点将变得更加清楚，其中：
图1是图示了在相关技术的DDR SDRAM的写入操作中使用的数据传送控制器的示意方框图；
图2图示了在图1中使用的信号的波形图；
图3是图示了根据本发明的用于掩盖DDR SDRAM中的写入振荡的数据传送控制器的方框图；以及
图4图示了图3中使用的信号的波形图。
具体实施方式
下面将更详细地描述本发明的优选实施例，其示例在附图中示出。在任何可能的地方，在整个附图和说明书中将使用相同的附图标记来表示相同或类似的部件。
图3是图示了根据本发明的用于掩盖DDR SDRAM中的写入振荡的数据传送控制器的方框图。
如图3所示，用于掩盖DDR SDRAM中的写入振荡的数据传送控制器包括：用于接收从外部输入的数据的数据输入缓冲器300；用于接收从外部输入的数据选通信号并输出第一和第二控制信号rdinclk、fdinclk的数据选通缓冲器310；用于响应于第一和第二控制信号而存储从数据输入缓冲器300输出的数据的数据锁存器320；用于输出第三控制信号dis_dsz以控制数据选通缓冲器310的操作的数据选通缓冲控制器330；以及用于在写入操作期间感应写入操作部分并输出用于控制控制器330的第四控制信号en_wt的写入操作周期检测器340。
图2的写入操作周期检测器340与内部时钟CLK同步。此外，写入操作周期检测器340接收所产生的用于写入指令的脉冲信号wtp以及在写入操作期间使用的CAS信号casp，并输出用于控制控制器330的信号en_wt。图4中示出了此输出信号en_wt的波形。输出信号en_wt的特征在于从ds信号的最后的下降沿到低电平的转变，这所表示的意思将在后面进行描述。
在下文中，将简要描述数据传送控制器的全部操作，然后将接着详细描述写入操作的最后阶段处的写入振荡。为了作为参考，图4是图3中图示的方框图中使用的信号的波形图。
首先，图3中示出的数据传送控制器的全部操作如下：
1)在写入操作期间，数据输入缓冲器300、数据选通缓冲器310、以及写入操作周期检测器340响应于en_dinz信号而启动。
2)从外部输出的数据din通过数据输入缓冲器300传送到输出线in、inz。
3)以脉冲型施加的数据选通信号ds通过数据选通缓冲器310输出脉冲型信号rdinclk、fdinclk。
4)当数据选通信号ds处于上升沿时，传送到数据输入缓冲器300的输出线in、inz的数据与rdinclk信号同步，并被存储在数据锁存器320中。另一方面，当数据选通信号ds处于下降沿时，传送到数据输入缓冲器300的输出线in、inz的数据与fdinclk信号同步，并被存储在数据锁存器320中。
5)响应于数据输入选通信号dinstb，将数据锁存器320中存储的数据传送到全局输入/输出线gio。
6)在步骤3)的输出信号fdinclk还被施加到数据选通缓冲控制器330上(如上所述，数据选通缓冲控制器330由en_dinz信号启动)。此外，从写入操作周期检测器340产生的控制信号en_wt控制选通缓冲器在输入写入指令时为启动状态，并在写入操作部分结束时禁止数据选通缓冲器330。倘若控制信号en_wt被禁止，则从数据选通缓冲控制器330输出的控制信号dis_dsz禁止数据选通缓冲器(参考图4)。当数据选通缓冲器ds_buffer被禁止时，其中ds信号上发生振荡的部分(其对应于图4中ds信号的“a”部分)由控制信号dis_dsz(如图4中的dis_dsz信号的掩盖周期“b”所示)进行掩盖。因此，只有有效数据可以被传送到全局输入/输出线。
在下文中，将DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7和DQ8数据通过数据输入缓冲器300的输入线依次输入。
更多细节如下：
1)响应于第一数据选通信号ds上的上升沿，将第一数据DQ1存储在数据锁存器320中。
2)响应于第一数据选通信号ds的下降沿，将第二数据DQ2存储在数据锁存器320中。然后，通过dinstb信号将存储在数据锁存器320中的第一和第二数据DQ1、DQ2传送到全局输入/输出线gio。因此，第一写入操作完成。
3)对于写入操作开始后的一段预定时间，数据选通缓冲控制器330输出信号以启动数据选通缓冲器310。因此，如图4所示，数据选通缓冲控制器330的输出信号dis_dsz在正常写入操作周期内维持其高电平。因此，已接收了数据选通信号ds的数据选通缓冲器310正常输出输出信号rdinclk、fdinclk。
4)处于上升和下降沿的第二、第三、以及第四数据选通信号ds的操作与步骤1)、2)和3)中描述的操作相同。同时，写入操作周期检测器340输出仅用于正常施加数据选通信号ds的部分的高电平使能信号en_wt，并将该使能信号施加到数据选通缓冲控制器330。
5)在施加第四数据选通信号ds以后，写入操作周期检测器340的输出信号en_wt转变为低电平，从而使数据选通缓冲控制器330的输出信号dis_dsz转变为低电平。因此，数据选通缓冲器310被禁止。所以，尽管振荡可能发生在数据选通信号ds上，但存储在数据锁存器320中的数据可被安全地传送到全局输入/输出线gio。
从上面的描述可以清楚地看出，本发明提供了一种用于控制数据选通信号的正常操作周期，并且还阻断(或掩盖)在数据选通信号的操作周期之后发生的振荡的装置。
尽管可以提出其它对电路结构的修改而不脱离本发明的精神和范围，但是本领域技术人员将会理解的是，用于通过控制数据选通缓冲器的正常操作周期而掩盖振荡的相关发明或启示均在本发明的范围内。
总之，用于掩盖DDR SDRAM中的写入振荡的数据传送控制设备可方便地用来仅掩盖在写入操作期间具有振荡问题的周期，以便可以消除在写入操作期间的任何不必要的操作，并且可以通过消除写入错误而实现更稳定的写入操作。
在附图和说明书中，已经披露了本发明的典型优选实施例，并且，尽管采用了专门术语，但它们仅用于一般性的和说明性的含义而并非出于限定的目的，本发明的范围在所附权利要求中阐述。

Claims (6)

1.一种用于掩盖DDR SDRAM中写入振荡的数据传送控制设备，包括：
数据输入缓冲器，用于接收从设备的外部输入的数据；
数据选通缓冲器，用于接收从设备的外部输入的数据选通信号并输出第一和第二控制信号；
数据锁存器，用于响应于第一和第二控制信号而存储从数据输入缓冲器输出的数据；
数据选通缓冲控制器，用于输出第三控制信号以控制数据选通缓冲器的操作；以及
写入操作周期检测器，用于在写入操作期间检测写入操作周期，并因此输出第四控制信号以控制数据选通缓冲控制器，其中第三控制信号在写入操作周期内启动数据选通缓冲器并在写入操作完成时禁止该数据选通缓冲器。
2.根据权利要求1的数据传送控制设备，其中第四控制信号在输入写入指令时启动并在写入操作周期完成时被禁止，并且倘若第四控制信号被禁止，则第三控制信号禁止数据选通缓冲器。
3.一种用于掩盖DDR SDRAM中的写入振荡的数据传送控制设备，该设备包括：
数据输入缓冲器，用于接收从外部输入的数据；
数据选通缓冲器，用于接收从外部输入的数据选通信号并输出第一和第二控制信号；
数据锁存器，用于响应于第一和第二控制信号而存储从数据输入缓冲器输出的数据；
数据选通缓冲控制器，用于输出第三控制信号以控制数据选通缓冲器的操作；以及
写入操作周期检测器，用于在写入操作期间检测写入操作周期，并因此输出第四控制信号以控制数据选通缓冲控制器，其中在数据选通信号全部正常输入之后，第三控制信号禁止数据选通缓冲器以从设备的外部掩盖振荡。
4.根据权利要求3的数据传送控制设备，其中第四控制信号在输入写入指令时启动并当写入操作周期完成时被禁止，并且倘若第四控制信号被禁止，则第三控制信号禁止数据选通缓冲器。
5.一种用于掩盖DDR SDRAM中的写入振荡的数据传送控制方法，该方法包括以下步骤：
通过数据输入缓冲器接收从外部输入的数据；
通过数据选通缓冲器接收从外部输入的数据选通信号并输出第一和第二控制信号；
响应于第一和第二控制信号，将从数据输入缓冲器输出的数据存储在数据锁存器中；
输出第三控制信号以通过控制器控制数据选通缓冲器；以及
在写入操作期间检测写入操作周期并输出第四信号以控制数据选通缓冲控制器，其中第三控制信号在写入操作周期期间启动数据选通缓冲器，并在写入操作周期完成时禁止该数据选通缓冲器。
6.根据权利要求5的数据传送控制方法，其中第四控制信号在输入写入指令时启动并在写入操作周期完成时被禁止，并且倘若第四控制信号被禁止，则第三控制信号禁止数据选通缓冲器。
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