CN1571951A - 具有单倍数据率和双倍数据率功能的先入先出存储装置 - Google Patents

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Abstract

先入先出(FIFO)存储装置包括多个存储器，这些存储器配置为支持与写时钟信号(WCLK)同步操作的双倍数据率(DDR)或单倍数据率(SDR)写模式和与读时钟信号(RCLK)同步操作的DDR或SDR读模式的任意组合。所述FIFO存储装置在读端口和写端口上均提供了灵活的×4N、×2N和×N总线匹配，并允许在写时钟信号和读时钟信号的上升沿与下降沿上读写数据。还提供了可有效处理任何宽度DDR写模式与SDR读模式或任何宽度SDR写模式与任何宽度DDR读模式的定制标志产生和重传电路。

Description

具有单倍数据率和双倍数据 率功能的先入先出存储装置
发明领域
本发明涉及到集成电路存储装置，更具体地说，涉及到集成电路先入先出(FIFO)存储装置。
发明背景
半导体存储装置通常可根据存储功能、数据存取模式和数据存储机制的本质进行分类。例如，在只读存储器(ROM)和读写存储器(RWM)之间有着典型的区别。RWM一般的优点是提供了具有可比数据存取时间的读写功能。通常在RWM中，数据存储在“静态”存储器的触发器中，或者作为“动态”存储器中电容器上的预设电平存储。正如本领域的技术人员将理解的那样，静态存储器只要有电源就可保持其数据，但动态存储器要求定期刷新数据以补偿可能的电荷泄漏。由于RWM使用有源电路存储数据，在终止供电时其中存储的数据会丢失，因此，它们属于称为“易失性”存储装置的存储装置类。另一方面，ROM可将数据编码成电路拓扑(例如，通过熔断熔丝，去除二极管等等)。由于后面这种类型的数据存储装置可以是硬连线的，因此，数据无法修改，但可以读取。由于ROM中存储的数据在终止供电后通常不会丢失，因此，ROM通常也属于称为“非易失性”存储装置的存储装置类。最近时期开发的其他类型的存储装置通常称为非易失性读写(NVRWM)存储装置。例如，这些类型的存储装置包括EPROM(可擦可编程只读存储器)、E2PROM(电可擦可编程只读存储器)和闪速存储器。
另一种存储装置分类方法通常基于可能的数据存取顺序。这里，大多数存储装置属于随机存取类，这表示存储位置可以随机顺序读取或写入。尽管大多数存储装置提供随机存取，但通常只有随机存取RWM存储器使用简称RAM。或者，存储装置可限制数据存取顺序以实现更短的数据存取时间，减少设计面积和/或提供专用功能。这种专用存储装置的示例包括诸如先入先出(FIFO)存储装置、后进先出(LIFO或“堆栈”)存储装置、移位寄存器及按内容寻址的存储器(CAM)等缓冲存储装置。
半导体存储装置的最后一种分类方法基于与存储器中存储单元相关联的数据输入和数据输出端口的数量。例如，虽然大多数存储装置中具有只提供一个端口的基本单元，用于数据传输的输入和输出通路共享该端口，但具有更高带宽要求的存储装置中通常拥有带多个输入和输出端口的单元。但是，基本存储单元的端口增加通常增加了这些更高带宽存储装置的复杂性和布局面积要求。
单端口存储装置通常在需要快速数据存取时使用静态RAM单元制造，而在低成本成为主要要求时使用动态RAM单元制造。许多FIFO存储装置使用基于双端口RAM的设计，它带有自递增的内部读写指针，以取得快速直通(fall-through)功能。正如本领域的技术人员将理解的那样，直通功能通常以对之前为空的FIFO的写周期结束到可开始对该数据的读操作的时间来衡量。在A.K.Sharma的题为“半导体存储装置：技术、测试和可靠性”(“Semiconductor Memories：Technology，Testing，and Reliability”，IEEE Press(1997))的论文第2.2.7节中，更完整地描述和图解了示例FIFO存储装置。
具体地说，基于双端口SRAM的FIFO通常利用单独的读指针和写指针，以有利地使读操作和写操作彼此独立进行，并在写入双端口SRAM FIFO的数据可立即读取时实现直通功能。由于这些读操作和写操作可独立进行，因此，可提供具有不同频率的独立读时钟和写时钟，以使FIFO充当以不同速率工作的外设之间的缓冲器。不过，典型的基于双端口SRAM的FIFO主要缺点是其中的每个双端口SRAM单元具有较大的单位单元面积。因此，对于给定的半导体芯片大小，双端口缓冲存储装置通常提供比单端口缓冲存储装置少的存储容量。例如，使用标准DRAM单元作为占用一个(1)面积单位的参考单位单元时，单端口SRAM单位单元通常可占用四(4)个面积单位，而双端口SRAM单位单元通常可占用十六(16)个面积单位。而且，双端口SRAM FIFO的较大单位单元限制写操作数量超出读操作数量的程度，即，限制了FIFO的容量。
为了解决双端口缓冲存储装置的这些限制，已将单端口缓冲存储装置改进为，除其他方面外，可在给定芯片大小的情况下实现较高的数据容量。例如，在授予Ko等人的，转让给本发明受让人的题为“高密度FIFO的交错体系结构和方法”(Interleaving ArchitectureAnd Method For A High Density FIFO)的美国专利5546347中，公开了具有高容量和使用较小单端口存储单元的存储装置。然而，只使用单端口存储单元通常阻止了对同一存储单元中的数据同时进行读写访问，这意味着单端口缓冲存储装置通常具有比可比双端口存储装置更慢的直通时间。而且，单端口缓冲存储装置可能使用复杂的仲裁硬件来控制读写操作的排序和排队。
授予Kobayashi的美国专利5371708也公开了一种FIFO存储装置，它包含单端口存储器阵列、用于保持从存储器阵列读出的数据的读数据寄存器及用于保持到存储器阵列的写入数据的写入数据寄存器。还提供了旁路开关，用于将数据从写入数据寄存器传送到读数据寄存器，以便在测试FIFO以检测其中是否存在缺陷期间可使存储器阵列被旁路。然而，象上述单端口缓冲存储装置一样，同时进行数据的读写访问是不可行的。
共同授让的美国专利No.5978307、5982700和5998478公开了直通功能通常很快的FIFO存储装置。这些存储缓冲器中包含中等容量的三端口存储器阵列，其中有非线性三端口单元列，这些三端口存储器阵列共同形成了四个单独的寄存器和容量大得多的、具有单位单元面积减小的单元的附加存储器阵列(例如DRAM阵列)。三端口存储器阵列具有读端口、写端口和双向输入/输出端口。三端口存储器阵列经双向输入/输出端口在内部与附加存储器阵列进行通信，经读数据端口和写数据端口与外部设备(例如外设)通信。还由双向交叉点开关提供有效的方向控制电路，该开关在存储器写时间间隔内将双向输入/输出端口的端子(线路IO和IOB)并行电连接到附加存储器阵列中的位线(BL和BLB)，反之，在存储器读时间间隔内也是如此。
尽管存在上述的FIFO存储装置，仍需要开发功能扩展且数据容量增加的更高速的FIFO存储装置。还需要为诸如网络、视频、电信和数据通信之类的应用提供较快数据传送的FIFO存储装置。
发明概述
根据本发明第一实施例的先入先出(FIFO)存储装置包括多个存储器，这些存储器配置为支持与写时钟信号(WCLK)同步操作的双倍数据率(DDR)或单倍数据率(SDR)写模式和与读时钟信号(RCLK)同步操作的DDR或SDR读模式的任意组合。这些FIFO存储装置还在读端口和写端口上均提供灵活的×4N、×2N和×N总线匹配，并允许在写时钟信号和读时钟信号的上升沿与下降沿上读写数据。这些FIFO存储装置代表了提高数据率而不增加输入或输出总线宽度或装置内部速度的重要备选方案。在需要缓冲大量数据和匹配宽度不等总线的应用中，它们也有效。还提供了可有效处理DDR和SDR读模式与写模式的任意组合的定制标志产生和重传电路。
这些FIFO存储装置可包括写控制电路，在FIFO存储装置处于DDR写模式时，该电路为多个存储器提供与写时钟信号的上升沿和下降沿同步的写入数据。同样地，可包括读控制电路，以便在FIFO存储装置处于DDR读模式时，从多个存储器接收与读时钟信号的上升沿和下降沿同步的读出数据。写控制电路还可配置为在FIFO存储装置处于单倍数据率(SDR)写模式时，向多个存储器提供与写时钟信号的前沿同步的写入数据。在FIFO存储装置处于单倍数据率(SDR)读模式时，读控制电路可配置为从多个存储器接收与读时钟信号的前沿同步的读出数据。
根据这些第一实施例的一个方面，多个存储器可包括第一和第二存储器，所述第一和第二存储器在DDR写模式期间，在写时钟信号的交替的上升沿和下降沿上接收交替往返序列中的写入数据。这些第一和第二存储装置还可在DDR读模式期间以交替往返顺序提供读出数据。根据这些第一实施例的另一方面，多个存储器包括配置成优选的四元组结构的第一、第二、第三和第四存储器。另外，在支持×4N写入数据宽度的DDR写模式下操作时，写控制电路四元组结构中的每个存储器提供与写时钟信号两(2)个连续周期的上升沿和下降沿同步的序列中4N比特写入数据，其中，N表示正整数。或者，在支持×2N写入数据宽度的DDR写模式操作时，写控制电路为四元组结构中的每个存储器按序提供与写时钟信号四(4)个连续周期的后沿同步的4N比特写入数据。最后，在支持×N写入数据宽度的DDR写模式操作时，写控制电路为四元组结构中的每个存储器按序提供与写时钟信号八(8)个连续周期中每隔一个周期的后沿同步的4N比特写入数据。
根据这些第一实施例中的又一方面，在支持×4N写入数据宽度的SDR写模式操作时，写控制电路为四元组结构中的每个存储器按序提供与写时钟信号四(4)个连续周期的前沿同步的4N比特写入数据。在SDR写模式操作且支持×2N写入数据宽度时，写控制电路为四元组结构中的每个存储器按序提供与写时钟信号八(8)个连续周期中每隔一个周期的前沿同步的4N比特写入数据。最后，在SDR写模式操作且支持×N写入数据宽度时，写控制电路为四元组结构中的每个存储器按序提供与写时钟信号十六(16)个连续周期中每第四个周期的前沿同步的4N比特写入数据。FIFO存储装置在DDR和SDR读模式任意组合下操作时，也执行类似操作。
根据本发明第二实施例的先入先出(FIFO)存储装置包括多个存储器和一个输入多路转换器，在FIFO存储装置处于双倍数据率(DDR)写模式时，该输入多路转换器为多个存储器提供与写时钟信号的上升沿和下降沿同步的写入数据。FIFO存储装置还可包括输出多路转换器，在FIFO存储装置处于DDR读模式时，该输出多路转换器从所述多个存储器接收与读时钟信号的上升沿和下降沿同步的读出数据。输入多路转换器可包括输入数据缓冲器和电连接到输入数据缓冲器输出的主锁存器。还可设置第一总线匹配电路以支持×4N、×2N和×N写模式的任意组合。此第一总线匹配电路电连接到主锁存器的输出。还配置了从锁存器。此从锁存器的输入电连接到第一总线匹配电路对应输出，而其输出电连接到多个存储器。
输出多路转换器还可包括第二总线匹配电路，其输入通过电连接从多个存储器接收读出数据。还可设置第一和第二输出寄存器，其输入电连接到第二总线匹配电路的第一和第二输出端口。根据这些第二实施例的优选方面，输出多路转换器包括重定向多路转换器，该重定向多路转换器具有电连接到第一和第二输出端口的第一和第二输入及电连接到第一输出寄存器的输入的输出。此重定向多路转换器最好对单倍数据率选择信号作出响应。在FIFO存储装置处于单倍数据率(SDR)读操作模式时，此单倍数据率选择信号使第二输出寄存器被旁路。
根据本发明第三实施例的先入先出(FIFO)存储装置可包括多个多端口高速缓冲存储器，这些存储器配置为支持双倍数据率(DDR)或单倍数据率(SDR)写模式和DDR或SDR读模式的任意组合。这些多端口高速缓冲存储器可包括第一和第二四端口高速缓冲存储器。每个这些四端口高速缓冲存储器可包括数据输入寄存器、多路转换器和输出寄存器。数据输入寄存器可具有电连接到四端口高速缓冲存储器第一端口的输入和电连接到四端口高速缓冲存储器第二端口的输出。多路转换器对至少一个选择信号作出响应，并具有电连接到数据输入寄存器输出的第一输入和电连接到四端口高速缓冲存储器第三端口的第二输入。输出寄存器具有电连接到多路转换器输出的输入和电连接到四端口高速缓冲存储器第四端口的输出。
根据本发明第四实施例的先入先出(FIFO)存储装置可包括多个存储器和读控制电路；这些存储器配置为支持与读时钟信号的前沿和后沿同步操作的双倍数据率(DDR)读模式；读控制电路可处理重传操作。此读控制电路可标记响应于DDR读模式期间读时钟信号第一周期的后沿而从FIFO存储装置读出的数据。此标记操作可对有效标记信号作出响应。读控制电路还可执行对有效重传信号作出响应的重传操作。这些重传操作可包括成对重传数据，即首先重传以前响应读时钟信号第一周期的前沿而从FIFO存储装置读出的数据，接着重传以前在读时钟信号第一周期后沿上读出的标记读数据。
本发明的实施例最好还包括标志电路，可处理具有DDR读写模式的FIFO存储装置内的空、几乎空、全满和几乎满状态。在FIFO存储装置处于DDR写模式时，此标志电路最好通过把由写时钟信号后沿生成的写计数器值与由读时钟信号前沿生成的读计数器值进行比较，从而评估FIFO存储装置中的空(或几乎空)条件。在FIFO存储装置处于DDR读模式时，此标志电路还可通过把由读时钟信号后沿生成的读计数器值与由写时钟信号前沿生成的写计数器值进行比较，从而评估FIFO存储装置中的全满(或几乎满)条件。还可以提供包括不止两(2)个或四(4)个存储器的其他FIFO存储装置实施例，这些存储器串联操作以提供DDR和SDR模式的任意组合。
附图简述
图1是根据本发明实施例的先入先出(FIFO)存储装置的高层框图；
图2是根据本发明实施例，采用四元组存储器结构的FIFO存储装置方框图；
图3是说明根据图2所示FIFO存储装置的优选数据输入多路转换器特征的方框图；
图4是说明根据图2所示FIFO存储装置的优选数据输出多路转换器的特征的方框图；
图5是说明在图2所示FIFO存储装置配置为×40双倍数据率(DDR)写操作模式时，该存储装置所执行的操作的时序图；
图6A是说明在图2所示FIFO存储装置配置为×40双倍数据率(DDR)读操作模式时，该存储装置所执行的操作的时序图；
图6B是说明在图2所示FIFO存储装置配置为×40双倍数据率(DDR)读操作模式时，该存储装置所执行的操作的另一时序图；
图7是说明在图2所示FIFO存储装置配置为×10双倍数据率(DDR)写操作模式时，该存储装置所执行的操作的时序图；
图8是说明在图2所示FIFO存储装置配置为×10双倍数据率(DDR)读操作模式时，该存储装置所执行的操作的时序图；
优选实施例说明
现在将参照附图，更全面地描述本发明，附图中展示了本发明的优选实施例。然而，本发明可以许多不同形式来体现，而不应视为局限于本文所述的实施例；确切地说，提供这些实施例是为了使本公开内容更彻底和完整，从而让本领域的技术人员充分领会本发明范围。同样的标号指示所有图中相同的要素，信号线及其上的信号可通过相同的参考字符引用。信号名称附带的前缀符号“/”表示信号是低电平有效信号。低电平有效可改为高电平有效，并且将这样的信号描述为例如低电平有效的信号不应视为将本文所述的实施例限制为仅使用此类信号。
根据本发明第一实施例的先入先出(FIFO)存储装置100可包括由输入寄存器202、可包含多个存储器的核心存储块214和提供数据给输出缓冲器228的输出寄存器212所确定的数据通路。还提供了具有串行输入SI和串行输出SO引脚的偏移寄存器204。提供此偏移寄存器204用于保持与标志逻辑电路206相关的可编程偏移信息。偏移寄存器204还可提供旁路核心存储块214的并行输入到输出数据通路。还提供了写控制逻辑电路216、写指针218及读控制逻辑电路210、读指针208。FIFO存储装置100还包括总线配置逻辑220、复位逻辑电路222和JTAG边界扫描控制电路224。还提供了HSTL I/O控制电路226。FIFO存储装置100的这些部件的操作在本文及以下文献中予以充分描述：2001年8月23日提交的题为“具有双倍数据率(DDR)功能的FIFO存储装置”(FIFO Memory Device Having DualData Rate(DDR)Capability)、序列号为60/314393的美国申请，此申请的公开内容通过引用结合于本文中。
这些FIFO存储装置100配置为支持与写时钟信号(WCLK)同步操作的双倍数据率(DDR)或单倍数据率(SDR)写模式和与读时钟信号(RCLK)同步操作的DDR或SDR读模式的任意组合。如图1所示，这些FIFO存储装置在写端口(数据输入)和读端口(数据输出)上提供了灵活的×4N、×2N和×N总线匹配，其中，N是正整数(例如，N＝10)。有利地是，这些FIFO存储装置支持在写时钟信号与读时钟信号两者的上升沿和下降沿上读写数据。还提供了可有效处理DDR和SDR读模式与写模式任意组合的定制标志记生成电路、标记电路和重传电路。这些FIFO存储装置100还提供扩展的存储容量。具体地说，FIFO存储装置100最好包括配置成优选的四元组结构的第一、第二、第三和第四存储器。这种四元组结构除提供高容量以外，还因为增加了对每个存储器的连续读写访问之间的间隔而提高了最少的可接受读写周期次数。根据本发明其他实施例的FIFO存储装置100还可包括基于两(2)个、六个(6)、八(8)个或存储装置的其他奇偶组合的结构。
根据第一实施例，每个FIFO存储装置100可具有数据输入端口(Dn)和数据输出端口(Qn)，两个端口均可采用40比特、20比特或10比特数据宽。这些数据宽度在主复位周期内由外部控制引脚的状态：输入宽度(IW)、输出宽度(OW)和总线匹配(BM)引脚来确定。输入端口由写时钟(WCLK)输入和写使能(/WEN)输入控制。在/WEN有效并且写单倍数据率(/WSDR)引脚保持“高电平”时，Dn数据输入上的数据可在WCLK的每个上升沿和下降沿写入FIFO。如果/WSDR有效，则只可选择在WCLK的上升沿上写入数据。写使能输入/WEN应是受控信号，且不应固定接地，这是因为在主复位(/MRS)脉冲为“低电平”期间/WEN应为“高电平”。另外，/WSDR引脚应固定为“高电平”或“低电平”，这是因为它不是受控信号，且在FIFO操作期间通常不能更改。在单倍或双倍数据率模式下可选择写操作。对于单倍数据率操作，写入FIFO要求使写单倍数据速率(/WSDR)引脚有效；当使写使能(/WEN)有效时，数据将在WCLK的上升沿写入FIFO存储装置100。对于双倍数据率操作，写入FIFO存储装置要求使/WSDR无效；当/WEN有效时，数据将在WCLK的上升沿和下降沿写入FIFO。
输出端口Qn由读时钟(RCLK)输入和读使能(/REN)输入控制。当/REN有效并且读单倍数据率(/RSDR)引脚保持“高电平”时，在RCLK的每个上升降和下降沿上从FIFO读出数据。如果/RSDR有效，则只可在RCLK的上升沿上选择数据读出。读使能输入/REN应是受控信号，且不应固定接地，这是因为在主复位(/MRS)脉冲为“低电平”期间/REN应为“高电平”。另外，/RSDR引脚应固定为“高电平”或“低电平”，这是因为它在FIFO操作期间通常不能更改。在单倍或双倍数据率模式下可选择读操作。类似于写操作，读取单倍数据率模式下的FIFO要求使读单倍数据速度(/RSDR)引脚有效；当读使能(/REN)有效时，将在RCLK的上升沿从FIFO读出数据。对于双倍数据率操作，读入FIFO要求使/RSDR无效。当/REN无效时，在RCLK的上升沿和下降沿上均可从FIFO存储装置100中读出数据。RCLK和WCLK信号两者的频率可以完全无关地从低频率变到最大频率(fMAX)。通常，不限制RCLK相对于WCLK的频率。
可选择用于2.5V LVTTL或HSTL操作的输入端口。此操作由HSTL输入的状态来选择。设置写片选输入(/WCS)，以供写端口处于HSTL模式时使用。在HSTL操作期间，/WCS输入可用于禁止写端口输入，从而有效地禁止写操作。可选择用于2.5V LVTTL或HSTL操作的输入端口。此操作由HSTL输入的状态来选择。在设置了用于HTSL模式的读端口时，读片选(/RCS)输入还具有禁用读端口输入而省电的优点。
可在FIFO存储装置100的输入和输出端口上选择不同的数据率。总共有四种组合可供选择：双倍数据率到双倍数据率(DDR到DDR)、DDR到单倍数据率(DDR到SDR)、SDR到DDR及SDR到SDR。可使用/WSDR和/RSDR引脚设置速率。例如，要设置输入到输出的DDR到SDR组合，/WSDR将为“高电平”，而/RSDR将为“低电平”。读操作和写操作分别在RCLK和WCLK的上升沿上启动，而不是在下降沿上。如果/REN或/WEN分别在WCLK或RCLK的上升沿后有效，则不会在同一时钟脉冲的下降沿上进行读或写操作。FIFO存储装置100处于DDR写模式时，数据最好始终成对在WCLK的上升沿和下降沿上写入。在FIFO存储装置处于DDR读模式时，数据也成对读出。这种成对读取或写入数据的要求会影响标志和重传操作，这将在下面作更详细的说明。
提供了输出使能(/OE)输入，以对输出进行高阻控制。还提供读片选(/RCS)输入，用于同步使能/禁用读端口控制输入/REN。/RCS输入与读时钟同步，并且还提供对Qn数据输出的高阻控制。在禁用/RCS时，内部将禁用/REN，并且数据输出将处于高阻态。然而，不同于读片选信号，/OE不与RCLK同步。在/OE从“低电平”转换为“高电平”并经一定延时后，输出便转为高阻态。
回送读使能(/EREN)和回送读时钟(/ERCLK)输出用于在从Qn输出发送的数据与输入装置接收的数据之间提供更紧密的同步。通常需要这些来自读端口的输出信号，以便进行高速数据通信。从读端口读出的数据在关于/EREN和ERCLK的输出总线上可用，这在高速读出数据时很有用，因为这时同步很重要。
图1的FIFO存储装置100可在IDT标准模式或首字直通(FWFT)模式下操作。在IDT标准模式下，除非执行特定的读操作，否则写入空FIFO的首字将不会出现在在数据输出线上。由激活/REN和使能RCLK上升沿组成的读操作将把该字从内部存储器移位到数据输出线上。在双倍数据率(DDR)模式下，只有IDT标准模式可用。在FWFT模式下，写入空FIFO的首字将在RCLK三次转换后直接以钟控方式打到数据输出线上。要访问写入FIFO的首字，不必执行读操作。但是，要访问随后写入FIFO的字确实需要/REN为“低电平”。在主复位期间FWFT输入的状态确定在用的定时模式。对于需要比单个FIFO可提供的更多的数据存储容量的应用程序，FWFT定时模式允许通过将FIFO级联，以便进行深度扩展(即，一个FIFO的数据输出连接到下一FIFO的对应数据输入)。且不需要外部逻辑。
FIFO存储装置最好有四个标志引脚/ER(/OR)(读空标志或输出)、/FF(/IR)(满标志或输入就绪)、/PAE(可编程几乎空标志)和/PAF(可编程几乎满标志)。在IDT标准模式下选择/EF和/FF功能。在FWFT模式下选择/IR和/OR功能。/PAE和/PAF标志始终可供使用，无不论采用何种定时模式。/PAE和/PAF标志可单独编程为在存储器的任意点切换。可编程偏移标记了激活/PAE和/PAF标志的内部存储器内的位置，且只可串行编程。要编程设定偏移，则使串行输入使能引脚/SEN有效，于是可在串行时钟SCLK的上升沿通过串行输入(/SI)引脚装入数据。要串行读取偏移寄存器，将串行读使能引脚/SREN设为有效，于是可在SCLK的上升沿经串行输出(SO)引脚读出数据。还提供了四个默认偏移设置，这样，可在距离空边界预定数量位置时标记/PAE，并且/PAF阈值还可标记为距离全满边界的类似预定值。默认偏移值在主复位期间由FSEL0和FSEL1引脚状态设置。
在FIFO存储装置100处于DDR写模式时，标志逻辑电路206最好通过把由内部写时钟信号(如从WCLK派生的WCNTRCLK)后沿生成的写入计数器值(即指针)与由内部读时钟信号(如从RCLK派生的RCNTRCLK)前沿生成的读出计数器值(即指针)进行比较，从而评估FIFO存储装置100中的空(或几乎空)条件。在FIFO存储装置处于DDR读模式时，此标志逻辑电路206还可通过把由内部读时钟信号后沿生成的读计数器值与由内部写时钟信号前沿生成的写计数器值进行比较，从而评估FIFO存储装置100中的全满(或几乎满)条件。上述序列号为60/314393的美国申请对标志逻辑电路206的其他部件和功能作了图解和说明。
在主复位(/MRS)期间会发生以下事件：读指针和写指针设为指向内部FIFO存储器的第一位置，且FWFT引脚选择IDT标准模式或FWFT模式。部分复位信号(/PRS)也将读指针和写指针设为指向存储器的第一位置。然而，部分复位前的定时模式(IDT标准与FWFT)及存储在可编程偏移寄存器中的值保持不变。标志实际上根据部分复位时的定时模式和偏移进行更新。在不希望改编可编程标志时，部分复位信号/PRS对复位工作中的装置很有用。/PAE和/PAF标志的定时分别与RCLK和WCLK同步。同样地，仅在WCLK而不是RCLK的上升沿上确认和更新/PAF标志。
此装置包括利用两个控制输入MARK和/RT(重传)从标记位置重传的功能。如果相对于RCLK使能MARK输入，则会标记在该点读取的存储位置。任何随后的重传操作(/RT转为“低电平”时)会将读指针复位到此“标记”位置。
如果任一时候FIFO未有效地执行操作，则芯片将自动断电。一旦处于断电状态，备用源电流消耗便会降到最低。启动任一操作(通过激活控制输入)将立即使所述装置脱离断电状态。还提供了JTAG测试端口，并且FIFO的边界扫描功能功能齐全，符合IEEE 1449.1标准测试访问端口和边界扫描体系结构。
从标记位置重传操作
从标记位置重传功能允许在用户选定位置上重复读取FIFO数据。FIFO存储装置100先进入重传模式，该重传模式将“标记”起始字并且还设置指针以防止进行的FIFO写操作改写重传数据。重传数据可从“标记”位置重复读取任意次。FIFO存储装置100可随时退出重传模式以进行正常的装置操作。可选择“标记”位置任意次，每次选择会改写以前的标记位置。在双倍数据速率中，数据将始终成对标记。如果在RCLK下降沿上读取标记的数据，则标记的数据将是在RCLK特定周期的上升沿和下降沿上读出的数据单元。上述序列号为60/314393的美国专利申请文献中的图23提供了此重传模式的时序图。重传操作在IDT标准和FWFT模式下均可用。
在IDT标准模式期间，MARK输入为“高电平”及/EF为“高电平”时，RCLK上由低电平到高电平的转变使FIFO存储装置100进入重传模式。RCLK上升沿将FIFO输出寄存器中存在的数据标记为第一重传数据。同样，数据是成对标记的。因此，如果在RCLK的下降沿上读取标记的数据，则重传的第一部分将读出原来在RCLK上升沿读取的数据，紧接着读出原来在读时钟信号RCLK同一周期下降沿(标记的数据)上读取的数据。FIFO保持在重传模式下，直至当MRAK为“低电平”时RCLK上出现上升沿。
一旦设置了标记位置，则可在重传输入(/RT)为“低电平”时由RCLK上的上升沿启动重传。所述装置通过将/EF设置为“低电平”指示开始重传设置，这阻止了正常的读操作。当/EF变为“高电平”时，重传设置完成并且读操作可以从MARK位置上的第一数据单元开始进行。在所有重传操作期间，写操作可正常继续，但将阻止跨过“标记”位置的写操作。
在FWFT模式期间，当MARK输入为“高电平”及/OR为“低电平”时，RCLK上升沿使FIFO存储装置100进入重传模式。RCLK上升沿将FIFO输出寄存器中存在的数据标记为第一重传数据。FIFO保持在重传模式，直至MRAK为“低电平”时出现RCLK上升沿。一旦设置了标记位置，则可在重传输入(/RT)为“低电平”时由RCLK上升沿启动重传。所述装置通过将/OR设置为“高电平”指示开始重传设置，这阻止了读操作。当/OR转为“低电平”时，重传设置结束，并且在/RT转为“高电平”后在下一RCLK上升沿上，将第一重传位置的内容装入输出寄存器。因为选择了FWFT模式，所以首字无论/REN为何都会出现在输出上。对于首字，并不需要/REN上为“低电平”。读取后续所有字要求/REN上为“低电平”以使能RCLK上升沿。上述序列号为60/314393的美国专利申请文献中的图24提供了FWFT模式下的重传时序图。在可以执行重传前，写指针与标记位置之间至少应有1280比特的数据。这1280比特数据对应于32段40比特数据、64段20比特数据或128段10比特数据。一旦设置了标记位置，写指针将无法递增超过标记位置，这防止了改写重传数据。
现在将更全面的描述图1中FIFO存储装置100所示的数据和控制信号。
数据输入(D0-D39)
(D0-D39)是40位宽数据的数据输入，(D0-D19)是20位宽数据的数据输入，或者(D0-D9)是10位宽数据的数据输入。还可能有其他数据宽度。
主复位(/MRS)
只要/MRS输入进入“低电平”状态，便会进行主复位。此操作将内部读写指针设到存储装置的第一位置。/PAE将转为“低电平”，而/PAF将转为“高电平”。如果在主复位期间FWFT为“低电平”，则选择IDT标准模式及/EF和/FF。/EF将转为“低电平”，/FF将转为“高电平”。如果FWFT为“高电平”，则选择首字直通(FWFT)模式及/IR和/OR。/OR将转为“高电平”，/IR将转为“低电平”。诸如OW、IW、BW、FWFT、FSEL0和FSEL1等所有控制设置在主复位周期内定义。在主复位期间，将输出寄存器212初始化为全零。在上电后可以进行写操作之前需要进行主复位。上述序列号为60/314393的美国专利申请文献中的图8更全面的描述了主复位操作的情况。
部分复位(/PRS)
只要/PRS输入进入“低电平”状态，就会完成部分复位。与主复位的情况一样，将内部读指针和写指针设到存储装置的第一位置。/PAE转为“低电平”和/PAF转为“高电平”。如果首字直通模式有效，则/OR将转为“高电平”，而/IR将转为“低电平”。在部分复位之后，偏移寄存器中的所有值保持不变。输出寄存器初始化为全零。部分复位对将读指针和写指针复位到零而不影响FIFO的可编程标志偏移和定时模式非常有用。上述序列号为60/314393的美观专利申请中的图9更全面地示意了这些方面。
首字直通(FWFT)
在主复位期间，FWFT输入的状态确定所述装置是否将在IDT标准模式或首字直通(FWFT)模式下操作。如果在主复位时FWFT为“低电平”，则将选择IDT标准模式。此模式使用空标志(/EF)指示FIFO存储装置100中是否存在任何字。它还使用满标志功能(/FF)指示FIFO存储装置100是否具有任何可写的自由空间。在IDT标准模式下，应使用读使能(/REN)和RCLK请求每个从FIFO中读取的字，包括首字。如果在主复位时，FWFT为“高电平”，则将选择FWFT模式。此模式使用输出就绪(/OR)指示输出(Qn)上是否存在要读取的有效数据。它还使用输入就绪(/IR)信号指示FIFO存储装置100是否具有任何可写的自由空间。在FWFT模式下，写入空FIFO的首字在三个RCLK上升沿后直接去到Qn上而无需将/REN设置为“低电平”。随后的字必须使用读使能(/REN)信号和RCLK来访问。仅在所述装置配置为单倍数据率(SDR)模式时才可以使用FWFT模式。
写时钟(WCLK)
写周期在WCLK输入的上升和/或下降沿上开始。在/WEN和/WCS为“低电平”时，如果选择了写入单倍数据率(/WSDR)引脚，则数据仅将在WCLK的上升沿写入。在/WEN和/WCS为“低电平”时，如果未选择/WSDR，则数据将在WCLK的上升沿和下降沿上写入。数据建立和保持时间必须相对于WCLK从低电平到高电平的转换得到满足。停止WCLK是允许的。注意在WCLK闲置时，/FF、/IR和/PAF标志将不会更新。写时钟和读时钟可相对于彼此异步操作。
写使能(/WEN)
在/WEN输入为“低电平”时，如果FIFO存储装置100未全满，则数据可在每个WCLK周期的上升沿装入该装置中。独立于任何进行的读操按序将数据存储在该存储装置中。/WEN为“高电平”时，新数据不会写入存储装置中。为防止IDT标准模式下的数据溢出，/FF将转为“低电平”，禁止进一步的写操作。在有效的读周期完成后，/FF将转为“高电平”，从而允许写发生。/FF在RCLK周期后经两个WCLK周期+tSKEW更新。为防止FWFT模式下的数据溢出，/IR将转为“高电平”，禁止进一步的写操作。在有效的读周期完成后，/IR将转为“低电平”，从而允许写发生。/IR标志在有效RCLK周期后经两个WCLK周期+tSKEW更新。在IDT标准模式或FWFT模式下FIFO满时会忽略/WEN。
写信号数据率(/WSDR)
写单倍数据率信号为“低电平”时，写端口将设为单倍数据率模式。在此模式下，在/WEN和/WCS为“低电平”时，所有写操作仅在WCLK的上升沿进行。/WSDR为“高电平”时，读端口将设为双倍数据率模式。在此模式下，在/WEN和/WCS为“低电平”时，所有写操作将在WCLK的上升降和下降沿上进行。
读时钟(RCLK)
读周期在RCLK输入的上升和/或下降沿上开始。在/REN和/RCS为“低电平”时，如果选择了读单倍数据率(/RSDR)引脚，则数据将仅在RCLK的上升沿读出。在/REN和/RCS为“低电平”时，如果未选择/RSDR，则数据将在RCLK的上升沿和下降沿上读取。数据建立和保持时间必须相对于RCLK从低电平到高电平的转换得到满足。停止RCLK是允许的。在RCLK闲置时，/EF(/OR)和/PAE标志将不会更新。
读使能(/REN)
在读使能为“低电平”时，可从存储装置中读出数据。在/REN输入为“高电平”时，输出寄存器保持以前的数据，并且不可以将新数据装入输出寄存器中。数据输出Q0-Qn维持以前的数据。在IDT标准模式下，在读片选(/RCS)为“低电平”时，必须使用/REN来请求在Qn上访问的每个字，包括写入空FIFO的首字。在已从FIFO中读出最后一个字时，空标志(/EF)将转为“低电平”，禁止进一步的读操作。在FIFO为空时会忽略/REN。一旦执行了写操作，/EF将转为“高电平”以允许读操作。为了在RCLK的上升沿上读取数据，/RCS和/REN必须为有效“低电平”。在FWFT模式下，写入空FIFO的首字在首次写操作后第三次从低到高的、时长为RCLK+tSKEW的有效转换期间自动出现在输出Qn上。无需让/REN和/RCS变为“低电平”以使首字直通到输出寄存器中。后续所有字要求使用/REN和/RCS执行读操作。在最后一个字已从FIFO中读出后，RCLK从低电平到高电平的转换将使输出就绪(/OR)转为“高电平”，这将禁止随后的读操作。
读单倍数据率(/RSDR)
读单倍数据率引脚为“低电平”时，读端口将设为单倍数据率模式。在此模式下，在/REN和/RCS为“低电平”时，所有读操作仅在RCLK的上升沿进行。/RSDR为“高电平”时，读端口将设为双倍数据率模式。在此模式下，在/REN和/RCS为“低电平”时，所有读操作将在RCLK的上升降和下降沿上进行。
串行时钟(SCLK)
串行时钟用于在可编程偏移寄存器中装入和读出数据。在/SEN为“低电平”时，来自串行输入(SI)的数据可在SCLK的上升沿上装入偏移寄存器。在/SREN为“低电平”时，数据可在SCLK的上升沿上经串行输出(SO)从偏移寄存器读出。
串行使能(/SEN)
/SEN输入是用于对可编程偏移寄存器串行编程的使能信号。它在对偏移寄存器编程时与SI和SCLK结合使用。在/SEN为“低电平”时，可将从串行输入(SI)端输入的数据装入偏移寄存器中，每次SCLK由低到高转换就装入一个比特。在/SEN为“高电平”时，偏移寄存器保持以前的设置且不装入偏移。/SEN在IDT标准模式和FWFT模式下以相同的方式起作用。
串行读使能(/SREN)
/SREN输出是用于读取可编程偏移寄存器值的使能信号。它在读取偏移寄存器时与SI和SCLK结合使用。在/SREN为“低电平”时，数据可从SO输出由偏移寄存器中读出，每次SCLK由低到高转换就读出一个比特。在/SREN为“高电平”时，偏移寄存器读出将停止。只要激活了/SREN，便会从偏移寄存器的第一位置而非读取最后偏移值处开始读取偏移寄存器中的值。/SREN在IDT标准模式和FWFT模式下以相同的方式起作用。
串行输入(SI)
此引脚作为将/PAE和/PAF偏移装入可编程偏移寄存器的串行输入。它与串行时钟(SCLK)和串行使能(/SEN)结合使用。在/SEN为“低电平”时，此输入的数据可装入偏移寄存器，每次SCLK由低到高转换就装入一个比特。
串行输出(SO)
此引脚作为从可编程偏移寄存器中读出/PAE和/PAF偏移值的串行输出。它与串行时钟(SCLK)和允许使能输出(/SREN)结合使用。在/SREN为“低电平”时，偏移寄存器的数据可使用此引脚读出，每次SCLK由低到高转换就读出一个比特。
输出使能(/OE)
在输出使能为“低电平”时，并行输出缓冲器从输出寄存器接收数据。在/OE为“高电平”时，输出数据总线(Qn)转入高阻态。在主复位或部分复位期间，/OE是可将输出数据总线置于高阻态的唯一输入。在复位期间，/RCS输入可以为“高电平”或“低电平”，对输出数据总线没有影响。
读片选(/RCS)
读片选输入提供了对读输出端口的控制。当/RCS转为“低电平”时，RCLK的下一上升沿使Qn输出进入低阻态。在/RCS转为“高电平”时，下一RCLK上升沿使Qn输出恢复高阻态。在主复位或部分复位期间，/RCS输入对Qn输出总线没有影响。/OE提供对Qn输出的高阻控制。如果/OE为“低电平”，则Qn数据输出将为低阻态，而不管/RCS为何，直至复位完成后RCLK的第一个上升沿。随后，如果/RCS为“高电平”，则数据输出将转为高阻态。/RCS输入不影响标志的操作。例如，在将首字写入空FIFO时，/EF信号仍将根据RCLK的上升沿从“低电平”转为“高电平”，而不考虑/RCS输入的状态。
当在FWFT模式下操作FIFO存储装置100时，写入空FIFO的首字将根据RCLK以钟控方式打到输出寄存器中，而不考虑/RCS的状态。如果在写入空FIFO时/RCS为“高电平”，则首字将直通到输出寄存器中，但由于Qn输出处于高阻态，因此，将不能在Qn输出上得到首字。用户必须为访问此首字而使/RCS转为有效的“低电平”，使输出总线置于低阻态。/REN应在/RCS已转为“低电平”后保持“高电平”至少一个周期。在/RCS和/REN为“低电平”下的RCLK上升沿将读出下一字。/RCS引脚还必须是有效的(“低电平”)，以便执行重传。
写片选(/WCS)
如果/WCS保持为“高电平”，则禁止所有写端口输入(仅限于数据)。要在写端口上执行正常的操作，必须使能/WCS。
HSTL选择(HSTL)
可将许多输入或输出设置为HSTL或LVTTL兼容的。如果HSTL为“高电平”，则将选择那些信号的HSTL操作。如果HSTL为“低电平”，则将选择LVTTL。上述序列号为60/314393的美国专利申请文献中第14页和表6更全面地描述了如何配置FIFO存储装置以支持HSTL和LVTTL逻辑电平。
总线匹配(BM、IVV、OW)
引脚BM、IW和OW用于定义输入和输出总线宽度。如表5所示，在主复位期间，这些引脚的状态用于配置装置总线宽度。所有标志将在通过选择总线宽度而确定的字/字节大小边界上操作。标志选择比特(FSEL0和FSEL1)
这些引脚将在主复位期间为/PAE和/PAF标志选择默认偏移值。这些输入引脚的状态在主复位后不应改变。
数据输出(Q0-Q39)
(Q0-Q39)是40位宽数据的数据输出，(Q0-Q19)是20位宽数据的数据输出，或者(Q0-Q9)是10位宽数据的数据输出。
满标志(/FF(/IR))
这是个双用途引脚。在IDT标准模式下，选择满标志(/FF)功能。当FIFO满时，/FF将转为“低电平”，禁止进一步的写操作。在/FF为“高电平”时，则FIFO不满。
在FWFT模式下，选择了输入就绪(/IR)函数。存储空间可用于写入数据时，/IR转为“低电平”。不再有任何自由空间时，/IR转为“高电平”，禁止进一步的写操作。/IR状态不仅可衡量FIFO存储器的内容，而且可对输出寄存器中存在的字计数。因此，在FWFT模式下，使/IR无效必需的总写入次数比在IDT标准模式下使/FF有效所需的次数大1。/FF(/IR)是同步的，并且在WCLK的上升沿上更新。/FF(/IR)是双寄存器缓冲输出。
FIFO装置处于重传模式下时，满标志是根据写指针与“标记”位置的比较而确定的。这不同于正常模式，在正常模式下，满标志是根据写指针与读指针的比较而确定的。
空标志(/EF(/OR))
这是个双用途引脚。在IDT标准模式下，选择了空标志(/EF)功能。在FIFO为空时，/EF将转为“低电平”，禁止进一步的读操作。在/EF为“高电平”时，FIFO不为空。在FWFT模式下，选择了输出就绪(/OR)功能。在写入空FIFO的首字在输出上有效的同时，/OR转为“低电平”。在RCLK由低到高转换将最后一个字从FIFO存储器转移到输出后，/OR保持为“低电平”。仅在真正读出(/REN＝“低电平”且有RCLK)时/OR才转为“高电平”。以前的数据保持在输出上，表示最后一个字已读出。在/OR再次转为“低电平”前禁止读出其他数据。/EF(/OR)是同步的，并且在RCLK的上升沿上更新。在IDR标准模式下，/EF是双寄存器缓冲输出。在FWFT模式下，/OR是三寄存器缓冲输出。
可编程几乎满标志(/PAF)
在FIFO到达几乎满状态时，可编程几乎满标志(/PAF)将转为“低电平”。与满条件的偏移定义了FIFO装置为“几乎”满的点，它是可编程的。在FIFO存储装置100处于重传模式时，可编程的几乎满标志是根据写指针与“标记”位置的比较而确定的。这不同于正常模式，在正常模式下，几乎满标志是根据写指针与读指针的比较而确定的。
可编程几乎空标志(/PAE)
在FIFO装置到达几乎空状态时，可编程几乎空标志(/PAE)将转为“低电平”。在IDT标准模式下，FIFO中存在n个字或更少的字时，/PAE将转为“低电平”。偏移“n”是空偏移值。此空偏移值作为默认值维护，直到由可编程值改写为止。
回送读时钟(ERCLK)
在HSTL和LVTTL模式下提供回送读时钟输出，可通过HSTL来选择。ERCLK是自由振荡的时钟输出，并且将始终跟随RCLK输入而不考虑/REN和/RCS。ERCLK输出在相关时延后跟随RCLK输入。此时延在从Qn输出读数据时为用户提供了更有效的读时钟源。这在高速装置内变量可导致数据存取时间改变时特别有用。存取时间的这些变化可由环境温度、电源电压或装置特性引起。ERCLK输出还补偿了Qn数据输出与接收装置输入之间的走线长度时延。影响数据存取时间的任何变化还将对FIFO装置产生的ERCLK输出具有相应的影响。因此，ERCLK输出电平转换应该始终在相对于数据输出的同一时间位置上。ERCLK经设计而保证比最慢的数据输出(Qn)还慢。上述序列号为60/314393的美国专利申请文献中的图4、图27和图28图解了与回送读时钟相关的其他定时方面。
回送读使能(/EREN)
在HSTL和LVTTL模式下提供回送读使能输出，可通过HSTL选择。/EREN输出用于与ERCLK输出结合使用，并为读装置提供以高速度从Qn输出端口读数据的更有效的方案。RCLK的上升沿将导致/EREN转为有效(“低电平”)。/EREN是/RCS和/REN逻辑“与”的结果。如果FIFO装置为空，则/EREN将保持为高。
现在参照图2，它说明了根据本发明另一实施例的FIFO存储装置110方框图。具体地说，图2说明了采用优选的四元组存储器结构的FIFO存储装置110的数据通路。存储装置的这种四元组结构使FIFO存储装置110能够有效地支持DDR或SDR写模式和DDR或SDR读模式的任意组合。所示四元组结构包括表示为AH和AL的第一对存储装置150a与150b和表示为BH和BL的第二对存储装置160a与160b。根据此实施例的一个优选方面，四元组结构中的每个存储器AH、AL、BH和BL可构成四端口高速缓冲存储器。每个四端口高速缓冲存储器可具有1.31M SRAM单元(即1310720个SRAM单元)的数据容量。每个四端口高速缓冲存储器的此数据容量可通过四(4)个存储单元块实现，每个块容量为516×640(512行+4冗余行)的容量及两个列冗余存储块(每个为516×160)。
受让给本发明受让人、2000年11月22日提交的题为“具有多端口高速缓冲存储阵列的集成电路存储装置及其操作方法”、序列号为09/721478的美国申请中更全面地描述了这些优选的四端口高速缓冲存储器的其他方面，该申请的公开内容通过引用结合于本文中。存储装置(AH、AL、BH、BL)内四个存储单元块中的每个块可理解为如‘478申请的图1-4所示的并排的四端口存储器对，每对中的每个高速缓冲存储器具有160比特的宽度(N＝40)。具体地说，每个存储器AH、AL、BH和BL可包括连接到四(4)个516×640SRAM单元块的四对四端口存储器(例如，QPCACHE0-7)。这些四端口存储器可包括数据输入寄存器、多路转换器和输出寄存器。如‘478申请中图3所示，数据输入寄存器可具有电连接到四端口高速缓冲存储器第一端口的输入和电连接到四端口高速缓冲存储器第二端口的输出。多路转换器对至少一个选择信号作出响应，具有电连接到数据输入寄存器的第一输入和电连接到四端口高速缓冲存储器第三端口的第二输入。输出寄存器具有电连接到多路转换器输出的输入和电连接到四端口高速缓冲存储器第四端口的输出。
图2的FIFO存储装置110包括时钟控制电路120，该电路对读时钟信号RCLK和写时钟信号WCLK作出响应。这些时钟信号RCLK和WCLK可自由振荡，通常表示外部生成的时钟信号。时钟控制电路120还显示为对控制信号BM(总线匹配)、IW(输入宽度)和OW(输出宽度)、低电平有效写单倍数据率信号(/WSDR)和低电平有效读单倍速数据率信号(/RSDR)作出响应。以上参照图1的FIFO存储装置100对这些信号的作用作了更全面的描述。时钟控制电路120生成读计数器时钟信号RCNTRCLK和写计数器时钟信号WCNTRCLK，这两个时钟信号分别作为内部读写时钟信号，有效时分别与读时钟信号RCLK和写时钟信号WCLK同步。读和写计数器时钟信号RCNTRCLK和WCNTRCLK通常不是自由振荡的。时钟控制电路120还生成提供给四元组结构中150a、150b和160a、160b存储器对中每个存储器的内部读时钟信号和写时钟信号。这些内部读时钟信号和写时钟信号表示为WCLK_AH、RCLK_AH、WCLK_AL、RCKL_AL、WCLK_BH、RCLK_BH、WCLK_BL和RCLK_BL。这些内部读时钟信号和写时钟信号可使用其中具有多位计数器的读写时钟控制电路生成，如上述序列号为60/314393的美国申请中所示的那些计数器。然而，还可使用不需要使用计数器来生成内部时钟信号的其他技术。图2的数据通路还包括写控制电路和读控制电路，下面将参照图3-4对此作更全面的描述和图解。根据数据通路的优选方面，写控制电路和读控制电路分别包括输入多路转换器130(显示为DIN_MUX)和输出多路转换器170(显示为DOUT_MUX)。输入和输出多路转换器130和170执行总线匹配功能，并且可在输入端口D0-Dn和输出端口Q0-Qn实现×4N、×2N和×N数据宽度的任意组合。这些输入输出多路转换器130和170显示为直接响应写计数器时钟WCNTRCLK信号和读计数器时钟RCNTRCLK信号。
在图2的FIFO存储装置110处于×40DDR写模式时，将同步于写计数器时钟信号WCNTRCLK的上升沿和下降沿而生成分别提供给四元组结构中存储器150a、150b和160a、160b的内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。具体地说，写计数器时钟信号WCNTRCLK的两(2)个连续周期的每个前沿和后沿将触发WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的前沿。表1说明了时钟控制电路120的此方面，表中写计数器时钟信号WCNTRCLK的两个连续周期表示为WCLK1/2、/WCLK1/2、WCLK2/2和/WCLK2/2。或者，当FIFO存储装置110处于×20DDR写模式时，将同步于写计数器时钟信号WCNTRCLK的连续后沿而生成内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。因此，写计数器时钟信号WCNTRCLK的四(4)个连续周期的每个后沿将触发WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的后沿。时钟控制电路120的这一方面还可通过表1来说明，表1中写计数器时钟信号的四个连续周期的后沿表示为/WCLK1/4、/WCLK2/4、/WCLK3/4和/WCLK4/4。此外，当FIFO存储装置110处于×10DDR写模式时，将同步于写计数器时钟信号WCNTRCLK每隔一个周期的后沿而生成内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。因此，写计数器时钟信号WCNTRCLK八(8)个连续周期的每个周期的每个后沿将触发WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的后沿。在表1中，写计数器时钟信号八个连续周期的每隔一个周期的后沿表示为/WCLK2/8、/WCLK4/8、/WCLK6/8和/WCLK8/8。
 DDR40  DDR20  DDR10  SDR40  SDR20  SDR10
 WCLK_AH  WCLK1/2  /WCLK1/4  /WCLK2/8  WCLK1/4  WCLK2/8  WCLK4/16
 WCLK_AL  /WCLK1/2  /WCLK2/4  /WCLK4/8  WCLK24  WCLK4/8  WCLK8/16
 WCLK_BH  WCLK2/2  /WCLK3/4  /WCLK6/8  WCLK3/4  WCLK6/8  WCLK12/16
 WCLK_BL  /WCLK2/2  /WCLK4/4  /WCLK8/8  WCLK4/4  WCLK8/8  WCLK16/16
                                             表1
相反，当FIFO存储装置110处于×40SDR写模式时，将同步于写计数器时钟信号WCNTRCLK四(4)个连续周期的前沿生成内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，写计数器时钟信号WCNTRCLK四个连续周期的前沿表示为WCLK1/4、WCLK2/4、WCLK3/4和WCLK4/4。当FIFO存储装置110处于×20SDR写模式时，将同步于写计数器时钟信号WCNTRCLK八(8)个连续周期中每隔一个周期的前沿而生成内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，写计数器时钟信号WCNTRCLK八(8)个连续周期中每隔一个周期的前沿表示为/WCLK2/8、/WCLK4/8、/WCLK6/8和/WCLK8/8。最后，当FIFO存储装置110处于×10SDR写模式时，将同步于写计数器时钟信号WCNTRCLK十六(16)个连续周期的每第四个周期的前沿而生成内部写时钟信号WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，写计数器时钟信号WCNTRCLK十六(16)个连续周期的每第四个周期的前沿表示为WCLK4/16、WCLK8/16、WCLK12/16和/WCLK16/16。
 DDR40  DDR20  DDR10  SDR40  SDR20  SDR10
 RCLK_AH  RCLK1/2  /RCLK1/4  /RCLK2/8  RCLK1/4  RCLK2/8  RCLK4/16
 RCLK_AL  /RCLK1/2  /RCLK2/4  /RCLK4/8  RCLK24  RCLK4/8  RCLK8/16
 RCLK_BH  RCLK2/2  /RCLK3/4  /RCLK6/8  RCLK3/4  RCLK6/8  RCLK12/16
 RCLK_BL  /RCLK2/2  /RCLK4/4  /RCLK8/8  RCLK4/4  RCLK8/8  RCLK16/16
                                              表2
与图2的FIFO存储装置110相关的写控制电路最好包括用于将写入数据路由到四元组结构中每个存储器的输入多路转换器130。如图3所示，输入多路转换器130包括从输入总线接收数据，表示为D[39:0]的输入端口和多个输出端口。这些输出端口包括WDA[79:40]、WDA[39:0]和WDB[79:40]、WDB[39:0]，连接到四元组存储器：150a与150b(表示为AH和AL)和160a与160b(表示为BH和BL)。输入多路转换器130还包括从输入总线接收数据的输入寄存器132和一对主锁存器134a与134b，这对主锁存器具有连接到输入寄存器132输出的输入。如图所示，主锁存器134a与134b对第一对互补的内部时钟信号DPCLK和DPCLKB作出响应，这对互补的内部时钟信号最好由外部写时钟信号WCLK生成。第一对互补内部时钟信号DPCLK和DPCLKB可分别具有与互补的写计数器时钟信号WCNTRCLK和WCNTRCLKB类似(或相同)的定时。具体地说，直至FIFO充满时，内部时钟信号DPCLK和DPCLKB可具有与写计数器时钟信号WCNTRCLK和WCNTRCLKB相同的定时，并且一旦FIFO为满，写计数器时钟信号WCNTRCLK和WCNTRCLKB会中止，而内部时钟信号DPCLK和DPCLKB会继续运行。主锁存器134a与134b的输出电连接到与写总线匹配电路138相关联的输入端口DA[39:0]和DB[39:0]。写总线匹配电路138还对写计数器时钟信号WCNTRCLK、低电平有效写单倍数据率信号/WSDR及总线匹配控制信号BM、IW和OW作出响应。
如表3所示，写总线匹配电路138将在输入端口对DA[39:0]和DB[39:0]上接收的写入数据路由到从锁存器142，由从锁存器142将此写入数据传送到多个输出端口WDA[79:40]、WDA[39:0]、WDB[79:40]和WDB[39:0]。从锁存器142对一对多位数据输入锁存器信号DINLDA[7:0]和DINLDB[7:0]作出响应。这些数据输入锁存器信号可由输入多路转换器130内部的时钟控制电路136生成。此时钟控制电路136对写计数器时钟信号WCNTRCLK和写单倍数据率信号/WSDR作出响应。将参照图5和图7的时序图更全面地描述响应于写计数器时钟信号WCNTRCLK和写单倍数据率信号/WSDR的数据输入锁存器信号DINLDA[7:0]和DINLDB[7:0]的定时。
写总线匹配电路138和从锁存器142共同执行表3和表4所示的总线匹配操作。具体地说，这两个表说明了在DDR40写模式期间，40比特的数据将经输出端口WDA[79:40]，从输入端口DA[39:0]写入存储器AH。此写操作将与写计数器时钟信号WCNTRCLK两个连续周期中的第一前沿(WCLK1/2)同步进行。在此之后，40比特的数据将经输出端口WDA[39:0]从输入端口DB[39:0]写入存储器AL。此写操作将与写计数器时钟信号WCNTRCLK两个周期中第一个周期的后沿(/WCLK1/2)同步进行。接着，来自输入端口DA[39:0]的40比特数据将经输出端口WDB[79:40]写入存储器BH。此写操作将与写计数器时钟信号WCNTRCLK两个连续周期中第二个周期的前沿(WCLK2/2)同步进行。最后，来自输入端口DB[39:0]的40比特的数据将经输出端口WDB[39:0]写入存储器BL。此写操作将与写计数器时钟信号WCNTRCLK两个连续周期中第二个周期的后沿(/WCLK2/2)同步进行。这两个表还说明了与写模式的所有其他组合相关的总线匹配和写入定时。具体地说，表3表明了在单倍数据率写模式的任意组合期间，只会利用到写总线匹配电路138的两个输入端口中的第一端口DA[39:0]。
        输出端口   DDR40   DDR20   DDR10   SDR40   SDR20   SDR10
  AH   WDA[79:70]   DA[39:30]   DA[19:10]   DA[9:0]   DA[39:30]   DA[19:10]   DA[9:0]
  WDA[69:60]   DA[29:20]   DA[9:0]   DB[9:0]   DA[29:20]   DA[9:0]   DA[9:0]
  WDA[59:50]   DA[19:10]   DB[19:10]   DA[9:0]   DA[19:10]   DA[19:10]   DA[9:0]
  WDA[49:40]   DA[9:0]   DB[9:0]   DB[9:0]   DA[9:0]   DA[9:0]   DA[9:0]
  AL   WDA[39:30]   DB[39:30]   DA[19:10]   DA[9:0]   DA[39:30]   DA[19:10]   DA[9:0]
  WDA[29:20]   DB[29:20]   DA[9:0]   DB[9:0]   DA[29:20]   DA[9:0]   DA[9:0]
  WDA[19:10]   DB[19:10]   DB[19:10]   DA[9:0]   DA[19:10]   DA[19:10]   DA[9:0]
  WDA[9:0]   DB[9:0]   DB[9:0]   DB[9:0]   DA[9:0]   DA[9:0]   DA[9:0]
  BH   WDB[79:70]   DA[39:30]   DA[19:10]   DA[9:0]   DA[39:30]   DA[19:10]   DA[9:0]
  WDB[69:60]   DA[29:20]   DA[9:0]   DB[9:0]   DA[29:20]   DA[9:0]   DA[9:0]
  WDB[59:50]   DA[19:10]   DB[19:10]   DA[9:0]   DA[19:10]   DA[19:10]   DA[9:0]
  WDB[49:40]   DA[9:0]   DB[9:0]   DB[9:0]   DA[9:0]   DA[9:0]   DA[9:0]
  BL   WDB[39:30]   DB[39:30]   DA[19:10]   DA[9:0]   DA[39:30]   DA[19:10]   DA[9:0]
  WDB[29:20]   DB[29:20]   DA[9:0]   DB[9:0]   DA[29:20]   DA[9:0]   DA[9:0]
  WDB[19:10]   DB[19:10]   DB[19:10]   DA[9:0]   DA[19:10]   DA[19:10]   DA[9:0]
  WDB[9:0]   DB[9:0]   DB[9:0]   DB[9:0]   DA[9:0]   DA[9:0]   DA[9:0]
                                                                      表3
    输出端口   DDR40   DDR20   DDR10   SDR40   SDR20  SDR10
 AH   WDA[79:70]   WCLK1/2   WCLK1/4   WCLK1/8   WCLK1/4   WCLK1/8  WCLK1/16
  WDA[69:60]   WCLK1/2   WCLK1/4   /WCLK1/8   WCLK1/4   WCLK1/8  WCLK2/16
  WDA[59:50]   WCLK1/2   /WCLK1/4   WCLK2/8   WCLK1/4   WCLK2/8  WCLK3/16
  WDA[49:40]   WCLK1/2   /WCLK1/4   /WCLK2/8   WCLK1/4   WCLK2/8  WCLK4/16
 AL   WDA[39:30]   /WCLK1/2   WCLK2/4   WCLK3/8   WCLK2/4   WCLK3/8  WCLK5/16
  WDA[29:20]   /WCLK1/2   WCLK2/4   /WCLK3/8   WCLK2/4   WCLK3/8  WCLK6/16
  WDA[19:10]   /WCLK1/2   /WCLK2/4   WCLK4/8   WCLK2/4   WCLK4/8  WCLK7/16
  WDA[9:0]   /WCLK1/2   /WCLK2/4   /WCLK4/8   WCLK2/4   WCLK4/8  WCLK8/16
 BH   WDB[79:70]   WCLK2/2   WCLK3/4   WCLK5/8   WCLK3/4   WCLK5/8  WCLK8/16
  WDB[69:60]   WCLK2/2   WCLK3/4   /WCLK5/8   WCLK3/4   WCLK5/8  WCLK10/16
  WDB[59:50]   WCLK2/2   /WCLK3/4   WCLK6/8   WCLK3/4   WCLK6/8  WCLK11/16
  WDB[49:40]   WCLK2/2   /WCLK3/4   /WCLK6/8   WCLK3/4   WCLK6/8  WCLK12/16
 BL   WDB[39:30]   /WCLK2/2   WCLK4/4   WCLK7/8   WCLK4/4   WCLK7/8  WCLK13/16
  WDB[29:20]   /WCLK2/2   WCLK4/4   /WCLK7/8   WCLK4/4   WCLK7/8  WCLK14/16
  WDB[19:10]   /WCLK2/2   /WCLK4/4   WCLK8/8   WCLK4/4   WCLK8/8  WCLK15/16
  WDB[9:0]   /WCLK2/2   /WCLK4/4   /WCLK8/8   WCLK4/4   WCLK8/8  WCLK16/16
                                                             表4
与图2中FIFO存储装置相关联的读控制电路最好包括输出多路转换器170，此多路转换器为从四元组结构中每个存储器接收的数据选路由。如图4所示，输出多路转换器170包括具有读总线匹配电路172，它具有多个输入数据端口QPA[79:40]、QPA[39:0]、QPB[79:40]和QPB[39:0]，这些端口接收从四元组结构中存储器AH、AL、BH和BL读出的数据。总线匹配电路172还对读计数器时钟RCNTRCLK、总线匹配控制信号BM、IW、OW及低电平有效读单倍数据率信号/RSDR作出响应。如表5所示，总线匹配控制信号的二进制值确定输入和输出多路转换器130与170的路由配置。
BM IW   OW     写端口宽度     读端口宽度
低电平 低电平   低电平     ×40     ×40
高电平 低电平   低电平     ×40     ×20
高电平 低电平   高电平     ×40     ×10
高电平 高电平   低电平     ×20     ×40
高电平 高电平   高电平     ×10     ×40
                             表5
读总线匹配电路172还具有这样的输入数据端口，当FIFO存储装置110处于从标记位置重传(RTM)DDR读模式时，该输入数据端口从一对标记寄存器174a与174b接收标记的读出数据单元(MKDATA、MKDATAB)。如图所示，这些标记寄存器174a与174b对可从读计数器时钟信号RCNTRCLK派生得到的一对标记数据时钟信号MKDCLK和MKDCLKB作出响应。图6A-6B的时序图更全面地描述了正常读操作期间这些标记数据时钟信号MKDCLK和MKDCLKB的定时。
读总线匹配电路172的输出端口QPOUTA和QPOUTB连接到相应的第一和第二输出寄存器182a与182b。这些输出寄存器182a与182b具有电连接到FIFO存储装置110的输出引脚Q[39:0](表示为输出管脚184)。第一和第二输出寄存器182a与182b的输出还反馈到标记寄存器174a与174b的输入，这样，这些标记寄存器始终保持当前可用的读出数据。然而，为响应×40、×20或×10DDR读模式期间的有效标记信号MARK，标记的读出数据单元从第一和第二输出寄存器182a与182b馈送到并保持在标记寄存器174a与174b中，直至收到重传请求。在SDR读模式期间，一对标记寄存器中只有一个标记寄存器在用。一旦收到了有效标记请求，标记数据时钟信号MKDCLK和MKDCLKB便会中止，以防止标记数据在读时钟信号RCLK的下一周期被随后读出的数据所改写，下面将参照图6A6B时序图对此作更全面的图解和说明。
仍参照图4的输出多路转换器170，提供重定向多路转换器178，以便在FIFO存储装置110处于SDR读模式且第二输出寄存器182b保持待用时将读总线匹配电路172的输出端口QPOUTB重定向到第一输出寄存器182a。第一和第二输出寄存器182a与182b对一对管脚读时钟PADRCLK和PADRCLKB作出响应。这对管脚时钟信号的定时由图6A-6B和图8予以更全面的说明。标记数据时钟信号MKDCLK和MKDCLKB、管脚读时钟信号PADRCLK和PADRCLKB及单倍数据率选择信号SDR_SEL由时钟控制电路176生成。此时钟控制电路对读计数器时钟信号RCNTRCLK和低电平有效读单倍数据率信号/RSDR作出响应。单倍数据率选择信号SDR_SEL的二进制值可用于在FIFO存储装置170处于SDR读模式时控制是否将输出端口QPOUTA或QPOUTB导向第一输出寄存器182a。
如表6和表7所示，在DDR读模式期间，将从存储器AH读出的、在读总线匹配电路172输入端口QPA[79:40]上接收的数据传送到输出端口QPOUTA，并同步于读计数器时钟信号RCNTRCLK两个连续周期中第一个周期的前沿锁存到第一输出寄存器182a中。在读计数器时钟信号RCNTRCLK下半个周期间，将从存储器AL读出的、在读总线匹配电路172输入端口QPA[39:0]上接收的数据传送到输出端口QPOUTB，并同步于读计数器时钟信号RCNTRCLK两个连续周期中第一个周期后沿锁存到第二输出寄存器182b中。在读计数器时钟信号RCNTRCLK的第二周期期间，将从存储器BH读出的、在输入端口QPB[79:40]上接收的数据传送到输出端口QPOUTA，并同步于读计数器时钟信号RCNTRCLK两个连续周期中第二个周期的前沿锁存到第一输出寄存器182a中。最后，在第二个周期的后半个周期内，将从存储器BL读出的、在输入端口QPB[39:0]上接收的数据传送到输出端口QPOUTB，并同步于读计数器时钟信号RCNTRCLK两个连续周期中第二个周期后沿锁存到第二输出寄存器182b中。表6和表7还显示了所有其他读模式操作的定时和总线匹配。在SDR读模式期间，提供给输出端口QPOUTB的所有数据通过重定向多路转换器178路由到第一输出寄存器182a，并且第二输出寄存器182b保持无效状态(PADRCLKB保持为低)。
    输入端口 DDR40   DDR20  DDR10  SDR40  SDR20  SDR10
AH QPA[79:70] QPOUTA[39:30]   QPOUTA[19:10]  QPOUTA[9:0]  QPOUTA[39:30]  QPOUTA[19:10]  QPOUTA[9:0]
QPA[69:60] QPOUTA[29:20]   QPOUTA[9:0]  QPOUTB[9:0]  QPOUTA[29:20]  QPOUTA[9:0]  QPOUTB[9:0]
QPA[59:50] QPOUTA[19:10]   QPOUTB[19:10]  QPOUTA[9:0]  QPOUTA[19:10]  QPOUTB[19:10]  QPOUTA[9:0]
QPA[49:40] QPOUTA[9:0]   QPOUTB[9:0]  QPOUTB[9:0]  QPOUTA[9:0]  QPOUTB[9:0]  QPOUTB[9:0]
AL QPA[39:30] QPOUTB[39:30]   QPOUTA[19:10]  QPOUTA[9:0]  QPOUTB[39:30]  QPOUTA[19:10]  QPOUTA[9:0]
QPA[29:20] QPOUTB[29:20]   QPOUTA[9:0]  QPOUTB[9:0]  QPOUTB[29:20]  QPOUTA[9:0]  QPOUTB[9:0]
QPA[19:10] QPOUTB[19:10]   QPOUTB[19:10]  QPOUTA[9:0]  QPOUTB[19:10]  QPOUTB[19:10]  QPOUTA[9:0]
QPA[9:0] QPOUTB[9:0]   QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]
BH QPB[79:70] QPOUTA[39:30]   QPOUTA[19:10]  QPOUTA[9:0]  QPOUTA[39:30]  QPOUTA[19:10]  QPOUTA[9:0]
QPB[69:60] QPOUTA[29:20]   QPOUTA[9:0]  QPOUTB[9:0]  QPOUTA[29:20]  QPOUTA[9:0]  QPOUTB[9:0]
QPB[59:50] QPOUTA[19:10]   QPOUTB[19:10]  QPOUTA[9:0]  QPOUTA[19:10]  QPOUTB[19:10]  QPOUTA[9:0]
QPB[49:40] QPOUTA[9:0]   QPOUTB[9:0]  QPOUTB[9:0]  QPOUTA[9:0]  QPOUTB[9:0]  QPOUTB[9:0]
BL QPB[39:30] QPOUTB[39:30]   QPOUTA[19:10]  QPOUTA[9:0]  QPOUTB[39:30]  QPOUTA[19:10]  QPOUTA[9:0]
QPB[29:20] QPOUTB[29:20]   QPOUTA[9:0]  QPOUTB[9:0]  QPOUTB[29:20]  QPOUTA[9:0]  QPOUTB[9:0]
QPB[19:10] QPOUTB[19:10]   QPOUTB[19:10]  QPOUTA[9:0]  QPOUTB[19:10]  QPOUTB[19:10]  QPOUTA[9:0]
QPB[9:0] QPOUTB[9:0]   QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]  QPOUTB[9:0]
                                                                      表6
      输出端口   DDR40   DDR20   DDR10     SDR40     SDR20     SDR10
  AH   QPA[79:70]   RCLK1/2   RCLK1/4   RCLK1/8     RCLK1/4     RCLK1/8     RCLK1/16
  QPA[69:60]   RCLK1/2   RCLK1/4   /RCLK1/8     RCLK1/4     RCLK1/8     RCLK2/16
  QPA[59:50]   RCLK1/2   /RCLK1/4   RCLK2/8     RCLK1/4     RCLK2/8     RCLK3/16
  QPA[49:40]   RCLK1/2   /RCLK1/4   /RCLK2/8     RCLK1/4     RCLK2/8     RCLK4/16
  AL   QPA[39:30]   /RCLK1/2   RCLK2/4   RCLK3/8     RCLK2/4     RCLK3/8     RCLK5/16
  QPA[29:20]   /RCLK1/2   RCLK2/4   /RCLK3/8     RCLK2/4     RCLK3/8     RCLK6/16
  QPA[19:10]   /RCLK1/2   /RCLK2/4   RCLK4/8     RCLK2/4     RCLK4/8     RCLK7/16
  QPA[9:0]   /RCLK1/2   /RCLK2/4   /RCLK4/8     RCLK2/4     RCLK4/8     RCLK8/16
  BH   QPB[79:70]   RCLK2/2   RCLK3/4   RCLK5/8     RCLK3/4     RCLK5/8     RCLK8/16
  QPB[69:60]   RCLK2/2   RCLK3/4   /RCLK5/8     RCLK3/4     RCLK5/8     RCLK10/16
  QPB[59:50]   RCLK2/2   /RCLK3/4   RCLK6/8     RCLK3/4     RCLK6/8     RCLK11/16
  QPB[49:40]   RCLK2/2   /RCLK3/4   /RCLK6/8     RCLK3/4     RCLK6/8     RCLK12/16
  BL   QPB[39:30]   /RCLK2/2   RCLK4/4   RCLK7/8     RCLK4/4     RCLK7/8     RCLK13/16
  QPB[29:20]   /RCLK2/2   RCLK4/4   /RCLK7/8     RCLK4/4     RCLK7/8     RCLK14/16
  QPB[19:10]   /RCLK2/2   /RCLK4/4   RCLK8/8     RCLK4/4     RCLK8/8     RCLK15/16
  QPB[9:0]   /RCLK2/2   /RCLK4/4   /RCLK8/8     RCLK4/4     RCLK8/8     RCLK16/16
                                                                 表7
现在参照图5的时序图，×40DDR写操作从将外部低电平有效写片选EX_WCSL(/WCS)设为“低电平”，然后将外部低电平有效写使能信号EX_WENL(/WEN)设为“低电平”开始。如上所述，接收的自由振荡的外部写时钟信号EX_WCLK可用于生成真正互补的内部写计数器时钟信号WCNTRCLK和WCNTRCLKB，WCNTRCLK和WCNTRCLKB控制FIFO存储装置100和110内的写操作定时等。如图所示，内部写计数器时钟信号WCNTRCLK每隔一个周期的前沿(如上升沿)触发与存储器AH相关联的写时钟信号(WCLK_AH)的前沿。内部写计数器时钟信号WCNTRCLK每隔一个周期的后沿(如下降沿)触发与存储器AL相关联的写时钟信号(WCLK_AL)的前沿。亦以类似方式生成写时钟信号WCLK_BH和WCLK_BL。
触发了写时钟信号WCLK_AH前沿的内部写计数器时钟信号WCNTRCLK的前沿还触发四个数据输入锁存器信号DINLDA[7:4]的前沿。生成数据输入锁存器信号的这种操作由图3所示的时钟控制电路136执行。这些数据输入锁存器信号DINLDA[7:4]使从锁存器142锁存四组×10数据，并经从锁存器142的输出端口WDA[79:40]将此写入数据提供给存储器AH。此写入数据表示为DIN[39:0]。触发了写时钟信号WCLK_AL前沿的内部写计数器时钟信号WCNTRCLK的后沿还触发另外四个数据输入锁存器信号DINLDA[3:0]的前沿。这些数据输入锁存器信号DINLDA[3:0]使从锁存器142锁存四组×10数据，并经从锁存器142的输出端口WDA[39:140]将此数据提供给存储器AL。同样地，WCLK_BH和WCLK_BL的前沿还分别触发有效数据输入锁存器信号DINLDB[7:4]和DINLDB[3:0]的产生。现在参照图6A-6B的时序图，×40DDR读操作可从将外部低电平有效读片选EX_RCSL(/RCS)设为“低电平”，并将外部低电平有效读使能信号EX_RENL(/REN)设为“低电平”开始。接收的自由振荡的外部读时钟信号EX_RCLK可用于生成真正互补的内部读计数器时钟信号RCNTRCLK和RCNTRCLKB(未显示)，RCNTRCLK和RCNTRCLKB控制FIFO存储装置100和110内的读操作定时等。如图所示，外部读时钟信号EX_RCLK每隔一个周期的前沿(如上升沿)触发内部读计数器时钟信号RCNTRCLK的前沿，而这又触发与存储器AH相关联的读时钟信号(RCLK_AH)的前沿。外部读时钟信号EX_RCLK每隔一个周期的后沿(如下降沿)间接触发与存储器AL相关联的读时钟信号(RCLK_AL)的前沿。亦以类似方式产生读时钟信号RCLK_BH和RCLK_BL。
图4所示的时钟控制电路176还生成第一脉冲串和第二脉冲串；第一脉冲串作为与外部读时钟信号EX_RCLK的前沿同步的高电平有效管脚读时钟信号PADRCLK；第二脉冲串是与外部读时钟信号EX_RCLK后沿同步的互补高电平有效管脚读时钟信号PADRCLKB。这些管脚读时钟信号用于将读出数据锁存到第一和第二寄存器182a与182b中。将此读出数据锁存得到了输出数据Q[39:0]流，该数据流随外部读时钟信号EX_RCLK的每个前沿和后沿而改变。时钟控制电路176还用于生成一对互补的标记数据时钟信号MKDCLK和MKDCLKB，这对信号提供给单独的标记寄存器174a与174b。这些标记数据时钟信号用于将标记的读出数据MKDATA[39:0]和MKDATAB[39:0]单元(即成对)锁存到标记寄存器中。
图6A-6B的时序图还显示了外部高电平有效标记信号EX_MARK和外部低电平有效重传信号EX_RTL(/RT)。具体而言，如图6A所示，导致将读出数据Q[39:0]＝69锁存到第一输出寄存器182a的EX_RCLK上升沿后随即出现的标记信号EX_MARK的上升沿会触发将该同一数据Q[39:0]＝69锁存到第一标记寄存器174a中，随后将后面的数据Q[39:0]＝70锁存到第二标记寄存器174b中。之后，在外部标记信号EX_MARK保持高电平时，不将随后读出的数据提供给标记寄存器。这使得标记寄存器能够响应于低电平有效重传信号/RT，立即将读出数据的第一标记单元(经读总线匹配电路172)送到输出Q[39:0]。在无延时地提供第一标记单元数据的同时，FIFO存储装置内的读指针可复位到标记位置后的下一读出位置，随后可进行以上所述的读操作，以读出随后的数据项。同样地，如图6B时序图所示，导致将读出数据Q[39:0]＝70锁存到第二输出寄存器182b的EX_RCLK上升沿后随即出现的标记信号EX_MARK的上升沿会触发将该同一数据Q[39:0]＝70锁存到第二标记寄存器174b。之后，在外部标记信号EX_MARK保持为高电平时，不将随后读出的数据提供给标记寄存器。
部分由时钟控制电路176提供的读控制电路与输出多路转换器170的部件的组合可用于标记响应DDR读模式期间内部读时钟信号第一周期的后沿而从FIFO存储装置110中读出的数据。由此电路执行的重传操作可包括成对重传数据，即首先重传以前响应读时钟信号第一周期的前沿从FIFO存储装置读出的数据，接着重传原来在读时钟信号第一周期后沿上读出的标记的读出数据。
图7-8时序图类似于图5和图6A-6B的时序图，但是，写模式和读模式已从×40DDR写模式和读模式更改为×10SDR写模式和读模式。具体地说，图7是说明采用×10总线匹配的单倍数据率写操作的时序图。如图所示，在对存储器AH、AL、BH和BL之一执行×40写操作前，需要四个连续的内部写计数器时钟信号WCNTRCLK。写计数器时钟信号WCNTRCLK的每个前沿锁存来自数据输入端口DIN[9:0]的10个新数据比特。响应于写计数器时钟信号WCNTRCLK的每个前沿，图3的时钟控制电路136生成十六(16)个数据输入锁存器信号DINLDA[7]、DUBKDA[6]，...，DINLDB[7]，...，DINLDB[0]中相应的一个信号。在可以对存储器AH、AL、BH和BL之一执行×40写操作前，从锁存器142需要按序接收这些信号中的四个信号。
图8是说明采用×10总线匹配的单倍数据率读操作的时序图。如图所示，在可以对存储器AH、AL、BH和BL之一执行×40读操作前，需要四个连续的外部读计数器时钟信号EX_RCLK。由于单倍数据率模式有效，因此不产生互补的高电平有效管脚读时钟信号PADRCLKB，这意味着第二输出寄存器182b保持待用状态。外部读时钟信号EX_RCLK的每个前沿在管脚读时钟信号线PADRCLK上触发高电平有效脉冲，并将10比特新读出的数据锁存到第一输出寄存器182a和输出端口Q[9:0]。
在附图和说明书中公开了本发明的典型优选实施例，虽然采用了具体的术语，但它们只用于一般性的描述而非限制；本发明的范围由所附权利要求书陈述。

Claims (42)

1.一种先入先出存储装置，它包括：
多个存储器，这些存储器配置为支持与写时钟信号同步操作的双倍数据率或单倍数据率写模式和与读时钟信号同步操作的双倍数据率或单倍数据率读模式的任意组合。
2.如权利要求1所述的装置，其特征在于还包括：
写控制电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述写控制电路配置为向所述多个存储器提供与所述写时钟信号的上升沿和下降沿同步的写入数据；以及
读控制电路，在所述先入先出存储装置处于所述双倍数据率读模式时，所述读控制电路配置为从所述多个存储器接收与所述读时钟信号的上升沿和下降沿同步的读出数据。
3.如权利要求2所述的装置，其特征在于，在所述先入先出存储装置处于单倍数据率写模式时，所述写控制电路配置为向所述多个存储器提供与所述写时钟信号的前沿同步的写入数据；以及在所述先入先出存储装置处于单倍数据率读模式时，所述读控制电路配置为从所述多个存储器接收与所述读时钟信号的前沿同步的读出数据。
4.如权利要求3所述的装置，其特征在于，在所述先入先出存储装置处于所述双倍数据率写模式或所述单倍数据率写模式时，所述写控制电路配置为支持×4N、×2N和×N写入数据宽度的任意组合，其中，N是整数。
5.如权利要求4所述的装置，其特征在于，所述先入先出存储装置处于所述双倍数据率读模式或所述单倍数据率读模式时，所述读控制电路配置为支持×4N、×2N和×N读出数据宽度的任意组合。
6.如权利要求5所述的装置，其特征在于，所述多个存储器至少包括第一、第二、第三和第四存储器。
7.如权利要求6所述的装置，其特征在于，所述多个存储器中的每个存储器包括多端口高速缓冲先入先出存储装置。
8.如权利要求6所述的装置，其特征在于，在所述写控制电路支持所述×4N写入数据宽度时的所述双倍数据率写模式期间，所述写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号两(2)个连续周期的前沿和后沿同步的4N比特写入数据。
9.如权利要求8所述的先入先出存储装置，其特征在于，在所述写控制电路支持所述×2N写入数据宽度时的所述双倍数据率写模式期间，所述数据写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号四(4)个连续周期的后沿同步的4N比特写入数据。
10.如权利要求9所述的先入先出存储装置，其特征在于，在所述写控制电路支持所述×N写入数据宽度时的所述双倍数据率写模式期间，所述写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号八(8)个连续周期中每隔一个周期的后沿同步的4N比特写入数据。
11.如权利要求10所述的先入先出存储装置，其特征在于，在所述写控制电路支持所述×4N写入数据宽度时的所述单倍数据率写模式期间，所述写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号四(4)个连续周期的前沿同步的4N比特写入数据。
12.如权利要求11所述的先入先出存储装置，其特征在于，在所述写控制电路支持所述×2N写入数据宽度时的所述单倍数据率写模式期间，所述写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号八(8)个连续周期中每隔一个周期的前沿同步的4N比特写入数据。
13.如权利要求12所述的先入先出存储装置，其特征在于，在所述写控制电路支持所述×N写入数据宽度时的所述单倍数据率写模式期间，所述写控制电路配置为向所述第一、第二、第三和第四存储器中的每个存储器按序提供与所述写时钟信号的十六(16)个连续周期中每第四个周期的前沿同步的4N比特写入数据。
14.一种先入先出存储装置，它包括：
多个存储器；以及
一个输入多路转换器，在所述先入先出存储装置处于双倍数据率写模式时，所述输入多路转换器配置为向所述多个存储器提供与写时钟信号的上升沿和下降沿同步的写入数据。
15.如权利要求14所述的装置，其特征在于还包括：
输出多路转换器，在所述先入先出存储装置处于双倍数据率读模式时，所述输出多路转换器从所述多个存储器接收与读时钟信号的上升沿和下降沿同步的读出数据。
16.如权利要求14所述的装置，其特征在于，所述输入多路转换器包括：
输入数据缓冲器；
电连接到所述输入数据缓冲器输出的主锁存器；
电连接到所述主锁存器输出的第一总线匹配电路；以及
电连接到所述第一总线匹配电路输出的从锁存器。
17.如权利要求15所述的装置，其特征在于，所述输出多路转换器包括：
第二总线匹配电路，所述第二总线匹配电路具有通过电连接从所述多个存储器接收读出数据的输入；以及
第一和第二输出寄存器，所述第一和第二输出寄存器具有电连接到所述第二总线匹配电路的第一和第二输出端口的输入。
18.如权利要求17所述的装置，其特征在于，所述输出多路转换器还包括具有电连接到所述第一和第二输出端口的第一和第二输入和电连接到所述第一输出寄存器的输入的输出。
19.如权利要求18所述的装置，其特征在于，所述重定向多路转换器对单倍数据率选择信号作出响应，所述选择信号可在所述先入先出存储装置处于操作的单倍数据率读模式时使所述第二输出寄存器被旁路。
20.如权利要求15所述的装置，其特征在于，所述输入多路转换器包括：
输入数据缓冲器；
电连接到所述输入数据缓冲器输出的主锁存器；
电连接到所述主锁存器输出的第一总线匹配电路；以及
电连接到所述第一总线匹配电路输出的从锁存器。
21.如权利要求20所述的装置，其特征在于，所述输出多路转换器包括：
第二总线匹配电路，所述第二总线匹配电路具有通过电连接从所述多个存储器接收读出数据的输入；以及
第一和第二输出寄存器，所述第一和第二输出寄存器具有电连接到所述第二总线匹配电路的第一和第二输出端口的输入。
22.如权利要求21所述的装置，其特征在于，所述输出多路转换器还包括具有电连接到所述第一和第二输出端口的第一和第二输入和电连接到所述第一输出寄存器的输入的输出。
23.如权利要求22所述的装置，其特征在于，所述重定向多路转换器对单倍数据率选择信号作出响应，所述选择信号可在所述先入先出存储装置处于单倍数据率读操作模式时使所述第二输出寄存器被旁路。
24.如权利要求15所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中的空条件。
25.如权利要求15所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率读模式时，所述标志电路配置为通过把由所述读时钟信号后沿生成的读计数器值与由所述写时钟信号前沿生成的写计数器值进行比较，从而评估所述先入先出存储装置中的满条件。
26.如权利要求15所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中可编程的几乎空条件。
27.如权利要求15所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率读模式时，所述标志电路配置为通过把由所述读时钟信号后沿生成的读计数器值与由所述写时钟信号前沿生成的写计数器值进行比较，从而评估所述先入先出存储装置中可编程的几乎满条件。
28.一种先入先出存储装置，它包括：
多个存储器，这些存储器配置为支持与写时钟信号同步操作的双倍数据率或单倍数据率写模式和与读时钟信号同步操作的双倍数据率或单倍数据率读模式的任意组合；以及
标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中的空条件。
29.如权利要求28所述的装置，其特征在于，在所述先入先出存储装置处于所述双倍数据率读模式时，所述标志电路配置为通过把由所述读时钟信号后沿生成的读计数器值与由所述写时钟信号前沿生成的写计数器值进行比较，从而评估所述先入先出存储装置中的满条件。
30.一种先入先出存储装置，它包括：
多个多端口高速缓冲存储器，所述多个多端口高速缓冲存储器配置为支持与写时钟信号同步操作的双倍数据率或单倍数据率写模式和与读时钟信号同步操作的双倍数据率或单倍数据率读模式的任意组合。
31.如权利要求30所述的装置，其特征在于，所述多个多端口高速缓冲存储器包括第一和第二四端口高速缓冲存储器。
32.如权利要求31所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中的空条件。
33.如权利要求30所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中的空条件。
34.如权利要求31所述的装置，其特征在于，所述第一四端口高速缓冲存储器包括：
数据输入寄存器，具有电连接到所述第一四端口高速缓冲存储器第一端口的输入和电连接到所述四端口高速缓冲存储器第二端口的输出；
对至少一个选择信号作出响应的多路转换器，所述多路转换器具有电连接到所述数据输入寄存器输出的第一输入和电连接到所述第一四端口高速缓冲存储器第三端口的第二输入；以及
输出寄存器，具有电连接到所述多路转换器输出的输入和电连接到所述第一四端口高速缓冲存储器第四端口的输出。
35.如权利要求34所述的装置，其特征在于还包括标志电路，在所述先入先出存储装置处于所述双倍数据率写模式时，所述标志电路配置为通过把由所述写时钟信号后沿生成的写计数器值与由所述读时钟信号前沿生成的读计数器值进行比较，从而评估所述先入先出存储装置中的空条件。
36.一种先入先出存储装置，它包括：
多个存储器，这些存储器配置为支持与读时钟信号的前沿和后沿同步操作的双倍数据率读模式；以及
读控制电路，所述读控制电路配置为响应有效标记信号，标记响应所述双倍数据率读模式期间所述读时钟信号的第一周期的后沿而从所述先入先出存储装置读出的数据；并且还配置为响应有效的重传信号而重传读出数据流，所述读出数据流以以前响应所述读时钟信号的所述第一周期的前沿而从所述先入先出存储装置读出的数据开始，随后是所述标记的读出数据。
37.如权利要求36所述的存储装置，其特征在于，以前响应所述读时钟信号的所述第一周期的前沿而从所述先入先出存储装置读出的数据是从所述多个存储器中的第一个存储器读出的；以及响应所述读时钟信号的所述第一周期的后沿而从所述先入先出存储装置读出的数据是从所述多个存储器中的第二个存储器读出的。
38.如权利要求36所述的存储装置，其特征在于，所述读控制电路配置为，在读时钟信号前沿期间响应出现的有效标记信号而标记所述读出数据。
39.如权利要求38所述的存储装置，其特征在于，所述读控制电路配置为，在读时钟信号前沿期间响应出现的有效重传信号而启动读出数据的重传。
40.一种先入先出存储装置，它包括：
多个存储器，这些存储器配置为支持与写时钟信号同步操作的双倍数据率或单倍数据率写模式和与读时钟信号同步操作的双倍数据率或单倍数据率读模式的任意组合；以及
标志电路，在所述先入先出存储装置处于所述双倍数据率读模式时，所述标志电路配置为通过把由时间上紧随有效标记信号后沿的所述读时钟信号周期后沿生成的标记的读计数器值与由所述写时钟信号前沿生成的写计数器值进行比较，从而评估所述先入先出存储装置中的满条件。
41.如权利要求40所述的存储装置，其特征在于，所述标记电路配置为通过将所述标记的读计数器值与所述写计数器值和可编程几乎满偏移进行比较，从而评估所述先入先出存储装置中的几乎满条件。
42.一种先入先出存储装置，它包括：
第一、第二、第三和第四四端口高速缓冲存储器，它们配置成四元组结构，既支持双倍数据率又支持单倍数据率写模式。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892893B (zh) * 2005-07-08 2011-08-31 茂德科技股份有限公司 集成电路记忆体及其操作方法
CN102568560A (zh) * 2011-09-13 2012-07-11 钰创科技股份有限公司 适用于双倍/单倍数据速率的存储器存取电路
CN102610269A (zh) * 2012-01-17 2012-07-25 中国科学院半导体研究所 一种多读单写片内存储器
CN102981776A (zh) * 2011-09-06 2013-03-20 联发科技股份有限公司 双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
CN101677019B (zh) * 2008-09-18 2014-07-16 深圳市朗科科技股份有限公司 闪存的流水线读取方法及系统
CN109358835A (zh) * 2018-10-25 2019-02-19 天津市滨海新区信息技术创新中心 Fifo存储器及其数据传输方法
CN111341376A (zh) * 2020-03-11 2020-06-26 展讯通信（上海）有限公司 Sram时序测试电路及测试方法
CN111399802A (zh) * 2020-03-24 2020-07-10 天津飞腾信息技术有限公司 多电源域多时钟域先进先出队列、集成电路芯片及计算机设备
TWI714930B (zh) * 2018-12-21 2021-01-01 瑞昱半導體股份有限公司 控制系統、控制方法及其非暫態電腦可讀取媒體
CN112181703A (zh) * 2020-09-28 2021-01-05 中国人民解放军国防科技大学 支持容处理器与内存板间软错误重发机制的cam及应用方法
CN113867681A (zh) * 2021-09-30 2021-12-31 海光信息技术股份有限公司 数据处理方法及装置、数据处理设备和存储介质

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076610B2 (en) * 2000-11-22 2006-07-11 Integrated Device Technology, Inc. FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
JP2004062630A (ja) * 2002-07-30 2004-02-26 Fujitsu Ltd Ｆｉｆｏメモリ及び半導体装置
KR100498448B1 (ko) * 2002-09-30 2005-07-01 삼성전자주식회사 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법
US7051229B2 (en) * 2002-12-03 2006-05-23 Alcatel Canada Inc. Logical bus overlay for increasing the existing system bus data rate
US7209983B2 (en) * 2003-07-03 2007-04-24 Integrated Device Technology, Inc. Sequential flow-control and FIFO memory devices that are depth expandable in standard mode operation
US7088627B1 (en) * 2003-07-29 2006-08-08 Xilinx, Inc. Column redundancy scheme for non-volatile flash memory using JTAG input protocol
US7120075B1 (en) * 2003-08-18 2006-10-10 Integrated Device Technology, Inc. Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching
US20050050375A1 (en) * 2003-08-29 2005-03-03 Mark Novak Memory interface system and method
KR100556907B1 (ko) * 2003-10-20 2006-03-03 엘지전자 주식회사 Ｎａｎｄ형 플래시 메모리 장치
US7133324B2 (en) * 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US7447812B1 (en) 2004-03-23 2008-11-04 Integrated Device Technology, Inc. Multi-queue FIFO memory devices that support flow-through of write and read counter updates using multi-port flag counter register files
US7071748B2 (en) * 2004-04-26 2006-07-04 Atmel Corporation Charge pump clock for non-volatile memories
WO2005124556A2 (en) * 2004-06-14 2005-12-29 Koninklijke Philips Electronics N.V. Interface device for debugging and/or tracing a computer system comprising one or multiple masters and one or multiple slaves working together.
US7523232B2 (en) * 2004-07-26 2009-04-21 Integrated Device Technology, Inc. Mark/re-read and mark/re-write operations in a multi-queue first-in first-out memory system
US7870310B2 (en) * 2004-07-26 2011-01-11 Integrated Device Technology, Inc. Multiple counters to relieve flag restriction in a multi-queue first-in first-out memory system
US8230174B2 (en) * 2004-07-26 2012-07-24 Integrated Device Technology, Inc. Multi-queue address generator for start and end addresses in a multi-queue first-in first-out memory system
US7805552B2 (en) 2004-07-26 2010-09-28 Integrated Device Technology, Inc. Partial packet write and write data filtering in a multi-queue first-in first-out memory system
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines
US7502377B2 (en) * 2004-10-29 2009-03-10 Intel Corporation PCI to PCI express protocol conversion
US20060155940A1 (en) 2005-01-10 2006-07-13 Mario Au Multi-queue FIFO memory systems that utilize read chip select and device identification codes to control one-at-a-time bus access between selected FIFO memory chips
JP4606216B2 (ja) * 2005-03-24 2011-01-05 富士通セミコンダクター株式会社 通信データ制御装置
US7366823B2 (en) * 2005-05-11 2008-04-29 Broadcom Corporation Method and system for memory access
US7831882B2 (en) 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US9459960B2 (en) * 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
US7660183B2 (en) 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
US20070073932A1 (en) * 2005-09-13 2007-03-29 Alcatel Method and apparatus for a configurable data path interface
US7460431B1 (en) * 2005-10-03 2008-12-02 Altera Corporation Implementation of double data rate embedded memory in programmable devices
US7414916B1 (en) * 2005-12-16 2008-08-19 Altera Corporation Using dedicated read output path to reduce unregistered read access time for FPGA embedded memory
US7603496B2 (en) * 2006-01-23 2009-10-13 Arm Limited Buffering data during data transfer through a plurality of channels
US8588354B2 (en) * 2006-02-09 2013-11-19 Flextronics Ap, Llc Egress pointer smoother
FR2898455A1 (fr) * 2006-03-13 2007-09-14 Thomson Licensing Sas Procede et dispositif de transmission de paquets de donnees
US7565466B2 (en) * 2006-03-22 2009-07-21 Infineon Technologies Ag Memory including an output pointer circuit
US7949863B2 (en) * 2006-03-30 2011-05-24 Silicon Image, Inc. Inter-port communication in a multi-port memory device
US7831778B2 (en) * 2006-03-30 2010-11-09 Silicon Image, Inc. Shared nonvolatile memory architecture
KR100736675B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
KR100845525B1 (ko) * 2006-08-07 2008-07-10 삼성전자주식회사 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치
US7394710B1 (en) * 2006-10-05 2008-07-01 Lockheed Martin Corporation Auto-recovery fault tolerant memory synchronization
KR100784865B1 (ko) 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8032725B1 (en) * 2007-01-30 2011-10-04 Netapp, Inc. Backup data management on a fractionally reserved storage system
US7865805B1 (en) 2007-02-26 2011-01-04 Lockheed Martin Corporation Multiple bit upset insensitive error detection and correction circuit for field programmable gate array based on static random access memory blocks
US8775701B1 (en) * 2007-02-28 2014-07-08 Altera Corporation Method and apparatus for source-synchronous capture using a first-in-first-out unit
US8190834B2 (en) * 2007-06-15 2012-05-29 Emc Corporation Process for contiguously streaming data from a content addressed storage system
US7542365B2 (en) * 2007-09-27 2009-06-02 Freescale Semiconductor, Inc. Apparatus and method for accessing a synchronous serial memory having unknown address bit field size
US8451282B2 (en) * 2007-11-16 2013-05-28 Mstar Semiconductor, Inc Method and apparatus for accessing image data
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
US8681526B2 (en) * 2008-07-02 2014-03-25 Cradle Ip, Llc Size and retry programmable multi-synchronous FIFO
US20100268897A1 (en) * 2009-04-16 2010-10-21 Keishi Okamoto Memory device and memory device controller
CN101552041A (zh) * 2009-05-12 2009-10-07 北京中星微电子有限公司 一种fifo存储单元及其实现方法
US8407528B2 (en) * 2009-06-30 2013-03-26 Texas Instruments Incorporated Circuits, systems, apparatus and processes for monitoring activity in multi-processing systems
US8711639B2 (en) 2010-11-02 2014-04-29 Micron Technology, Inc. Data paths using a first signal to capture data and a second signal to output data and methods for providing data
US8570790B2 (en) 2011-01-13 2013-10-29 Cypress Semiconductor Corporation Memory devices and methods for high random transaction rate
US8522089B2 (en) * 2011-01-21 2013-08-27 Freescale Semiconductor, Inc. Method of testing asynchronous modules in semiconductor device
EP2880542B1 (en) * 2012-08-06 2015-12-09 Telefonaktiebolaget LM Ericsson (PUBL) Technique for controlling memory accesses
JP2015001986A (ja) * 2013-06-13 2015-01-05 富士通株式会社 データ転送装置、バッファリング回路及びバッファリング方法
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
US10884639B2 (en) * 2017-02-27 2021-01-05 Qualcomm Incorporated Providing single data rate (SDR) mode or double data rate (DDR) mode for the command and address (CA) bus of registering clock drive (RCD) for dynamic random access memory (DRAM)
US10754812B2 (en) * 2017-03-20 2020-08-25 Intel IP Corporation N-depth asynchronous FIFO including a collection of 1-depth FIFO cells
US10572440B2 (en) * 2017-12-21 2020-02-25 Stmicroelectronics International N.V. High operation frequency, area efficient and cost effective content addressable memory architecture
US10580476B2 (en) 2018-01-11 2020-03-03 International Business Machines Corporation Simulating a single data rate (SDR) mode on a dual data rate (DDR) memory controller for calibrating DDR memory coarse alignment
US11544065B2 (en) 2019-09-27 2023-01-03 Advanced Micro Devices, Inc. Bit width reconfiguration using a shadow-latch configured register file
US11599359B2 (en) 2020-05-18 2023-03-07 Advanced Micro Devices, Inc. Methods and systems for utilizing a master-shadow physical register file based on verified activation
US11626149B2 (en) * 2020-09-15 2023-04-11 Integrated Silicon Solution, (Cayman) Inc. SPI NOR memory with optimized read and program operation
CN114422801B (zh) * 2021-12-31 2024-04-26 山东云海国创云计算装备产业创新中心有限公司 优化视频压缩控制逻辑的方法、系统、设备和存储介质

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US48201A (en) * 1865-06-13 Improvement in magazine fire-arms
US54121A (en) * 1866-04-24 Improved machine for the manufacture of rod-solder
US71332A (en) * 1867-11-26 Improvement in lubricators for journals
US14053A (en) * 1856-01-08 Improvement in disinfecting fecal matter
US89927A (en) * 1869-05-11 g a r n e r
US4335A (en) * 1845-12-26 Mill fob
US29558A (en) * 1860-08-14 Bread-slicer
US599947A (en) * 1898-03-01 Sylvania
US5261064A (en) 1989-10-03 1993-11-09 Advanced Micro Devices, Inc. Burst access memory
ATE173348T1 (de) 1989-10-03 1998-11-15 Advanced Micro Devices Inc Speichervorrichtung
JPH05274860A (ja) * 1992-03-26 1993-10-22 Nec Corp 半導体メモリ
US5365485A (en) * 1993-11-22 1994-11-15 Texas Instruments Incorporated Fifo with fast retransmit mode
JPH0820618A (ja) 1994-07-07 1996-01-23 Mitsubishi Rayon Co Ltd 硬化性樹脂組成物
US5546347A (en) 1994-07-22 1996-08-13 Integrated Device Technology, Inc. Interleaving architecture and method for a high density FIFO
JPH08202618A (ja) 1995-01-27 1996-08-09 Sony Corp メモリ制御回路
US5860160A (en) * 1996-12-18 1999-01-12 Cypress Semiconductor Corp. High speed FIFO mark and retransmit scheme using latches and precharge
US6072741A (en) * 1997-04-01 2000-06-06 Ramtron International Corporation First-in, first-out integrated circuit memory device incorporating a retransmit function
US6118835A (en) 1997-09-05 2000-09-12 Lucent Technologies, Inc. Apparatus and method of synchronizing two logic blocks operating at different rates
KR100252057B1 (ko) 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
US5978307A (en) * 1998-05-21 1999-11-02 Integrated Device Technology, Inc. Integrated circuit memory devices having partitioned multi-port memory arrays therein for increasing data bandwidth and methods of operating same
US5999478A (en) 1998-05-21 1999-12-07 Integrated Device Technology, Inc. Highly integrated tri-port memory buffers having fast fall-through capability and methods of operating same
US5982700A (en) * 1998-05-21 1999-11-09 Integrated Device Technology, Inc. Buffer memory arrays having nonlinear columns for providing parallel data access capability and methods of operating same
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100306966B1 (ko) * 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
KR100282125B1 (ko) 1998-08-04 2001-02-15 윤종용 버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 회로
JP2000054893A (ja) 1998-08-04 2000-02-22 Toyota Motor Corp 内燃機関の吸気絞り弁制御装置
US6115760A (en) 1998-08-24 2000-09-05 3Com Corporation Intelligent scaleable FIFO buffer circuit for interfacing between digital domains
US6263410B1 (en) 1998-09-15 2001-07-17 Industrial Technology Research Institute Apparatus and method for asynchronous dual port FIFO
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
US6269413B1 (en) 1998-10-30 2001-07-31 Hewlett Packard Company System with multiple dynamically-sized logical FIFOs sharing single memory and with read/write pointers independently selectable and simultaneously responsive to respective read/write FIFO selections
JP2000163965A (ja) 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
US6081477A (en) 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
KR100304963B1 (ko) 1998-12-29 2001-09-24 김영환 반도체메모리
KR100291194B1 (ko) 1998-12-30 2001-06-01 박종섭 디디알 에스디램에서의 읽기 구동 방법 및 장치
US6381659B2 (en) 1999-01-19 2002-04-30 Maxtor Corporation Method and circuit for controlling a first-in-first-out (FIFO) buffer using a bank of FIFO address registers capturing and saving beginning and ending write-pointer addresses
US6330636B1 (en) 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
US6233199B1 (en) 1999-02-26 2001-05-15 Micron Technology, Inc. Full page increment/decrement burst for DDR SDRAM/SGRAM
JP2000268566A (ja) 1999-03-19 2000-09-29 Mitsubishi Electric Corp 同期型半導体記憶装置
US6338103B1 (en) 1999-03-24 2002-01-08 International Business Machines Corporation System for high-speed data transfer using a sequence of overlapped global pointer signals for generating corresponding sequence of non-overlapped local pointer signals
KR100287188B1 (ko) 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
US6381661B1 (en) 1999-05-28 2002-04-30 3Com Corporation High throughput UART to DSP interface having Dual transmit and receive FIFO buffers to support data transfer between a host computer and an attached modem
KR100301056B1 (ko) 1999-06-22 2001-11-01 윤종용 싱크로너스 데이터 샘플링 회로
DE19934500C2 (de) 1999-07-22 2001-10-31 Infineon Technologies Ag Synchroner integrierter Speicher
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US6279073B1 (en) 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
JP2001118378A (ja) 1999-10-15 2001-04-27 Internatl Business Mach Corp <Ibm> Ｆｉｆｏ記憶装置及びｆｉｆｏ制御方法
TW490669B (en) 1999-12-16 2002-06-11 Nippon Electric Co Synchronous double data rate DRAM
US6473838B1 (en) * 2000-01-04 2002-10-29 International Business Machines Corporation Data transfer system for multiple network processors using dual DRAM storage
US6154419A (en) 2000-03-13 2000-11-28 Ati Technologies, Inc. Method and apparatus for providing compatibility with synchronous dynamic random access memory (SDRAM) and double data rate (DDR) memory
US6400642B1 (en) 2000-03-24 2002-06-04 Cypress Semiconductor Corp. Memory architecture
US6240031B1 (en) 2000-03-24 2001-05-29 Cypress Semiconductor Corp. Memory architecture
US6377071B1 (en) 2000-03-31 2002-04-23 Cypress Semiconductor Corp. Composite flag generation for DDR FIFOs
JP2001290700A (ja) 2000-04-07 2001-10-19 Mitsubishi Electric Corp 出力ｆｉｆｏデータ転送制御装置
JP3871853B2 (ja) 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US6337830B1 (en) 2000-08-31 2002-01-08 Mosel Vitelic, Inc. Integrated clocking latency and multiplexer control technique for double data rate (DDR) synchronous dynamic random access memory (SDRAM) device data paths
US20020048201A1 (en) 2000-09-08 2002-04-25 Stmicroelectronics Ltd. First-in, first-out (FIFO) memory cell architecture
US6546461B1 (en) * 2000-11-22 2003-04-08 Integrated Device Technology, Inc. Multi-port cache memory devices and FIFO memory devices having multi-port cache memory devices therein
JP2002175692A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 半導体記憶装置及びデータ処理システム
US20020089927A1 (en) 2001-01-11 2002-07-11 Fischer Michael A. System and method for synchronizing data trasnmission across a variable delay interface
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892893B (zh) * 2005-07-08 2011-08-31 茂德科技股份有限公司 集成电路记忆体及其操作方法
CN101677019B (zh) * 2008-09-18 2014-07-16 深圳市朗科科技股份有限公司 闪存的流水线读取方法及系统
CN102981776A (zh) * 2011-09-06 2013-03-20 联发科技股份有限公司 双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
CN102981776B (zh) * 2011-09-06 2015-06-10 联发科技股份有限公司 双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
CN102568560A (zh) * 2011-09-13 2012-07-11 钰创科技股份有限公司 适用于双倍/单倍数据速率的存储器存取电路
CN102568560B (zh) * 2011-09-13 2014-02-26 钰创科技股份有限公司 适用于双倍/单倍数据速率的存储器存取电路
CN102610269A (zh) * 2012-01-17 2012-07-25 中国科学院半导体研究所 一种多读单写片内存储器
CN102610269B (zh) * 2012-01-17 2014-04-09 中国科学院半导体研究所 一种多读单写片内存储器
CN109358835A (zh) * 2018-10-25 2019-02-19 天津市滨海新区信息技术创新中心 Fifo存储器及其数据传输方法
TWI714930B (zh) * 2018-12-21 2021-01-01 瑞昱半導體股份有限公司 控制系統、控制方法及其非暫態電腦可讀取媒體
CN111341376A (zh) * 2020-03-11 2020-06-26 展讯通信（上海）有限公司 Sram时序测试电路及测试方法
CN111399802A (zh) * 2020-03-24 2020-07-10 天津飞腾信息技术有限公司 多电源域多时钟域先进先出队列、集成电路芯片及计算机设备
CN111399802B (zh) * 2020-03-24 2022-08-19 飞腾信息技术有限公司 多电源域多时钟域先进先出队列、集成电路芯片及计算机设备
CN112181703A (zh) * 2020-09-28 2021-01-05 中国人民解放军国防科技大学 支持容处理器与内存板间软错误重发机制的cam及应用方法
CN112181703B (zh) * 2020-09-28 2022-10-28 中国人民解放军国防科技大学 支持容处理器与内存板间软错误重发机制的cam及应用方法
CN113867681A (zh) * 2021-09-30 2021-12-31 海光信息技术股份有限公司 数据处理方法及装置、数据处理设备和存储介质
CN113867681B (zh) * 2021-09-30 2024-03-08 海光信息技术股份有限公司 数据处理方法及装置、数据处理设备和存储介质

Also Published As

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US20060155940A1 (en) Multi-queue FIFO memory systems that utilize read chip select and device identification codes to control one-at-a-time bus access between selected FIFO memory chips
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