CN1550948A - 半导体集成电路 - Google Patents

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Abstract

本发明的半导体集成电路是具备产生作为基准的电压的基准电压发生电路、使用该输出电压而动作的功能电路，并将使该输出电压稳定的基准电压稳定电容连接到上述基准电压发生电路的输出端子的半导体集成电路，提供一种能够缩短从待机状态到通常动作状态的恢复时间的半导体集成电路。在待机状态下，功能电路停止动作，但基准电压发生电路避免完全停止，防止基准电压稳定电容放电。由此，在降低模拟电路等功能电路的消耗电力的同时，能够实现从待机状态到通常动作状态的高速恢复。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，特别涉及具备基准电压发生电路的半导体集成电路。
背景技术
在混合安装有数字电路模块和消耗电力比较多的模拟电路模块的系统LSI中，降低模拟电路模块的电力成为重要的课题。特别在便携设备中这种要求较强，要求对应于使用状态适时地使安装的模拟电路模块的电源开关，降低消耗电力。例如，在包含通信的发送接收的系统中，在发送时使接收电路停止，在接收时使发送电路停止。
图10展示了包含在这样的系统中的现有半导体集成电路的框图。801表示产生作为基准的电压的基准电压发生电路，802表示使用在基准电压发生电路801中产生的基准电压而动作的模拟电路，803表示使基准电压发生电路801的输出电压稳定的基准电压稳定电容。对于Pdn，在待机信号为H时基准电压发生电路801和模拟电路802的电路关闭，在L时打开。在基准电压发生电路801的输出中通过基准电压稳定电容803使Vr稳定(例如专利文献1)。图11是表示在待机信号变为H、L时的Vr的电压变化的波形图。tr表示到Vr发出稳定的基准电压Vr0为止的恢复时间。这样，在现有例子中，从待机到正常动作为止，向基准电压稳定电容803充电所花费的时间tr，恢复时间延迟了。
专利文献1：专利第3080015号公报(第3、第4页，第1、3图)
在以上所示的现有的半导体集成电路中，在待机恢复后，到基准电压Vr成为稳定的基准电压Vr0为止花费时间，不能满足从系统要求的恢复时间。特别在基准电压稳定电容803大的电路中，向电容充电的时间长，恢复时间tr非常大。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于：提供在模拟电路等功能电路的低消耗电力化的同时，能够缩短从待机状态到通常动作状态的恢复时间的半导体集成电路。
为了解决上述问题，本发明的权利要求1记载的半导体集成电路是具备：产生作为基准的电压的基准电压发生电路；使用该基准电压发生电路的输出电压而动作的功能电路，并将使该输出电压稳定的基准电压稳定电容连接到上述基准电压发生电路的输出端子的半导体集成电路，其中在待机时，上述功能电路的动作停止，上述基准电压发生电路继续动作。
由此，由于在解除了待机时，没有必要对基准电压稳定电容再充电，所以在降低模拟电路等功能电路的消耗电力的同时，能够缩短到模拟电路通常动作为止的恢复时间。
另外，本发明的权利要求2记载的半导体集成电路是在权利要求1记载的半导体集成电路中，上述基准电压发生电路在待机时，使消耗电流仅减少希望的量。
由此，由于基准电压稳定电容不完全放电，所以能够缩短从待机状态到通常动作状态的恢复时间，另外，能够谋求待机时的进一步低消耗电力化。
另外，本发明的权利要求3记载的半导体集成电路是在权利要求2记载的半导体集成电路中，上述基准电压发生电路在待机时，切换电流源而减少消耗电流。
由此，能够缩短从待机状态到通常动作状态的恢复时间，并谋求待机时的进一步低消耗电力化。
另外，本发明的权利要求4记载的半导体集成电路是在权利要求2记载的半导体集成电路中，上述基准电压发生电路在待机时，输出与通常动作时相同的电压。
由此，在能够谋求待机时的低消耗电力化的同时，能够进一步缩短从待机状态到通常动作状态的恢复时间。
另外，本发明的权利要求5记载的半导体集成电路是在权利要求2记载的半导体集成电路中，上述基准电压发生电路是将N(N是2或2以上的自然数)个并联连接的电流源和N个并联连接的电阻性负载连接到该基准电压发生电路的输出端子的电路，在待机时，分别将该N个电流源和电阻性负载中的各个M(M是1或1以上的自然数)个电流源和电阻性负载从上述输出端子分离。
由此，输出端子电压与通常动作时一样，由于在解除了的待机的情况下，没有必要对基准电压稳定电容进行再充电，所以能够缩短到模拟电路正常动作为止的时间，同时能够谋求进一步减少待机时的电力消耗。
另外，本发明的权利要求6记载的半导体电路是在权利要求5所记载的半导体集成电路中，将上述电阻性负载设置为三极管。
由此，使用三极管，能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力。
另外，本发明的权利要求7记载的半导体集成电路是在权利要求1所记载的半导体集成电路中，上述基准电压发生电路具备能够输入时钟信号的时钟输入端子、与输入的时钟信号的频率成比例地改变电流值的时钟频率依存电流源，在待机时，通过减小时钟频率，使上述时钟频率依存电流源的消耗电流仅减少希望的量。
由此，通过改变时钟频率，能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力，同时能够减少电流源的个数，因而能够缩小电路规模。
另外，本发明的权利要求8记载的半导体集成电路是在权利要求7所记载的半导体集成电路中，上述基准电压发生电路将N(N为2或2以上的自然数)个并联连接的电阻性负载连接到该基准电压发生电路的输出端子，在待机时，将上述N个电阻性负载中的M(M是1或1以上的自然数)个电阻性负载从输出端子分离。
由此，输出端子与通常动作时一样，在解除了待机的情况下也不需要对基准电压稳定电容进行再充电，因此能够缩短到模拟电路通常动作为止的时间，同时能够谋求进一步降低待机时的电力消耗。
另外，本发明的权利要求9记载的半导体集成电路是在权利要求8所记载的半导体集成电路中，将上述电阻性负载设置为三极管。
由此，使用三极管，能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力。
另外，本发明的权利要求10记载的半导体集成电路是在权利要求7到9中的任意一个所记载的半导体集成电路中，上述基准电压发生电路具备减小输入的时钟频率的分频器，在通常动作时，不经由上述分频器向上述频率依存电流源输入时钟信号，在待机时，经由上述分频器向上述频率依存电流源输入时钟信号。
由此，通过输入一定频率的时钟信号，能够缩短从待机状态到通常动作状态的恢复时间，另外，能够谋求进一步降低待机时的消耗电力，能够简单地进行系统设计。
附图说明
图1是本发明的实施例1的半导体集成电路。
图2是本发明的实施例1的基准电压发生电路的输出电压波形图。
图3是本发明的实施例2的半导体集成电路。
图4是本发明的实施例2的基准电压发生电路的输出电压波形图。
图5是本发明的实施例3的基准电压发生电路。
图6是本发明的实施例4的基准电压发生电路。
图7是本发明的实施例5的半导体集成电路。
图8是本发明的实施例6的基准电压发生电路。
图9是本发明的实施例7的基准电压发生电路。
图10是现有的半导体集成电路。
图11是现有的半导体集成电路的基准电压发生电路的输出电压波形图。
具体实施方式
以下，参照附图说明本发明的实施例。
(实施例1)
图1(a)展示了本发明的实施例1的半导体集成电路。在图1(a)中，101是产生作为基准的电压的基准电压发生电路。102是使用基准电压发生电路101的输出电压Vr而动作的模拟电路。103是使基准电压发生电路101的输出电压Vr稳定的基准电压稳定电容。
在本实施例1中，基准电压发生电路101的输出端子输入到模拟电路102，模拟电路102使用基准电压发生电路101的输出电压Vr进行动作。进而，为了使输出电压Vr稳定，在基准电压发生电路101的输出端子和地之间连接了基准电压稳定电容103。所以，待机信号Pdn不输入到基准电压发生电路，而输入到模拟电路102，在H时模拟电路102关闭(off)，在L时打开(on)。
图1(b)展示了本发明的实施例1相关的半导体集成电路的基准电压发生电路101，在图1(b)中，基准电压发生电路101由电流源IBIAS1和电阻元件RES1构成。电流源IBIAS1的输出与电阻元件RES1的一个端子连接，同时还与基准电压发生电路101的输出端子104连接。电阻元件RES1的另一个端子与地连接。
接着，说明本发明的实施例1相关的半导体集成电路的动作。
在待机时，基准电压发生电路101继续动作，而输入了待机信号Pdn的模拟电路102停止，谋求节省电力。这时，不向基准电压发生电路101输入待机信号Pdn，该基准电压发生电路101不停止，因此，如图2的输出电压波形所示的那样，在待机信号为H时，即在待机时输出电压Vr不变化，积蓄在基准电压稳定电容103中的电荷不放电。
由此，在待机信号为L时，即在解除了待机的情况下，也不需要对基准电压稳定电容103进行再充电，因而能够缩短到模拟电路正常动作为止的时间。
如上所述，实施例1相关的半导体集成电路在待机时，基准电压发生电路101的电压也不减少，在解除了待机后，不需要对基准电压稳定电容103进行充电，能够降低模拟电路102的消耗电力，同时能够能够谋求缩短从待机状态到通常动作状态的恢复时间，
另外，在本实施例中，将基准电压稳定电容连接在基准电压发生电路的输出端子和地之间，但在连接在输出端子和电源之间的情况下也能得到同样的效果。进而，基准电压稳定电容也可以不连接到基准电压发生电路的输出端子上。
(实施例2)
本发明的实施例2相关的半导体集成电路为了缩短从待机状态到通常动作状态的恢复时间并降低消耗电力，而在输入了待机信号时，使基准电压发生电路的消耗电流比通常动作时仅减少希望的量。
图3(a)是展示本发明的实施例2相关的半导体集成电路的图。
在图3(a)中，201是产生作为基准的电压的基准电压发生电路。102是使用基准电压发生电路201的输出电压Vr而动作的模拟电路。103是使基准电压发生电路201的输出电压Vr稳定的基准电压稳定电容。
然后，在本实施例2中，基准电压发生电路201的输出端子输入到模拟电路102。模拟电路102使用基准电压发生电路201的输出电压Vr而动作。进而，为了稳定输出电压Vr，在基准电压发生电路201的输出端子和地之间连接了基准电压稳定电容103。然后，将待机信号Pdn输入到基准电压发生电路201和模拟电路102，在H时基准电压发生电路201和模拟电路102关闭(off)，在L时打开(on)。这时，基准电压发生电路201构成为在输入了待机信号时仅降低希望量的消耗电力。另外，这时也可以构成为：基准电压发生电路201具备消耗电流不同的多个电流源，在待机时切换为消耗电流小的电流源，减少消耗电流。另外，这时降低的消耗电流的量可以是能够满足从系统要求的恢复时间的量。
图3(b)是展示本实施例2的半导体集成电路的基准电压发生电路的图，在图中，基准电压发生电路201由2个电流源IBIAS1、IBIAS2、1个开关SWA1、1个电阻元件RES1构成。电流源IBIAS1的输出与电阻元件RES1的一个端子连接，同时，还与基准电压发生电路201的输出端子104连接。电流源IBIAS2的输出经由开关SWA1与电阻元件RES1的一个端子连接，同时还与基准电压发生电路201的输出端子104连接。电阻元件RES1的另一个端子与地连接。
接着，说明本发明的实施例2相关的半导体集成电路的动作。
在通常动作时，开关SWA1闭合，来自电流源IBIAS1、IBIAS2的电流流过电阻元件RES1，由此产生输出端子电压Vr。
在待机时，向基准电压发生电路201和模拟电路102输入待机信号Pdn，模拟电路102停止，基准电压发生电路201通过打开开关SWA1使电流源IBIAS2关闭。另一方面，由电流源IBIAS1和电阻元件RES1构成的电路在待机时继续动作。由此，使基准电压发生电路201在比通常动作时小的消耗电流下动作，降低输出电压。这时，如图4的输出电压波形图所示，在待机信号为H时，即在待机时输出电压Vr下降，积蓄在基准电压稳定电容103中的电荷被释放一部分，但并不完全放电，在待机信号为L时，即在解除了待机的情况下，一边对基准电压稳定电容103进行充电，一边在恢复时间tr内，使输出电压恢复到通常动作时的电压。由此，由于没有必要从初始状态开始对基准电压稳定电容103进行再充电，所以能够缩短从待机状态到通常动作状态的恢复时间，能够谋求进一步减少待机时的消耗电力。
另外，在本实施例2中，记述了在待机时基准电压发生电路201的消耗电流减少输出电压Vr下降的情况，但即使在消耗电流减少输出电压Vr不变的情况下，也能够进一步缩短从待机状态到通常恢复状态的恢复时间。
如上所述，本实施例2相关的半导体集成电路在待机时，模拟电路102停止，减少基准电压发生电路201的消耗电力，因此，能够缩短从待机状态到通常动作状态的恢复时间，进一步降低待机时的消耗电力。
(实施例3)
本发明的实施例3相关的半导体集成电路为了谋求缩短从待机状态到通常动作状态的恢复时间、降低待机时的消耗电力，而在实施例2的基准电压发生电路中具备N个(N为2或2以上的自然数)并联连接的电流源、N个并联连接的电阻负载，在待机时，分别将该N个电流源以及电阻性负载中的、各自的M个(M为1或1以上的自然数)电流源和电阻性负载分离。
图5是展示本发明的实施例3的半导体集成电路的基准电压发生电路的图。
在图5中，基准电压发生电路301由N个电流源IBIAS1～IBIASn、分别为N个的开关SWA2～SWAn、SWB2～SWBn、N个电阻元件RES1～RESn构成。电流源IBIAS1的输出与电阻元件RES1的一个端子连接，同时还与基准电压发生电路301的输出端子104连接。电阻元件RES1的另一个端子与地连接。
电流源IBIAS2的输出经由开关SWA2与输出端子104连接。另外，一端与地连接的电阻元件RES2经由开关SWB2与输出端子104连接。以下，到IBIASn和RESn为止重复相同的连接。另外，在本实施例3中，电流源IBIAS1～IBIASn的各个电流值是相同的，另外，电阻元件RES1～RESn的各个电阻值是相同的。
接着，说明本发明的实施例3相关的半导体集成电路的动作。
在通常动作时，开关SWA2～SWAn和SWB2～SWBn是闭合的，来自电流源IBIAS1～IBIASn的电流流过电阻元件RES1～RESn，由此产生输出端子电压Vr。
在待机时，通过接收待机信号，打开开关SWA2～SWAn和SWB2～SWBn，从而电流源IBIAS2～IBIASn关闭，另外使电流不流过电阻元件RES2～RESn。另一方面，由电流源IBIAS1和电阻元件RES1构成的电路在待机时也继续动作。在该情况下，电流源的电流成为通常动作时的1/n，电阻元件的电阻值成为n倍，因此输出端子电压与通常动作时一样。所以，与图2所示的输出电压波形图一样，在待机时输出电压Vr不变化，积蓄在基准电压稳定电容103中的电荷不变化。
由此，由于在解除了待机的情况下，没有必要对基准电压稳定电容103进行再充电，所以能够缩短到模拟电路进行通常动作为止的时间。
如上所述，本发明的实施例3相关的半导体集成电路在基准电压发生电路301中具备N个电流源IBIAS和N个电阻性负载RES，在待机时，分别分离该N个电流源和电阻性负载中的、各自的M个电流源和电阻性负载RES，因此能够进一步降低待机时的消耗电力，同时由于输出端子电压与通常动作时一样，所以能够缩短从待机状态到通常动作状态的恢复时间。
(实施例4)
本发明的实施例4相关的半导体集成电路为了谋求缩短从待机状态到通常动作状态的恢复时间、降低待机时的消耗电力，而在实施例2的基准电压发生电路中具备N个(N为2或2以上的自然数)并联连接的电流源、作为电阻性负载的N个并联连接的三极管，在待机时，分别将该N个电流源以及三极管中的、各自的M个(M为1或1以上的自然数)电流源和三极管分离。
图6是展示本发明的实施例4的半导体集成电路的图。在实施例3中作为电阻性负载使用了电阻元件，但在此展示将三极管作为电阻性负载使用的情况。
在图6中，基准电压发生电路401由电流源IBIAS1～IBIASn和开关SWA2～SWAn、SWB2～SWBn、N通道三极管NTR1～NTRn构成。电流源IBIAS1的输出与N通道三极管NTR1的漏极端子和栅端子连接，同时还与基准电压发生电路401的输出端子104连接。另外，电流源IBIAS2的输出经由开关SWA2与输出端子104连接，N通道三极管NTR2的漏极端子经由SWB2与输出端子104连接，同时N通道三极管NTR2的栅电压还与输出端子104连接。以下，到IBIASn、NTRn为止重复相同的连接。另外，在本实施例中，电流源IBIAS1～IBIASn各自的电流值相同，三极管NTR1～NTRn的各通道的大小相同。
接着，说明本发明的实施例4相关的半导体集成电路的动作。
在通常动作时，开关SWA2～SWAn和SWB2～SWBn闭合。这时，由于N通道三极管NTR1～NTRn发挥电阻性负载的功能，所以流过来自电流源IBIAS1～IBIASn的电流，因而产生输出端子电压Vr。
在待机时，接收待机信号，通过打开开关SWA2～SWAn和SWB2～SWBn，从而电流源IBIAS2～IBIASn关闭，另外，电流不流过作为电阻性负载的N通道三极管NTR2～NTRn。另一方面，由电流源IBIAS1和作为电阻性负载的N通道三极管NTR1构成的电路在待机时也继续动作。在该情况下，电流源的电流成为通常动作时的1/n，N通道三极管的大小成为1/n倍，因此输出端子电压与通常动作时一样。所以，与图2所示的输出电压波形图一样，在待机时输出电压Vr不变化，积蓄在基准电压稳定电容103中的电荷不变化。
由此，由于在解除了待机的情况下，没有必要对基准电压稳定电容103进行再充电，所以能够缩短到模拟电路进行通常动作为止的时间。
如上所述，本发明的实施例4相关的半导体集成电路在基准电压发生电路401中具备N(N为2或2以上的自然数)个电流源和N个作为电阻性负载的三极管，在待机时，分别分离该N个电流源和三极管中的、各自的M(M为1或1以上的自然数)个电流源和三极管，因此能够进一步降低待机时的消耗电力，同时由于输出端子电压与通常动作时一样，所以能够缩短从待机状态到通常动作状态的恢复时间。
(实施例5)
本发明的实施例5相关的半导体集成电路为了谋求缩短从待机状态到通常动作状态的恢复时间、降低待机时的消耗电力，同时谋求缩小电路规模，而在基准电压发生电路中具备能够输入时钟信号的时钟输入端子、与该输入的时钟信号的时钟频率成比例地改变电流值的时钟频率依存电流源，在待机时减小时钟频率，使消耗电流仅减少希望的量。
图7(a)展示了本发明的实施例5的半导体集成电路，图7(b)展示了基准电压发生电路。
在图7(a)中，502是向基准电压发生电路501输入时钟信号的时钟输入端子。另外，基准电压发生电路如图7(b)所示那样，具备与输入的时钟信号的时钟频率成比例地改变电流值的时钟频率依存电流源503。
然后，基准电压发生电路501的输出端子与模拟电路102连接，模拟电路102使用基准电压发生电路501的输出端子电压Vr进行动作。进而，为了稳定输出电压Vr，在基准电压发生电路501的输出端子和地之间连接了基准电压稳定电容103。然后，将待机信号Pdn输入到基准电压发生电路501和模拟电路102。
接着，说明本发明的实施例5相关的半导体集成电路的动作。
在待机时，模拟电路102停止而谋求节省电力，同时降低时钟信号CLK的频率，减少时钟频率依存电流源503的电流值。这时，与图4所示的输出电压波形图一样，在待机时输出电压Vr降低，积蓄在基准电压稳定电容103中的一部分电荷放电，但由于基准电压发生电路501不停止，所以积蓄在基准电压稳定电容103中的电荷并不完全放电。另外，这时的时钟频率依存电流源的电流值可以是能够满足从系统要求的恢复时间的值。
在解除了待机的情况下，一边对基准电压稳定电容103进行充电，一边与图4一样，在恢复时间tr内使输出电压恢复到通常动作时的电压。由此，没有必要从初始状态开始对基准电压稳定电容103进行再充电，因此能够缩短到模拟电路进行通常动作为止的时间。
如上所述，本发明的实施例5相关的半导体集成电路具备能够输入时钟信号的时钟输入端子502、与输入的时钟信号的频率成比例地改变电流值的时钟频率依存电流源503，通过在待机时降低输入的时钟频率，使消耗电流仅减少希望的量，因此能够谋求缩短从待机状态到通常动作状态的恢复时间、节省基准电压发生电路的电力。
另外，通过使用时钟频率依存电流源，能够减少电流源的个数，能够缩小电路规模。
(实施例6)
本发明的实施例6相关的半导体集成电路为了谋求缩短从待机状态到通常动作状态的恢复时间、节省待机时的基准电压发生电路的电力，而在实施例5相关的半导体集成电路的基准电压发生电路中具备N(N为2或2以上的自然数)个并联连接的电阻性负载，在待机时，减小时钟频率，分离N个电阻性负载中的M(M为1或1以上的自然数)个电阻性负载。
图8展示了本发明的实施例6相关的半导体集成电路的基准电压发生电路。省略与实施例5相同部分的说明。
在图8中，在基准电压发生电路601中，具备N个电阻元件RES1～RESn、在待机时分离RES2～RESn的电阻元件和输出端子的N个开关SWB2～SWBn。
接着，说明本发明的实施例6相关的半导体集成电路的动作。
在通常动作时，开关SWB2～SWBn闭合，通过在电阻元件RES1～RESn中流过频率依存电流源503的电流，从而产生输出端子电压Vr。
在待机时，接收待机信号，打开开关SWB2～SWBn，将电阻元件RES2～RESn从输出端子104分离，同时将通常动作时的时钟频率的1/n的频率的时钟信号输入到时钟输入端子502。在该情况下，时钟频率依存电流源503的电流成为通常动作时的1/n，由于电阻元件的电阻值成为n倍，所以输出端子电压与通常动作时一样。所以，与图2所示的电压波形图一样，在待机时输出电压Vr也不变化，积蓄在基准电压稳定电容103中的电荷不变化。
由此，由于在解除了待机的情况下，没有必要从初始状态开始对基准电压稳定电容103进行再充电，所以能够缩短到模拟电路进行通常动作为止的时间。
如上所述，本发明的实施例6相关的半导体集成电路具备能够输入时钟信号的时钟输入端子、与输入的时钟频率成比例地输出消耗电流的电流值的时钟频率依存电流源、N个电阻元件，在待机时，从输出端子分离N个电阻性元件中的M个电阻性元件，因此能够缩小电路规模，同时能够谋求缩短从待机状态到通常动作状态的恢复时间、进一步减少待机时的消耗电力。
另外，在本实施例6中，展示了使用电阻元件的情况的例子，但作为电阻性负载也可以使用三极管。
(实施例7)
本发明的实施例7相关的半导体集成电路为了谋求缩短从待机状态到通常动作状态的恢复时间、节省待机时的基准电压发生电路的电力，同时简化系统设计，而在实施例5或6相关的半导体集成电路的基准电压发生电路中具备从输入的时钟信号中输出其频率的1/N的频率的分频器，在待机时，通过分频器使输入的时钟信号的频率成为1/N的频率并输出，在时钟频率依存电流源中改变电流。
图9是展示本发明的实施例7相关的半导体集成电路的基准电压发生电路的图。省略与实施例6相同的部分的说明。
在图9中，在基准电压发生电路701中设置了使输入的时钟信号的频率成为1/n的频率的分频器702、进行分频器702的连接切换的开关SWC1～SWC3。
接着，说明本发明的实施例7相关的半导体集成电路的动作。
在通常动作时，开关SWC1和SWB2～SWBn闭合，通过从时钟频率依存电流源503向电阻性负载RES1～RESn流过依存于输入到时钟输入端子502中的时钟信号的频率的电流，从而产生输出端子电压Vr。
在待机时，接收待机信号，通过打开开关SWC1并闭合SWC2、SWC3，输入到时钟输入端子502的时钟信号通过分频器702输入到时钟频率依存电流源503。同时，开关SWB2～SWBn打开，将电阻元件RES2～RESn从输出端子104分离。由此，频率依存电流源503的电流成为通常动作的1/n，由于电阻元件的电阻值成为n倍，所以输出端子电压与通常动作时一样。因而，与图2所示的输出电压波形图一样，在待机时输出电压Vr也不变化，积蓄在基准电压稳定电容103中的电荷不变化。
由此，由于在解除了待机的情况下，没有必要对基准电压稳定电容103进行再充电，所以能够缩短到模拟电路进行通常动作为止的时间。
如上所述，本发明的实施例7相关的半导体集成电路具备能够输入时钟信号的时钟输入端子、与输入的时钟频率成比例地输出消耗电流的电流值的时钟频率依存电流源、使输入的时钟信号的频率成为1/N的频率的分频器、N个电阻元件，在待机时，通过分频器使从时钟输入端子输入的时钟信号的频率成为1/N，在时钟频率依存电流源中与该时钟信号的频率对应地改变电流值，因此能够谋求缩短从待机状态到通常动作状态的恢复时间、进一步减少待机时的消耗电力。
另外，通过使用分频器，没有必要改变从外部输入的时钟的频率，因此能够简化系统设计。
另外，在本实施例7中，展示了使用电阻元件的情况的例子，但作为电阻性负载也可以使用三极管。
如上所述，根据本发明的权利要求1记载的半导体集成电路，是具备：产生作为基准的电压的基准电压发生电路；使用该基准电压发生电路的输出电压而动作的功能电路，并将使该输出电压稳定的基准电压稳定电容连接到上述基准电压发生电路的输出端子的半导体集成电路，其中在待机时，上述功能电路的动作停止，上述基准电压发生电路继续动作，由此，由于在解除了待机时，没有必要对基准电压稳定电容再充电，所以具有能够缩短到模拟电路通常动作为止的恢复时间的效果。
另外，根据本发明的权利要求2记载的半导体集成电路，在权利要求1记载的半导体集成电路中，上述基准电压发生电路在待机时，使消耗电流仅减少希望的量。由此，由于基准电压稳定电容不完全放电，所以能够缩短从待机状态到通常动作状态的恢复时间，另外，具有能够谋求待机时的进一步低消耗电力化的效果。
根据本发明的权利要求3记载的半导体集成电路，在权利要求2记载的半导体集成电路中，上述基准电压发生电路在待机时，切换电流源而减少消耗电流。由此，具有能够缩短从待机状态到通常动作状态的恢复时间，并谋求待机时的进一步低消耗电力化的效果。
另外，本发明的权利要求4记载的半导体集成电路是在权利要求2记载的半导体集成电路中，上述基准电压发生电路在待机时，输出与通常动作时相同的电压。由此，具有在能够谋求待机时的低消耗电力化的同时，能够进一步缩短从待机状态到通常动作状态的恢复时间的效果。
另外，根据本发明的权利要求5记载的半导体集成电路，在权利要求2记载的半导体集成电路中，上述基准电压发生电路是将N(N是2或2以上的自然数)个并联连接的电流源和N个并联连接的电阻性负载连接到该基准电压发生电路的输出端子的电路，在待机时，分别将该N个电流源和电阻性负载中的各自的M(M是1或1以上的自然数)个电流源和电阻性负载从上述输出端子分离。由此，在能够谋求进一步减少待机时的消耗电力的同时，输出端子电压与通常动作时一样，由于在解除了待机的情况下，也没有必要对基准电压稳定电容进行再充电，所以具有能够缩短到模拟电路正常动作为止的时间的效果。
另外，根据本发明的权利要求6记载的半导体电路，是在权利要求5所记载的半导体集成电路中，将上述电阻性负载设置为三极管。由此，使用三极管，具有能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力的效果。
另外，根据本发明的权利要求7记载的半导体集成电路，在权利要求1所记载的半导体集成电路中，上述基准电压发生电路具备能够输入时钟信号的时钟输入端子、与输入的时钟信号的频率成比例地改变电流值的时钟频率依存电流源，在待机时，通过减小时钟频率，使上述时钟频率依存电流源的消耗电流仅减少希望的量。由此，具有以下效果：通过改变时钟频率，能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力，同时能够缩小电路规模。
另外，根据本发明的权利要求8记载的半导体集成电路，在权利要求7所记载的半导体集成电路中，上述基准电压发生电路将N(N为2或2以上的自然数)个并联连接的电阻性负载连接到该基准电压发生电路的输出端子，在待机时，将上述N个电阻性负载中的M(M是1或1以上的自然数)个电阻性负载从输出端子分离。由此，具有以下效果：在能够进一步减少待机时的消耗电力的同时，由于输出端子电压与通常动作时一样，所以在解除了待机的情况下也不需要对基准电压稳定电容进行再充电，能够缩短到模拟电路通常动作为止的时间。
另外，根据本发明的权利要求9记载的半导体集成电路，在权利要求8所记载的半导体集成电路中，将上述电阻性负载设置为三极管。由此，使用三极管，具有能够缩短从待机状态到通常动作状态的恢复时间，谋求进一步减小待机时的消耗电力的效果。
另外，根据本发明的权利要求10记载的半导体集成电路，在权利要求7到9中的任意一个所记载的半导体集成电路中，上述基准电压发生电路具备减小输入的时钟频率的分频器，在通常动作时，不经由上述分频器向上述频率依存电流源输入时钟信号，在待机时，经由上述分频器向上述频率依存电流源输入时钟信号。由此，具有以下效果：通过输入一定频率的时钟信号，能够缩短从待机状态到通常动作状态的恢复时间、谋求进一步降低待机时的消耗电力，同时能够简化系统的设计。

Claims (10)

1.一种半导体集成电路，具备：产生作为基准的电压的基准电压发生电路；使用该基准电压发生电路的输出电压而动作的功能电路，并将使该输出电压稳定的基准电压稳定电容连接到上述基准电压发生电路的输出端子，其特征在于：
在待机时，上述功能电路的动作停止，上述基准电压发生电路继续动作。
2.根据权利要求1记载的半导体集成电路，其特征在于：
上述基准电压发生电路在待机时，使消耗电流仅减少希望的量。
3.根据权利要求2记载的半导体集成电路，其特征在于：
上述基准电压发生电路在待机时，通过切换电流源而减少消耗电流。
4.根据权利要求2记载的半导体集成电路，其特征在于：
上述基准电压发生电路在待机时，输出与通常动作时相同的电压。
5.根据权利要求2记载的半导体集成电路，其特征在于：
上述基准电压发生电路是将N个并联连接的电流源和N个并联连接的电阻性负载连接到该基准电压发生电路的输出端子的电路，其中，N是2或2以上的自然数，
在待机时，分别将该N个电流源和电阻性负载中的各自的M个电流源和电阻性负载从上述输出端子分离，其中，M是1或1以上的自然数。
6.根据权利要求5所记载的半导体集成电路，其特征在于：
将上述电阻性负载设置为三极管。
7.根据权利要求1所记载的半导体集成电路，其特征在于：
上述基准电压发生电路具备能够输入时钟信号的时钟输入端子、与输入的时钟信号的频率成比例地改变电流值的时钟频率依存电流源，
在待机时，通过减小时钟频率，使上述时钟频率依存电流源的消耗电流仅减少希望的量。
8.根据权利要求7所记载的半导体集成电路，其特征在于：
上述基准电压发生电路将N个并联连接的电阻性负载连接到该基准电压发生电路的输出端子，其中，N为2或2以上的自然数，
在待机时，将上述N个电阻性负载中的M个电阻性负载从输出端子分离，其中，M是1或1以上的自然数。
9.根据权利要求8所记载的半导体集成电路，其特征在于：
将上述电阻性负载设置为三极管。
10.根据权利要求7到9中的任意一个所记载的半导体集成电路，其特征在于：
上述基准电压发生电路具备减小输入的时钟频率的分频器，
在通常动作时，不经由上述分频器向上述频率依存电流源输入时钟信号，
在待机时，经由上述分频器向上述频率依存电流源输入时钟信号。
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