CN1534771A - 半导体装置、三维安装型半导体装置的制法、电路板、电子仪器 - Google Patents

半导体装置、三维安装型半导体装置的制法、电路板、电子仪器 Download PDF

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Abstract

本发明提供一种具备了用于适宜地制造确保了良好的电连接状态的可靠性高的三维安装型半导体装置的构成的半导体装置。该半导体装置包含在基板上层叠了电极层的构成，电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。

Description

半导体装置、三维安装型半导体装置的制法、电路板、电子仪器
技术领域
本发明涉及半导体装置、三维安装型半导体装置的制造方法、电路板、电子仪器，尤其涉及适于三维安装技术的构成的半导体装置。
背景技术
目前，主要是移动电话机、笔记本型个人计算机、PDA(Personal dataassistance)等具有便携性的电子仪器，由于小型·轻量化，而要求内部所设置的半导体芯片等各种电子零件的小型化，再有安装该电子零件的空间也非常受到限制。因此，例如在半导体芯片中，考虑其封装方法，目前提出有被称为CSP(Chip Scale Package)的超小型的封装方法。
利用该CSP技术制造而成的半导体芯片，由于安装面积与半导体芯片的面积相同程度的优良，故可以达到高密度安装的目的。
然而，上述电子仪器，预想今后进一步要求小型化及多功能化，并出现了进一步提高半导体芯片的安装密度的必要。
在这种背景下，例如提出了特开2002-50738号公报所揭示的三维安装技术。该三维安装技术是通过将具有同样功能的半导体芯片或具有不同功能的半导体芯片层叠，配线连接各半导体芯片之间，以达到半导体芯片的高密度安装目的的技术。
可是，在上述的三维安装技术中，配线连接各半导体芯片之间的技术极为重要。这是因为由多个半导体芯片构成的半导体装置为了发挥所希望的功能而设计配线是必要条件，有必要牢固半导体芯片间的连接且确保半导体装置的可靠性的原因。
用于三维安装技术中的半导体芯片，例如具有已形成于半导体的表面与背面上的电极和从半导体基板的表面向背面贯通的贯通孔，并具有通过该贯通孔电连接了上下电极之间的电极结构。而且，若层叠具有这种电极结构的半导体芯片，则形成于某半导体芯片背面的电极与形成于其他半导体芯片表面上的电极连接，由此在各半导体芯片之间能配线连接。
在这种半导体装置中，电极的连接状态，即电连接状态在确保该半导体装置的可靠性方面成为重要的因素，例如在产生了电连接不良的情况下，在该半导体装置中有误动作产生的可能性。
因此，在以防止电极的剥落为目的，通过绝缘层层叠了多层电极层的情况下，需要相对这些电极层与绝缘层来形成贯通孔，使连接端子插通该贯通孔。然而，该蚀刻工序复杂，需要对每一层都可能产生改变蚀刻条件。
发明内容
本发明的目的在于，提供一种具备了用于适宜地制造确保了良好的电连接状态的可靠性高的三维安装型半导体装置的构成的半导体装置，另外，其目的在于，提供一种该三维安装型半导体装置的制造方法及具备了由该制造方法而得到的三维安装型半导体装置的电路板，以及具备了该电路板的电子仪器。
本发明的半导体装置，包括在基板上层叠了电极层的构成，其中，上述电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。
首先，在本发明中，层叠多层导电层而构成电极层，提高该电极层的机械强度，做成不易产生剥落等不良现象的结构。
而且，在使这种半导体装置三维安装时，有必要形成沿层叠方向贯通基板及电极层的连接端子用贯通孔，同时在该连接端子用贯通孔内插通导电构件(连接端子)，并上下连接各半导体装置的连接端子。
一般来说，对于层叠结构的电极层，为了如上所述地形成连接端子用的贯通孔，并在其中插通连接端子，需要交替蚀刻各导电层与绝缘层，在该工序中非常费工夫。
因此，在本发明中，由于做成在比电极层的最上层的导电层还位于下层侧的导电层上形成贯通孔，分别在该贯通孔内填充了绝缘材料的构成，所以在电极层上形成连接端子的贯通孔时，通过蚀刻填充了绝缘材料的贯通孔内部，从而不蚀刻已层叠的各导电层本身，即可简便地形成连接端子用贯通孔。即，在形成贯通基板及电极层的连接端子用贯通孔时，将预先形成了的各导电层的贯通孔作为穿孔预定部，可以与该导电层贯通孔同轴地，仅蚀刻由最上层导电层、绝缘层与绝缘材料构成的层(导电层贯通孔内)，不必交替地蚀刻各导电层与之间的绝缘层。
如上所述，根据本发明的半导体装置，将这些半导体装置三维安装化时，可以简化其工序，甚至可以有助于成本降低。
而且，优选在最上层导电层的下方，尤其基板穿孔预定部上不形成任何电气配线{例如CMP(化学的机械研磨)用的虚设图案等}。这种情况下，不考虑该电气配线，也能对电极层形成贯通孔。
具体地讲，作为使用上述半导体装置的三维安装型半导体装置的制造方法，例如可以采用以下的方法。即，本发明的三维安装型半导体装置的制造方法，具备：在对上述最上层导电层形成与上述下层侧导电层的贯通孔同轴的孔部的同时，通过蚀刻上述下层侧贯通孔内的绝缘材料而在上述电极层上形成贯通孔的电极层贯通孔形成工序；包含相对上述基板，形成与该电极层贯通孔连通的基板贯通孔的工序和，向上述电极层贯通孔及上述基板贯通孔内填充导电构件的工序在内的半导体装置形成工序；以及利用多个该半导体装置，通过该导电构件层叠各半导体装置的半导体装置层叠工序。
由这种制造方法制造而成的三维安装型半导体装置，由于相对电极层设置了承担连接端子任务的导电构件的插通孔(贯通孔)，所以与在未形成有基板上的电极层的区域上形成贯通孔的情况相比，该基板的节省空间化成为可能，并能够实现该半导体装置的高功能化乃至小型化。另外，由于做成用多层导电层层叠形成电极层的构成，故可以提高电极层的机械强度，例如上层的导电层剥离等不良现象也不易产生。因此，根据本发明的制造方法，不易产生基于电连接不良的误动作，可以提供可靠性高的三维安装型半导体装置。
而且，由于在层叠型的电极层上形成预先填充了绝缘构件的贯通孔，并通过蚀刻而形成连接端子用的贯通孔，故在该连接端子用贯通孔的形成时，不必在每层导电层及绝缘层中交替变更蚀刻条件，能够非常有效率地进行制造。
再有，在本发明中，上述导电构件具有向上述贯通孔的孔轴方向的连接端子，即向基板上下方向(层叠方向)的电连接的功能。在这里，导电构件优选在与上述基板的形成了电极的面相反侧的面上，其一部分从上述贯通孔向外侧突出，这种情况下，在突出了的部分上能容易地进行与外部的电连接。
接着，本发明的电路板，其特征在于，具备以上所述的半导体装置而成，这种情况下，能实现更小型化且可靠性高的电路板。另外，本发明的电子仪器，其特征在于，具备该电路板而成，这种情况下也能实现更小型化且可靠性高的电子仪器。
而且，在本发明中，作为半导体装置中形成的连接端子用贯通孔的孔形状(轴截面形状或开口形状)，除了圆形以外，也可以采用四角形。此外，也可以相对一个电极形成多个贯通孔，在各贯通孔内插通导电构件，从而能实现三维安装，这种情况下，可以达到提高上下连接中的机械稳定性及电稳定性的目的。
在这里，虽然电极以铝为主体构成是一般的，但也可以利用铜等形成，虽然其形状根据设计各不相同，但例如可以形成为一边约为100μm左右的矩形。而且，对于贯通孔内填充的导电构件，可以使用铝或铜，在填充铜的情况下，可以采用铜波形花纹镶嵌法(damascene)。即，通过CVD法、电镀法等向贯通孔内填充铜，通过由CMP研磨除去表面的不要部分，从而可以形成导电构件。这样，将铜作为连接端子用的导电构件使用的情况下，能够实现适于高速设备的低电阻化，可以得到非常有利的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的概略构成的截面示意图。
图2(A)～图2(C)是表示图1的半导体装置之一制造工序的截面示意图。
图3(A)～图3(B)是接着图2(C)，表示半导体装置之一制造工序的截面示意图。
图4(A)～图4(B)是接着图3(B)，表示半导体装置之一制造工序的截面示意图。
图5(A)～图5(B)是接着图4(B)，表示半导体装置之一制造工序的截面示意图。
图6(A)～图6(B)是接着图5(B)，表示半导体装置之一制造工序的截面示意图。
图7是表示第2实施方式的半导体装置的概略构成的截面示意图。
图8是表示半导体装置之一变形例的概略构成的立体图。
图9是表示第3实施方式的电路板的概略构成的立体图。
图10是表示电子仪器之一实施方式的概略构成的立体图。
具体实施方式
以下，参照附图说明本发明的实施方式。而且，在本实施方式中，由于在各图中将各层或各构件做成在附图上能辨认的程度的大小，故与将各层或各构件分别缩小比例尺是不同的。
(第1实施方式)
图1是相对第1实施方式的半导体装置(三维安装型半导体装置)，表示其主要部分的部分截面示意图，半导体装置100是三维安装而成的通过由热氧化膜构成的绝缘膜12及由SiO2构成的层间绝缘膜14，在硅基板10上层叠了电极片(pad)16的半导体装置主体部1而成的。
各半导体装置主体部1，在硅基板10上层叠厚度约4000的绝缘膜12、厚度约10000的层间绝缘膜14与厚度约8000的电极片16，同时具备沿层叠方向贯通这些硅基板10、绝缘膜12、层间绝缘膜14、电极片16的贯通孔11，在该贯通孔11内部插通有由导电构件构成的连接端子24。另外，在电极片16上形成有比该电极片16的贯通孔11还扩径的钝化膜18。，在电极片16及钝化膜18上层叠绝缘层20，该绝缘层20在电极16上的未形成有钝化膜18的区域上具备连接孔28，同时具备面向？贯通孔11的绝缘壁部13。此外，绝缘层20形成为从电极片16一直延伸到贯通孔11内面，并位于电极片16与连接端子24之间，以绝缘这些构件。
更具体地讲，绝缘层20形成为覆盖电极片16的上层面及贯通孔11的内面，至少在基板10的面内与贯通孔11不同的位置上具备用来连接电极片16与连接端子24的连接孔28，在这些连接孔28与贯通孔11之间配设有绝缘壁部13。这样，绝缘壁部13至少具有沿贯通孔11的内面，从该电极片16的表面突出的环状凸部，自身也具备沿贯通孔11的孔部。
在具备这种绝缘壁部13的绝缘层20的孔内侧，通过底膜22插通有上述连接端子24。形成于贯通孔11内部的连接端子24，以从该贯通孔11跨越绝缘层20的绝缘壁部13的形状，在连接孔28内连接着电极片16。而且，在本实施方式中，在贯通孔11内面的基板10与绝缘膜12的边界附近形成有阶差(高度差)，仿效这些，在与连接端子24的孔的接触面上形成有阶差。另外，贯通孔11的开口形状(孔轴截面形状)虽然为圆形，但除此以外，也可以采用四角形等多角形状。
电极片16具有由铝、铜或聚硅等任何一种构成的导电层16x、16y、16z，通过绝缘层15a、15b层叠而成的构成，各导电层16x、16y、16z的厚度约为3000～8000。而且，各导电层16x、16y、16z通过贯通上下方向的接触孔17电连接。
如上所述，在电极片16的孔内面上形成有具备了绝缘壁部13的绝缘层20，另外，连接端子24从贯通孔11跨越该绝缘壁部13，并通过连接孔28，与电极片16平面连接着。即，贯通孔11内部所填充的连接端子24覆盖选择性地形成于电极片16上的面向贯通孔11的位置上的绝缘层20的绝缘壁部13，同时在与贯通孔11的孔面不同的位置上，也填充到绝缘层20上所形成的连接孔28内，并与电极片16连接着。
如以上这种向电极片16与连接端子24之间的连接上提供的连接孔28，可以相对一个电极片16形成多个，这种情况下，牢固电极片16与连接端子24的机械连接强度，提高其连接稳定性。
另外，在连接端子24上层上形成由锡—银构成的电镀薄膜19，通过该电镀薄膜19，层叠连接不同的半导体装置主体部。而且，在半导体装置主体部1中，连接端子24从硅基板10的贯通孔突出一些形成，该突出的部分通过电镀薄膜19，与不同半导体装置主体部的连接端子连接，在层叠完的各半导体装置主体部的层间填充有底层填料(underfill)25。
根据这种本实施方式的半导体装置100，由于在电极片16内部设置贯通孔11，所以与在硅基板10上的未形成电极片16的区域中形成贯通孔的情况相比，节省空间化成为可能，可以实现该半导体装置的高功能化乃至小型化。
以下，对图1示出的半导体装置100的制造方法之一例进行说明。图2(A)～图6(B)是用截面图表示制造半导体装置100的一系列工序的本发明相关之工序的工序图。而且，在本实施方式中，虽然以对硅晶片等半导体基板进行各种处理的情况为例进行说明，但并不是对形成有多个半导体芯片状态的半导体基板进行处理，可以对每个半导体芯片进行以下所示的处理。再有，在半导体芯片的情况下，虽然一般为长方体(包括立方体)，但其形状并未限定，也可以是圆柱状(包括球状)。
首先，对处理对象的半导体基板的构成进行说明。在图2(A)中，在形成了由图中未示出的晶体管、存储器元件、其他电子元件构成的集成电路之由硅等构成的基板(硅基板)10的表面上，形成有绝缘膜12。该绝缘膜12例如用作为基板10的基本材料的Si(硅)的氧化膜(SiO2)形成。
在绝缘膜12上形成有例如由硼磷硅酸盐玻璃(以下称为BPSG)构成的层间绝缘膜14。在具有多层配线结构的半导体装置中，例如具有3层配线结构时，在层间绝缘膜14上层叠下一层间绝缘膜14a，又层叠再一层的层间绝缘膜14b。即，在具有n层多层配线结构时，是层叠n层份的层间绝缘膜(图中未示出)。在各层间绝缘膜上，适用膜厚为5000～10000的硅氧化膜或低介电常数膜。在层间绝缘膜14上，在图中未示出的场所上形成有作为与基板10所形成的集成电路电连接的电极之电极片16。该电极片16具备由铝、铜或聚硅的任意一种构成的导电层16x、16y、16z，通过绝缘层15a、15b层叠的构成，各导电层16x、16y、16z的厚度约为3000～8000。而且，在导电层16x、16y、16z中，最上层导电层16x以外的导电层16y、16z上形成贯通孔61，该贯通孔61由与上述绝缘层15a、15b相同的绝缘构件构成。而且，在本实施方式中，优选在最上层导电层16x的下方，特别是基板穿孔预定部上也不形成任何电气配线{例如CMP(化学的机械研磨)用的虚设图案等}。这种情况下，若也不考虑该电气配线，则可以对电极片16穿孔。
下层侧的导电层16z，例如是通过CVD法或溅射法在整个层间绝缘膜14上形成，利用保护膜等，通过形成具备了贯通孔61的所定形状(例如圆形形状)而形成的。再有，在导电层16z上形成绝缘膜15a，与导电层16z同样地形成导电层16y，同时在该导电层16y上也形成绝缘膜15b。然后，通过溅射全面形成最上层导电层16x，并通过图案形成为所定形状(例如圆形)，从而形成电极片16。还有，虽然电极片16可以以铝为主体构成，但优选使用电阻低的铜来形成。另外，电极片16并未限于上述构成，可以根据必要的电学特性、物理特性及化学特性，进行适宜变更。
此外，电极片16沿基板10所形成的多个半导体芯片的面的至少一边(多的情况下，2边或4边)，并列形成。还有，该电极片16，有沿各半导体芯片的面的附近形成的情况和在中央部分并列形成的情况。而且，在电极片16的下方未形成电子电路。
另外，在层间绝缘膜14上，形成有作为保护层的钝化膜18，以覆盖电极片16。该钝化膜18可以由SiO2(二氧化硅)、SiN(氮化硅)、聚酰亚胺树脂等形成。
接着，依次说明对以上构成的半导体基板进行的各工序。首先，通过旋转涂布法、浸渍法、喷涂法等方法，将抗蚀剂(图示省略)涂敷在图2(A)示出的钝化膜18的全面上。而且，该抗蚀剂是用于将覆盖在电极片16上的钝化膜18开口的材料，可以是光致抗蚀剂、电子射线抗蚀剂、X射线抗蚀剂的任意一种，也可以是正型(positive)或负型(negative)的任意一种。
在钝化膜18上涂敷完抗蚀剂后，进行预烘焙(prebake)，通过使用形成了所定图案的掩膜进行曝光处理及显影处理，从而将抗蚀剂图案形成为所定形状。再有，抗蚀剂的形状，根据电极片16的开口形状(贯通孔61的开口形状)而被设定。在这种抗蚀剂的图案形成后，进行后烘焙，如图2(B)所示，将覆盖电极片16的钝化膜18的一部分蚀刻，形成开口部H1。图2B是表示将钝化膜18开口，形成了开口部H1的状态的截图，是与图2(A)一起具备了本发明的半导体装置的构成的图。
而且，在蚀刻中优选适用干式蚀刻。干式蚀刻可以是反应离子腐蚀(RIE：Reactive Ion Etching)。另外，作为蚀刻也适用湿式蚀刻。形成于钝化膜18上的开口部H1的截面形状，根据电极片16的导电层16y、16z上所形成的贯通孔61的开口形状而被设定，例如将开口部H1的直径设定为比贯通孔61的直径大的直径。
若以上的工序结束，则将形成了开口部H1的钝化膜18上的抗蚀剂71作为掩膜，通过干式蚀刻而将电极片16、层间绝缘膜14及绝缘膜12口。图2(C)是表示将电极片16、层间绝缘膜14及绝缘膜12开口，形成了开口部H2的状态的截面图。而且，作为干式蚀刻，可以利用RIE。
在这里，虽然使用具备了与电极片16的贯通孔16y、16z的开口径大致相同的开口径的抗蚀剂71，在相同工序中开口电极片16、层间绝缘膜14及绝缘膜12，但例如也可以在开口电极片16之后，在其他工序中开口层间绝缘膜14及绝缘膜12。即，在上述过程中虽然利用相同的抗蚀剂掩膜，反复进行蚀刻，但也可以在电极片16的蚀刻工序结束后，将抗蚀剂重新进行图案形成。
通过以上的工序，如图2(C)所示，基板10的表面露出。之后，将作为开口掩膜使用了的钝化膜18上所形成的抗蚀剂，由剥离液或灰化(ashing)等进行剥离。
而且，若在将电极片16开口之后，在其他工序中开口层间绝缘膜14及绝缘膜12，则例如可以提供包含图8所示的半导体装置主体部3的半导体装置300。即，电极片16上所形成的贯通孔的孔径与层间绝缘膜14及绝缘膜12所形成的贯通孔的孔径不同，结果，在该电极片16与层间绝缘膜14的边界附近，在贯通孔11的内面上形成阶差。这种情况下，不易发生连接端子24从贯通孔拔出等不良现象，能够使连接状态的稳定性提高。
接下来，如图3(A)所示，形成用来将基板10穿孔的蚀刻用硬质掩膜29。硬质掩膜29以覆盖钝化膜18及电极片16的上层面以及开口部H2的内面的方式形成，例如可以使用SiO2等绝缘材料，通过CVD法等形成。这样，在全面形成了硬质掩膜29后，如图3(A)所示，在开口部H2的底部形成硬质掩膜29的开口部H5，使基板10的表面露出到开口部H2。在这里，通过使用了具有与开口部H5对应的开口的抗蚀剂的蚀刻，进行了硬质掩膜29的穿孔。而且，在蚀刻中优选适用干式蚀刻。干式蚀刻可以是反应性离子腐蚀(RIE，Reactive Ion Etching)。
再有，通过使用具备该开口部H5的硬质掩膜29，进行干式蚀刻，如图3(B)所示地将基板10穿孔。而且，在这里，作为干式蚀刻，除了RIE以外，还可以使用ICP(Inductively Coupled Plasma)。图3(B)是表示将基板10穿孔，形成了孔部H3的状态的截面图。还有，硬质掩膜29的开口部H5，考虑基板穿孔时的过度蚀刻(侧面蚀刻)，开口径为30μm～50μm(例如30μm)。
在这里，由于在钝化膜18及电极片16上，以开口部H1、H2内面形成的硬质掩膜作为抗蚀剂掩膜，而将基板10穿孔，故如图3(B)所示，基板10上形成的孔部H3的孔径比电极片16所形成的开口部H2的孔径还小。结果，连通开口部H1、H2及孔部H3而成的贯通孔中形成基板10的一部分突出而成的阶差部。
而且，对于硬质掩膜29的膜厚，在对基板10形成70μm左右深度的孔时，例如有必要将以正硅酸四乙酯{Tetra Ethyl Ortho Silicate，Si(OC2H6)4，以下称为TEOS}为原料，利用PECVD(Plasma EnhancedChemical Vapor Deposition)形成的氧化硅膜，即用PE-TEOS法形成的氧化硅膜形成为2μm左右。作为硬质掩膜29的形成方法，除了PE-TEOS法以外，还可以利用臭氧与TEOS，通过热CVD法而形成氧化硅膜，即通过O3-TEOS法或SiH4-N2O系、SiH4-O2系的等离子体激励CVD法形成。另外，通过基板穿孔工序，硬质掩膜29也被薄膜化，该穿孔工序后膜厚减少为1000～9000左右。即，在本实施方式中，将硬质掩膜29的膜厚设定为比过蚀刻量还大的值。
在这里，在通常使用的光致抗蚀剂掩膜中，由于干式蚀刻的缺乏耐性，故对于70μm的孔径需要10μm左右的抗蚀剂掩膜，厚膜引起连带成本上升，并且在工艺过程上纵横尺寸比增大，是非有效的。然而，若通过上述的硬质掩膜29，则可以变薄膜厚，在成本下降的同时可以实现有效的制造工艺过程。
若以上工序结束，则通过蚀刻除去比孔部H3更向孔内侧突出而残留的硬质掩膜29的突出部29a。即，对于电极片16、层间绝缘膜14、绝缘膜12的开口部内壁上残留的硬质掩膜29，选择性地除去比孔部H3还突出的突出部29a，并进行蚀刻，以使如图4(A)所示，在电极片16、层间绝缘膜14、绝缘膜12的开口部内壁上残存薄膜的硬质掩膜29。图4(A)是表示使硬质掩膜29残存于电极片16的上方及开口部H2的内壁上的状态的截面图。通过进行这种蚀刻，从而能以具有比孔部H3的开口径还大的开口径的形状，在电极片16、层间绝缘膜14、绝缘膜12的开口部内壁上形成(使其残存)硬质掩膜29。而且，相当于这种情况下的硬质掩膜29的电极片16内的部分的开口径，可以与形成的基板贯通孔的开口径及形成的电极孔的开口径对应。例如，相当于硬质掩膜29的电极片16内的部分的开口径，在基板贯通孔的开口径为30μm，电极孔的开口径为60μm时，成为其间的值40μm～58μm(例如50μm)。
接下来，在除去了突出部29a除去用的抗蚀剂后，在硬质掩膜29上及孔部H3内进行绝缘膜的被覆处理。在这里，用PE-TEOS法形成1～3μm左右的氧化硅膜，结果，如图4(B)所示，可以在连通了基板10、绝缘膜12、14、电极片16的贯通孔11内部形成绝缘膜20。另外，绝缘膜20可以是通过等离子体CVD法形成的1～3μm左右的氮化硅膜。再有，可以通过层叠上述氧化硅膜与氮化硅膜，形成1～3μm，从而形成绝缘膜20。还有，在层叠并形成氧化硅膜与氮化硅膜时，通过在形成了氧化硅膜后形成氮化硅膜，从而可以在比氮化硅膜更接近基板10的位置上形成氧化硅膜。
接着，在绝缘膜20上涂敷抗蚀剂(图示省略)。该抗蚀剂是用来将电极片16的一部分的上方开口的材料，涂敷该抗蚀剂后，进行预烘焙，再利用已形成所定图案的掩膜进行曝光处理及显影处理，从而将抗蚀剂图案形成为只在电极片16的上方以外的部分、孔部H3及其周边部分残留抗蚀剂的形状，例如孔部H3(包含周边部分)为中心的圆环形状。
若抗蚀剂的图案形成结束，则进行后烘焙之后，通过由蚀刻来除去覆盖电极片16的一部分的绝缘膜20，可以在图5(A)所示的在电极片16的开口周边上使绝缘壁部13残存的状态下，在该电极片16的一部分上开口连接孔。图5(A)是表示除去了覆盖电极片16的绝缘膜20的一部分的状态的截面图。如图5(A)所示，在除去了电极片16的开口周边部分的区域上形成连接孔28，成为电极片16的一部分露出的状态。而且，通过该连接孔28，可以连接在后述工序中形成的连接端子(电极部)与电极片16。
若以上的工序结束，则进行在绝缘膜20的表面、电极片16的漏出部以及贯通孔11的内面及底部上形成包含阻挡层(barrier)及基底(seed)层的底膜22的工序。图5(B)是表示形成了底膜22的状态的截面图。如图5(B)所示，底膜22充分地覆盖绝缘壁部13与连接孔28内部，在电极片16上与绝缘膜20上连续地形成。
若底膜22的形成结束，则涂敷形成连接端子用的抗蚀剂，接着利用电化学镀(plating)(ECP)法，以包含贯通孔11内部及连接孔28的内部的形状在底膜22上施行电镀处理，如图6(A)所示用铜埋入贯通孔11内部，同时跨越绝缘壁部13，也在连接孔28内部埋入铜，进行形成连接端子24的工序。这样，在与贯通孔11不同的区域的连接孔28中，连接端子24与电极片16电连接，形成成为基板10的表面侧的外部电极的连接端子24。
之后，剥离抗蚀剂，通过蚀刻来除去阻挡层及基底层的不要部分(图示省略)，以形成图6(B)所示的状态。
经过以上的工序制造而成的半导体装置主体部，例如研磨基板10的背面，直到连接端子露出到基板10的背面，形成与露出的连接端子24连接的电极。另外，也可以从背面开始研磨基板10到连接端子24附近为止之后，通过在基板10的背面进行蚀刻，以使连接端子24露出，从而使连接端子24自基板10的背面露出。而且，通过在基板10的表面及背面上一起层叠已形成了电极的半导体装置主体部，或在基板10的表面及背面上一起层叠至少包含一个已形成电极的半导体装置主体部，在半导体装置主体部间进行配线，可以制造能高密度安装的三维安装型(积层型)的半导体装置。
而且，在层叠各半导体装置主体部时，可以由焊锡等焊料取得电导通，接合上下配置的半导体装置主体部的电极。另外，也可以使用只接合半导体装置主体部的粘接材料。该粘接剂可以是液状或凝胶状的粘接剂，也可以是片状的粘接片。粘接剂可以是以环氧树脂为主材料的物质，也可以是绝缘性的物质。
还有，在并不只是由粘接剂粘接半导体装置主体部之间，而在取得电导通时，也可以使用包含导电性物质的粘接剂。该导电性物质例如由焊料、焊锡等的微粒构成，这些分散在粘接材料中。这样，在被连接体相互之间的粘接时，其微粒作为粘接的焊料工作，可以进一步明显地提高粘接性。
粘接剂可以是分散了导电微粒的各向异性导电粘接剂(ACA)，例如各向异性导电膜(ACF)或各向异性导电糊(ACP)。各向异性导电粘接剂是导电微粒(填充剂)分散到粘合剂中的物质，有时也添加分散剂。作为各向异性导电粘接剂的粘合剂，多使用热固化性的粘接剂。这种情况下，导电微粒介于配线图案与电极之间，以达到两者间的电连接的目的。
另外，在电极间的电连接中，也可以适用Au-Au、Au-Sn、焊锡等金属的接合。例如，在电极上设置这些材料，施加热、超声波振动、或超声波振动及热等，接合两者。若两者接合，则由振动或热使电极上设置的材料扩散，从而形成金属接合。
在位于如上所述地层叠形成的三维安装型半导体装置的最下(最上)的半导体装置主体部的连接端子24上连接外部端子。虽然该外部端子用焊锡或金属等形成，但并不一定限于此，也可以用导电性的构件形成。另外，焊锡球也不一定是必要的，可以在基板上安装半导体装置主体部，构成半导体模块。再有，可以不形成焊锡球，利用在母插件板(motherboard)安装时涂敷于母插件板侧的焊锡膏，以其熔融时的表面张力来形成电连接。
如上所说明，根据本实施方式的半导体装置的制造方法，由于在相对于电极片16形成插通连接端子24的贯通孔11时，预先在已层叠完的导电层16y、16z上形成填充了绝缘构件的贯通孔61，通过蚀刻其而形成连接端子填充用的开口部H2，故在该连接端子用的开口部的形成时，没有必要在各导电层16y、16z及绝缘层15a、15b上交替地变更蚀刻条件，能非常有效地进行制造。另外，根据本实施方式，由于在电极片16上穿孔H2，以形成连接端子24，故与在同电极片16的形成位置不同的位置上形成连接端子的情况相比，可以有效地利用半导体装置的面积，结果提高半导体装置的设计自由度。即，在与电极片16的形成位置不同的位置上形成了连接端子24时，虽然连接端子24的大小被限制，但在本实施方式中，由于将连接端子24的大小做成与电极片16同程度的大小，由此增大与其他半导体装置连接的面积，结果，可以使半导体装置的可靠性提高。
而且，在本实施方式中，作为构成连接端子24的导电构件，使用的是铜，在填充铜时可以采用铜波形花纹镶嵌法。即，由CVD法或场致电镀法等向孔部H3内填充铜，通过由CMP研磨除去表面的不要物质，从而可以形成连接端子24。当然，连接端子24也可以铜以外的铝等为主体来构成。
(第2实施方式)
接下来，说明本发明的半导体装置的第2实施方式。图7是相对第2实施方式的半导体装置，表示其主要部分的部分截面示意图，是与第1实施方式的图1相当的图。第2实施方式的半导体装置200是多层层叠通过绝缘膜12及层间绝缘膜14而在硅基板10上层叠了电极片16构成的半导体装置主体部1而成的装置，与第1实施方式大的不同之处在于，同一面高度地形成贯通硅基板10、绝缘膜12、层间绝缘膜14及电极片16的贯通孔11。因此，对于相同构成的构件，付与和该图1相同的符号并省略说明。
各半导体装置本体部2，具备沿硅基板10与电极片16(多层的导电层16x、16y、16z层叠而成)的层叠方向以同一面高度方式贯通的贯通孔，在该贯通孔11内部插通有由导电构件构成的连接端子24。根据这种本实施方式的半导体装置200，由于贯通孔11的内面形成为同一面高度且不产生阶差的状态，故向该贯通孔11内面的电镀处理变得容易，与由阶差的情况相比，能形成均匀的薄膜。
在本实施方式中，也由于在电极片16内部设置了贯通孔11，故与在硅基板10上的未形成有电极片16的区域上形成贯通孔的情况相比，节省空间化成为可能，能够实现该半导体装置的高功能化乃至小型化。
而且，对于图7中示出的半导体装置200的制造方法，也可以在同一工序中进行从如图2(B)到图2(C)所示出的相对电极片16及绝缘膜12、14的开口工序与相对基板10的穿孔工序。由此，各层的开口大致相同，可以形成无阶差或阶差少的贯通孔11。而且，在通过该方法也产生了一些阶差的情况下，也可以通过蚀刻来除去该阶差部分。
在进行过上述的相对基板10的穿孔工序后，形成如图4(B)所示的绝缘膜20，如图5所示的连接孔28及底膜22，通过填充连接端子24，可以得到在贯通孔11内无阶差的半导体装置主体部2。
(第3实施方式)
图9是表示本发明的电路板之一实施方式的概略构成的立体图。如图9所示，本实施方式的电路板102，具备将上述半导体装置100(200、300)装载于基板101上的构成。在基板101中例如一般使用环氧玻璃基板等有机类基板。在基板101上例如将由铜等构成的配线图案形成为所希望的电路，机械地连接这些配线图案与半导体装置100的配线图案，或者利用上述各向异性导电膜达到电导通。
另外，作为具有本实施方式的具备了半导体装置的电路板的电子仪器，图10中示出笔记本型个人计算机201。图9中示出的电路板配置于各电子仪器的框体内部。
此外，电子仪器并未限于上述的笔记本型个人计算机及移动电话，可以适用于各种电子仪器。例如，可以适用于液晶投影仪、多媒体对应的个人计算机(PC)及工位管理(engineer work station)(EWS)、寻呼机(pager)、文字处理机、电视机、取景器(view finder)型或监视器直视型的录像器、电子笔记本、电子计算器、汽车驾驶导向(car navigation)装置、POS终端、具备了触摸显示板的装置等电子仪器。

Claims (4)

1.一种半导体装置，其包含在基板上层叠了电极层的构成，其特征在于，
上述电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。
2.一种三维安装型半导体装置的制造方法，其使用权利要求1所述的半导体装置，其特征在于，具备：半导体装置形成工序和半导体装置层叠工序，其中，
所述半导体装置形成工序，包括：在相对于上述最上层导电层形成与上述下层侧导电层的贯通孔同轴的孔部的同时，通过蚀刻上述下层侧贯通孔内的绝缘材料而在上述电极层上形成贯通孔的电极层贯通孔形成工序；相对于上述基板，形成与该电极层贯通孔连通的基板贯通孔的工序；和向上述电极层贯通孔及上述基板贯通孔内填充导电构件的工序之半导体装置形成工序，
所述半导体装置层叠工序，利用多个该半导体装置，通过该导电构件层叠各半导体装置。
3.一种电路板，其中，具备利用权利要求2所述制造方法制造出的三维安装型半导体装置。
4.一种电子仪器，其中，具备权利要求3所述的电路板。
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