CN1521851A - 非易失性存储单元及其制造方法 - Google Patents

Abstract

一种非易失性存储单元，每个对称存储单元包括一基底、一穿遂氧化层、二浮置栅极、一介电层、多个间隙壁、一控制栅极、以及二分离栅极。其中，基底中至少形成有二源极与一介于二源极之间的漏极；穿遂氧化层形成于基底上；浮置栅极形成于穿遂氧化层上，且二浮置栅极分别介于漏极与二源极之间；介电层形成于二浮置栅极上；间隙壁分别形成于二浮置栅极的两侧壁；控制栅极形成于漏极上方，并位于二浮置栅极之间；二分离栅极分别位于二浮置栅极的外侧，以分别透过各浮置栅极与控制栅极相对而设。另外，本发明还提供一种上述非易失性存储单元的制造方法。

Description

非易失性存储单元及其制造方法

技术领域

本发明涉及一种存储单元，特别是涉及一种非易失性存储单元及其制造方法。

背景技术

一般而言，已知的非易失性存储单元结构1如图1所示，它是在一基底10上依次形成有一穿遂氧化层11、一浮置栅极12、一介电层13以及一控制栅极14，而基底10中形成有一漏极15及一源极16。

本领域技术人员为了提高非易失性内存组件的工作效能及可靠度，提出了另一种具有分离栅极的非易失性存储单元2，如图2所示，其包括一基底20、一穿遂氧化层21、一浮置栅极22、一介电层23、一控制栅极24、一多晶硅间隙壁25以及一隔离氧化层26。其中，基底20上形成有一漏极27及一源极28，而多晶硅间隙壁25作为一分离栅极(split gate)，多晶硅间隙壁25利用隔离氧化层26分别与基底20以及由浮置栅极22及控制栅极24所构成的堆栈式栅极分隔。

综上所述，在非易失性存储单元2的制造过程中，通常要先沉积一作为浮置栅极22的多晶硅层，接着再沉积一作为控制栅极24的多晶硅层，而在形成控制栅极24的后，还必须沉积一多晶硅层，以便经由刻蚀过程形成多晶硅间隙壁25。因此，在非易失性存储单元2的制造过程中必须沉积三层多晶硅层。

然而，与上述非易失性存储单元配合的周边电路通常为逻辑性电路，它由CMOS所构成，本领域技术人员都了解CMOS为单层多晶硅的结构，所以非易失性存储单元与其周边电路的整合取决于存储单元的结构。

另外，本领域技术人员都了解，存储单元的浮置栅极与控制栅极的重叠面积会影响其耦合率(coupling ratio)，并关到存储单元的操作，以及严重影响到存储单元的微小化。

发明内容

为了克服现有技术的不足之处，本发明的目的是提供一种减少多晶硅的沉积层数，以及提高浮置栅极与控制栅极的重叠面积的非易失性存储单元及其制造方法。

本发明的特征是将控制栅极形成于二浮置栅极之间，且它们与分离栅极同时形成。

因此，为达到上述目的，本发明的非易失性存储单元包括一基底、一穿遂氧化层、二浮置栅极、一介电层、多个间隙壁、一控制栅极、以及二分离栅极。在本发明中，基底中至少形成有一漏极与二源极，而漏极介于二源极之间；穿遂氧化层形成于基底上；这些浮置栅极形成于穿遂氧化层上，且分别介于漏极与二源极之间；介电层形成于这些浮置栅极上；这些间隙壁分别形成于二浮置栅极的两侧壁；控制栅极形成于漏极上方，并位于二浮置栅极之间；这些分离栅极形成于穿遂氧化层上，且分别位于二浮置栅极的外侧以分别与控制栅极相对而设。

另外，本发明也提供一种非易失性存储单元的制造方法，其步骤包括：预制一依次形成有一穿遂氧化层、一浮置栅极层及一介电层的基底；刻蚀浮置栅极层与介电层以形成出二浮置栅极；分别于二浮置栅极的两侧壁形成多个间隙壁；进行一氧化过程以形成一介于二浮置栅极间的控制栅氧化层(control gate oxide)，及位于二浮置栅极外侧的二分离栅氧化层(split gate oxide)；植入离子于基底中以形成一介于二浮置栅极间的漏极；形成一覆盖介电层及间隙壁的栅极层于基底上；于栅极层上形成一屏蔽；以及刻蚀栅极层以形成一控制栅极与二分离栅极。在本发明中，形成分离栅极的刻蚀过程为自动对准性刻蚀，所以二分离栅极的长度不会有左右不对称的问题。

综上所述，本发明的非易失性存储单元及其制造方法将控制栅极形成于二浮置栅极之间，所以浮置栅极与控制栅极的相对重叠区域能够包括浮置栅极的侧壁部分及其局部上方部分，故能够提高浮置栅极与控制栅极的相对重叠面积，而能够使得大于已知的浮置栅极上表面的面积，因此能够增加浮置栅极与控制栅极的耦合率，进而能够避免组件微小化所造成的电压过高的问题。另外，控制栅极与分离栅极经由刻蚀同一层栅极层，及第二层多晶硅层而制得，此时分离栅极以自动对准方式形成而不会有左右分离栅极长度不对称的问题，而根据本发明的非易失性存储单元及其制造方法仅需沉积二层多晶硅层，比已知技术减少多晶硅的沉积层数；此外，第二层多晶硅层还能够与形成周边电路的过程有效地整合在一起。

附图说明

图1为一示意图，显示已知非易失性存储单元结构的示意图。

图2为一示意图，显示另一已知非易失性存储单元结构的示意图。

图3为一示意图，显示根据本发明较佳实施例的非易失性存储单元结构的示意图。

图4A～4F为示意图，显示利用本发明较佳实施例的非易失性存储单元制造方法来制得如图所示的非易失性存储单元的示意图。组件符号说明：

1     非易失性存储单元结构

10    基底

11    穿遂氧化层

12    浮置栅极

13    介电层

14    控制栅极

15    漏极

16    源极

2     非易失性存储单元结构

20    基底

21    穿遂氧化层

22    浮置栅极

23    介电层

24    控制栅极

25    多晶硅间隙壁

26    隔离氧化层

27    漏极

28    源极

3     非易失性存储单元结构

30    基底

31    穿遂氧化层

311   控制栅氧化层

312   分离栅氧化层

32    浮置栅极

33    介电层

34    间隙壁

35    控制栅极

36    分离栅极

37    漏极

38    源极

40    基底

41    穿遂氧化层

411   控制栅氧化层

412   分离栅氧化层

42    浮置栅极

42′  浮置栅极层

43    介电层

43′  介电层

431   屏蔽

44    间隙壁

44′  间隙壁材料

45    控制栅极

45′  栅极层

451   屏蔽

46    分离栅极

47    漏极

48    源极

具体实施方式

以下将参照相关附图，说明根据本发明较佳实施例的非易失性存储单元及其制造方法，其中相同的组件将以相同的参照符号加以说明。

请参照图3所示，根据本发明较佳实施例的非易失性存储单元3包括一基底30、一穿遂氧化层31、二浮置栅极32、一介电层33、多个间隙壁34、一控制栅极35、以及二分离栅极36。

在本实施例中，基底30为一P型硅基材，它具有三掺杂区，而所掺杂的离子为第V族离子，它们分别作为非易失性存储单元3的一漏极37与二源极38，其中，漏极37介于二源极38之间。

穿遂氧化层31形成于基底30上。在本实施例中，穿遂氧化层31利用热氧化法(Thermal Oxidation)或是快速热氧化法(Rapid-Thermal Oxidation)所形成，其厚度约为90。需注意的是，在经过完整的过程之后，部分基底30表面的氧化层会有不同的厚度，如图所示，在二浮置栅极32之间会形成较厚的控制栅氧化层311，而在二浮置栅极32外侧会形成较厚的分离栅氧化层312。

这些浮置栅极32分别形成于穿遂氧化层31上，而且它们分别介于漏极37与二源极38之间。在本实施例中，浮置栅极32的材质为多晶硅，其厚度约为1500。在进行写入动作时，电子自源极38流入沟道(channel)中，然后自沟道中跃升并储存于浮置栅极32中。

介电层33形成于浮置栅极32上。其中，介电层33的材质通常为二氧化硅/氮化硅/二氧化硅(Oxide/Nitride/Oxide，ONO)结构，它经由依次沉积第一层二氧化硅(40)、氮化硅(60)以及第二层二氧化硅(60)而得。

这些间隙壁34分别形成于二浮置栅极32的两侧壁上。在本实施例中，这些间隙壁34包括一氧化层及一氮化硅层，它们是在依次沉积一二氧化硅及一氮化硅后再经刻蚀而得。

控制栅极35形成于漏极37上方，并位于二浮置栅极32之间。在本实施例中，控制栅极35延伸至形成于介电层33上，此时，控制栅极35以介电层33及间隙壁34为间隔，分别与各浮置栅极32相对而设，而控制栅极35与各浮置栅极32的相对重叠区域面积大于各浮置栅极32上表面的区域面积。

分离栅极36形成于穿遂氧化层31上，且它分别位于二浮置栅极32的外侧，以便透过各浮置栅极32分别与控制栅极35相对而设。在本实施例中，控制栅极35与这些分离栅极36于同一半导体过程下所形成，更详细地说，控制栅极35与这些分离栅极36为同一多晶硅沉积层，再经过刻蚀过程后，便同时形成如图3所示的控制栅极35及分离栅极36。在本实施例中，二分离栅极36由自动对准性刻蚀所形成，所以二分离栅极的长度能够左右对称。

如图3所示，当在进行编程操作时，电子会从源极38经由路径A注入浮置栅极32中；当在进行擦写操作时，电子则会从浮置栅极32经由路径B注入漏极37中。

另外，本发明也提供一种上述非易失性存储单元3的制造方法，其制造步骤包括预制一依次形成有一穿遂氧化层、一浮置栅极层及一介电层的基底；刻蚀浮置栅极层与介电层以形成二浮置栅极；分别于二浮置栅极的两侧壁形成多个间隙壁；氧化基底以形成一介于二浮置栅极间的控制栅氧化层，及位于二浮置栅极外侧的二分离栅氧化层；植入离子于基底中以形成一介于二浮置栅极间的漏极；形成一覆盖介电层及间隙壁的栅极层于基底上；于栅极层上形成一屏蔽；刻蚀栅极层以形成一控制栅极与二分离栅极；以及植入离子于基底中以形成两个与这些分离栅极相邻的源极。

为使本发明的内容更容易理解，以下将举一实例，以说明根据本发明较佳实施例的非易失性存储单元制造方法的流程。

请参照图4A所示，首先于基底40上依次形成有穿遂氧化层41、浮置栅极层42’以及介电层43’。在本实施例中，浮置栅极层42’为非易失性存储单元中的第一层多晶硅层，而介电层43’通常包括一第一层二氧化硅层、一氮化硅层以及一第二层二氧化硅层。

其次，如图4B所示，进行曝光过程以便在介电层43’上形成屏蔽431，然后进行刻蚀过程，以便形成非易失性存储单元的浮置栅极42及介电层43。在形成浮置栅极42及介电层43之后，屏蔽431会被剥除。

接着，如图4C所示，于基底40上沉积一层间隙壁材料44’，然后再刻蚀掉间隙壁材料44’，如此便能够以自对准的方式于浮置栅极42的两侧壁上形成间隙壁44(如图4D所示)。在本实施例中，间隙壁材料44’包括一二氧化硅层以及一氮化硅层。

请再参照图4D，在形成间隙壁44的后，接着进行氧化过程，如热氧化法或快速热氧化法，以便在二浮置栅极42之间长成一控制栅氧化层411，并在二浮置栅极42外侧长成二分离栅氧化层412；此时，介电层43及间隙壁44会形成ONO(Oxide/Nitride/Oxide)结构。然后，于基底40进行一离子植入过程，藉以于二浮置栅极42之间的区域形成一漏极47。在本实施例中，所植入的离子为第V族原子，如磷、砷等。

然后，如图4E所示，在基底40上沉积一层栅极层45’，接着进行曝光过程以便在栅极层45’上形成屏蔽451。在本实施例中，栅极层45’为非易失性存储单元中的第二层多晶硅层，而屏蔽451位于漏极47的上方。需注意的是，屏蔽451所覆盖的区域决定后续制得的控制栅极的大小，亦即是控制浮置栅极与控制栅极的重复区域面积，在本实施例中，屏蔽451延伸至二浮置栅极的局部的上方。

最后，请参照图4F所示，进行刻蚀过程将栅极层45’刻蚀掉，如此一来，在屏蔽451下方会形成控制栅极45，另外在二浮置栅极的外侧会分别形成有一分离栅极46；需注意的是，分离栅极46以自动对准方式刻蚀而得。在本实施例中，控制栅极45延伸至形成于局部介电层43上，因此，控制栅极45以介电层43及间隙壁44为间隔，与各浮置栅极42相对重叠的区域面积能够大于各浮置栅极42上表面的区域面积。

请再参考图4F所示，在剥除屏蔽451的后，进行离子植入过程以便于在基底40中，在与各分离栅极46邻接的区域，分别形成二源极48。

以上所述仅为举例，而不局限于上述例子。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含权利要求中。

Claims (13)

1.一种非易失性存储单元，其特征在于包含：

一基底，它至少形成有一漏极与二源极，该漏极介于这些源极之间；

一穿遂氧化层，它形成于该基底上；

二浮置栅极，它形成于该穿遂氧化层上，且分别介于该漏极与这些源极之间；

一介电层，它形成于这些浮置栅极上；

多个间隙壁，它分别形成于这些浮置栅极的两侧壁；

一控制栅极，它形成于该漏极上方，并位于这些浮置栅极之间；以及

二分离栅极，它形成于该穿遂氧化层上，且分别位于这些浮置栅极的一侧以分别与该控制栅极相对而设。

2.如权利要求1所述的非易失性存储单元，其特征在于该控制栅极延伸至形成于该介电层上。

3.如权利要求2所述的非易失性存储单元，其特征在于该控制栅极以该介电层及这些间隙壁为间隔，与各浮置栅极相对重叠的区域面积大于各浮置栅极上表面的区域面积。

4.如权利要求1所述的非易失性存储单元，其特征在于该控制栅极与这些分离栅极于同一半导体过程下所形成。

5.如权利要求1所述的非易失性存储单元，其特征在于该介电层包含一氧化层及一氮化硅层。

6.如权利要求1所述的非易失性存储单元，其特征在于这些间隙壁包含一氧化层及一氮化硅层。

7.一种非易失性存储单元制造方法，其特征在于包含：

预制一基底，在它上面依次形成有一穿遂氧化层、一浮置栅极层及一介电层；

刻蚀该浮置栅极层与该介电层，以形成二浮置栅极；

形成多个间隙壁，它分别形成于这些浮置栅极的两侧壁；

氧化该基底以便在这些浮置栅极之间长成一控制栅氧化层，并在这些浮置栅极外侧长成二分离栅氧化层；

植入离子于该基底中，以形成一介于这些浮置栅极之间的漏极；

形成一栅极层于该基底上，该栅极层覆盖该介电层及这些间隙壁；

于该栅极层上形成一屏蔽，它位于该漏极上方；以及

刻蚀该栅极层，以于该漏极上方形成一控制栅极、于这些浮置栅极的一侧分别形成一与该控制栅极相对而设的分离栅极。

8.如权利要求7所述的非易失性存储单元制造方法，其特征在于还包含：

植入离子于该基底中，以形成二源极，这些源极分别邻设于这些分离栅极。

9.如权利要求7所述的非易失性存储单元制造方法，其特征在于该控制栅极延伸至形成于该介电层上。

10.如权利要求9所述的非易失性存储单元制造方法，其特征在于该控制栅极以该介电层及这些间隙壁为间隔，与各浮置栅极相对重叠的区域面积大于各浮置栅极上表面的区域面积。

11.如权利要求7所述的非易失性存储单元制造方法，其特征在于该介电层包含一氧化层及一氮化硅层。

12.如权利要求7所述的非易失性存储单元制造方法，其特征在于这些间隙壁包含一氧化层及一氮化硅层。

13.如权利要求7所述的非易失性存储单元制造方法，其特征在于该栅极层一多晶硅层。

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