CN1469481A - 存储装置 - Google Patents

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Abstract

一种存储装置，具有包含由在硅构成的基板(10)上依次形成的下部电极(21)、铁电体膜(22)以及上部电极(23)所构成的电容(20)的存储单元。铁电体膜(22)，在下部电极(21)上选择性生长后形成。这样，由于在具有所希望的下部电极(21)上选择性地形成铁电体膜(22)，在铁电体膜(22)中不会有损伤部，可以实现存储单元的微细化。

Description

存储装置
技术领域
本发明涉及一种在存储单元中包含采用由铁电体构成的电容膜的电容的存储装置。
背景技术
图5表示由电容膜中采用铁电体的电容和可以选择性地存取该电容的选择晶体管所构成的存储单元的现有技术的存储装置。如图5所示，铁电电容101的一方电极与选择晶体管102的源极连接，另一方电极与单元板(cell plate)线CP连接。选择晶体管102的漏极与比特线BL连接，栅极与字线WL连接。
具有这种电路构成的存储单元的剖面构成的一例在图6中表示。如图6所示，选择晶体管102构成的包括：在硅构成的基板110的上部相互间隔而形成的漏极区域111以及源极区域112、和在基板110上形成的第1绝缘层113所覆盖的栅极114。
铁电电容101，设置在第1绝缘层113上的源极区域112的上方，由第1电极115、铁电体膜116以及第2电极117所构成。
铁电电容101的第1电极115通过贯通第1绝缘层113而设置的第1接触栓118与选择晶体管102的源极区域112电连接。铁电电容101的第2电极117与单元板线CP连接。
另外，在第1绝缘层113上覆盖铁电电容101地形成第2绝缘层119，在该第2绝缘层119上，覆盖单元板CP地形成第3绝缘层120。
在第3绝缘层120上在漏极区域111的上方设置比特线BL，该比特线BL通过贯通第1绝缘层113、第2绝缘层119以及第3绝缘层120的第2接触栓121与漏极区域111电连接。
图7(a)～图7(c)表示铁电电容101的形成方法的工序示意图。在此，省略了选择晶体管102。
首先，如图7(a)所示，在第1绝缘层113上，依次形成第1电极形成膜115A、铁电体膜116以及第2电极形成膜117A。然后，覆盖第2电极形成膜117上的电容形成区域地形成光刻胶掩模130，采用所形成的光刻胶掩模130，对第2电极形成膜117A、铁电体膜116以及第1电极形成膜115A进行等离子蚀刻，使铁电电容101图形化。
但是，上述现有技术的存储装置，在其制造过程的等离子蚀刻工艺中，由于包含多量的反应性基(radical)等活性种的蚀刻气氛，如图7(c)所示，存在着在铁电体膜116中的侧端部，形成由活性种损伤的已经不具有作为铁电体的特性损伤区域116a的问题。
损伤区域116a，使铁电电容101的有效面积减少。具体讲，损伤区域116a，从铁电体膜116的侧面向内部渗透数十nm到数百nm的区域，当铁电电容101的面积在1μm2以下时，铁电电容101的有效面积的减少则成为不可忽视的问题。
为了抑制这样的损伤区域116a的产生，在铁电电容101形成之后，虽然实施使损伤区域116a恢复的恢复退火，但没有使损伤区域116a完全消失的效果。
另外，该恢复退火的处理温度，由于和使铁电体膜116结晶化的温度大致相同，当铁电电容101多层层叠时，因需要对各层进行恢复退火，因而引起各层中设置的布线的热劣化。因此，铁电电容101层叠2层以上的3维电容阵列的实现变得困难。
另外，现有技术的制造方法，在图7(a)所示的工艺中，采用溅射法或者溶胶凝胶法，使铁电体膜116在第1电极形成膜115A上整个面上形成，必须多晶化。因此，会造成因结晶方向的各向同性化而引起的极化的显现方向的平均化，从而使得将铁电体的结晶方向控制到极化偏位最大化的方向是很困难的。
发明内容
本发明正是解决上述现有技术的问题的发明，其目的在于能在铁电体构成的电容膜中不产生损伤区域、并且可以防止极化偏位的平均化，从而可以对结晶方向进行控制。
为了达到上述目的，本发明，具有在下部电极上选择性生长电容膜构成的铁电体膜所形成的构成。
具体讲，有关本发明的第1存储装置，具有包含由在基板上依次形成的第1电极、铁电体膜以及第2电极构成的电容的存储单元，铁电体膜在第1电极上选择性生长后形成。
依据第1存储装置，在将第1电极图形化形成规定形状时，由于铁电体膜在第1电极上选择性生长后形成，不需要对铁电体膜进行图形化的蚀刻。其结果，由于不会在成为电容的电容膜的铁电体膜中形成损伤区域，所以可以实现电容的微细化。
在第1存储装置中，优选铁电体膜由单结晶或者单一分域(domain)构成。这样，由于不会产生因多晶化、结晶方向的各向同性化而引起的极化的出现方向的平均化的情况，所以可以将铁电体膜的结晶方向控制成极化偏位最大化的方向上。
在第1存储装置中，优选铁电体膜通过与第1电极的物理上或者化学上的相互作用，自组织化那样进行生长。这样，铁电体膜可以在具有任意平面形状的第1电极上自整合形成。
另外，在第1存储装置中，优选铁电体膜采用气相或者液相生长。
在第1存储装置中，优选电容与选择用开关元件连接。这样，在将多个存储单元配置成阵列状时，可以容易从多个存储单元中选择所希望的单元。
这时，优选选择用开关元件，在基板上或者在基板与第1电极之间形成。这样，可以提高存储单元的配置密度。
另外，这时优选选择用开关元件是晶体管或者双向二极管。这样，当选择用开关元件是晶体管时，可以采用有源矩阵方式构成存储单元阵列，另外，当是双向二极管时，可以采用无源矩阵方式构成存储单元阵列。
有关本发明的第2存储装置，包括具有分别由在基板上依次形成的第1电极、第1铁电体膜以及第2电极构成的多个电容的第1电容阵列层、在第1电容阵列层上介入绝缘膜，具有分别由在基板上依次形成的第3电极、第2铁电体膜以及第4电极构成的多个电容的第2电容阵列层，各第1铁电体膜在第1电极上分别选择性生长后形成，各第2铁电体膜在第3电极上分别选择性生长后形成。
依据第2存储装置，由于包含在第1电容阵列层以及其上层叠的第2电容阵列层中的各铁电体膜分别在第1电极以及第3电极上选择性生长后形成，不需要对各铁电体膜进行图形化的蚀刻。其结果，由于不会在分别成为电容的电容膜的铁电体膜中形成损伤区域，所以可以实现电容的微细化。并且，由于可以3维配置电容阵列层，所以可以提高存储单元的配置密度。
在第2存储装置中，优选第1铁电体膜以及第2铁电体膜由单结晶或者单一分域构成。
在第2存储装置中，优选第1铁电体膜通过与第1电极的物理上或者化学上的相互作用，自组织化那样进行生长，第2铁电体膜通过与第3电极的物理上或者化学上的相互作用，自组织化那样进行生长。
另外，在第2存储装置中，优选第1铁电体膜以及第2铁电体膜分别采用气相或者液相生长。
在第2存储装置中，优选构成第1电容阵列层以及第2电容阵列层的各电容通过分别与选择用开关元件连接，构成存储单元。
这时，优选各选择用开关元件，在基板上或者在基板与第3电极之间形成。这样，可以缩短各存储单元中的电容和选择用开关元件之间的布线距离。
另外，这时优选选择用开关元件是晶体管或者双向二极管。
另外，这时优选构成第2电容阵列层的电容和分别连接的选择用开关元件，形成第2电容阵列层。
另外，这时优选在第2电容阵列层中形成的选择用开关元件是薄膜晶体管或者双向二极管。
另外，这时优选包含在第2电容阵列层中的多个存储单元之间电连接的部件，设置在第1电容阵列层和第2电容阵列层之间、或者在第2电容阵列层上。这样，可以进一步提高3维配置的存储单元阵列的配置密度。
另外，这时优选将包含在第1电容阵列层中的多个存储单元和包含在第2电容阵列层中的多个存储单元之间电连接的部件，设置在第1电容阵列层和第2电容阵列层之间。这样，可以进一步提高3维配置的存储单元阵列的配置密度。
附图说明
图1表示有关本发明第1实施例的存储装置的要部的存储单元阵列的构成剖面图。
图2(a)以及(b)表示构成有关本发明第1实施例的存储装置的电容的电容膜的形成方法的工序示意的构成剖面图。
图3表示构成有关本发明第1实施例的存储装置的电容的滞后特性和现有技术的电容的滞后特性进行比较的曲线图。
图4表示有关本发明第2实施例的存储装置的要部的3维存储单元阵列的构成剖面图。
图5表示具有包含现有技术的铁电电容的存储单元的存储装置的电路图。
图6表示具有包含现有技术的铁电电容的存储单元的存储装置的构成剖面图。
图7表示现有技术的电容的形成方法的工序示意的构成剖面图。
图中：10-基板、11-元件分离区域、12-源极区域、13-漏极区域、14-栅极区域、15-选择晶体管(选择用开关元件)、16-第1绝缘层、17-第1接触栓、18-第2接触栓、20-电容、21-下部电极、22-铁电体膜、22a-铁电体形成膜、23-上部电极、24-比特线、25-第2绝缘层、26-第3绝缘层、30A-第1双向肖特基势垒二极管(选择用开关元件)、30B-第2双向肖特基势垒二极管(选择用开关元件)、31-第2绝缘层、32A-第1单元板线、32B-第2单元板线、33A-第1半导体薄膜、33B-第2半导体薄膜、34-第3绝缘层、35-第4绝缘层、36-第5绝缘层、37-第6绝缘层、40-周边电路部、41-第1电容阵列层、42-第2电容阵列层。
具体实施方式
(第1实施例)
以下参照附图说明本发明第1实施例。
图1表示有关本发明第1实施例的存储装置的要部的存储单元阵列的构成剖面图。
如图1所示，在例如硅构成的半导体基板10的上部，形成有由氧化硅构成的多个元件分离区域11所区分的多个元件区域。在各元件区域，分别形成有作为选择用开关元件的选择晶体管15。各选择晶体管15，由相互有间隔而形成的源极区域12以及漏极区域13、和在半导体基板10上在源极区域12和漏极区域13之间的区域形成的栅极14所构成。
在半导体基板10上在包含各元件分离区域11以及各栅极14的整个面上形成第1绝缘层16。在第1绝缘层16中，在源极区域12上形成第1接触栓17，在漏极区域13上形成第2接触栓18。
在各第1接触栓17上，分别形成电容20，各电容20分别由从下到上依次形成的下部电极21、铁电体膜22、以及上部电极23构成。在此，有关第1实施例的铁电体膜22，在下部电极21上通过自整合即选择性生长所形成，上部电极23兼作为单元板。
在第1绝缘层16的上部，形成与第2接触栓18电连接的比特线24，然后形成第2绝缘层25，使其埋住该比特线24的上侧、和下部电极21以及铁电体膜22的侧方。另外，在上部电极23上，形成第3绝缘层26。
此外，作为各电容20的构成的一例，下部电极21及上部电极23可以采用例如厚度约为200nm的白金(Pt)，铁电体膜22可以采用厚度约为200nm的白金的SrBi2Ta2O9。
以下参照图2(a)以及图2(b)说明上述那样构成的电容20、特别是铁电体膜的制造方法。
为了在各个下部电极21上选择生长各铁电体膜22，例如有将铁电体膜22的原料气体进行离子团化的方法。
首先，准备形成了选择晶体管(图中未画出)以及第1绝缘膜16的基板10。在此，图中虽然未画出，但在第1绝缘层16上形成第1接触栓以及第2接触栓。
如图2(a)所示，将基板10电接地，并放入到包含原料气体50的反应槽内的加热装置(图中未画出)中。原料气体50，例如由采用有机金属化学气相沉积(MOCVD)法的原料气体所构成，向反应槽供给将有机金属分子气化后的原料气体50。
在此，原料气体50，在向反应槽供给之前，通过使其经过具有电晕放电电路(图中未画出)等的离子化装置，将该原料气体50电离成为带正电的离子团。离子团化后的原料气体50由于能量上不稳定，具有捕获电子变成稳定的倾向。
因此，离子团化后的原料气体50，从与接地基板10电连接的下部电极21取得电子变成稳定，进一步被热分解。这样，铁电体形成膜22a开始在下部电极21上选择性生长。在此，离子团化后的原料气体50凝聚在下部电极21上的过程，也包含由自组织化、即同种分子以及团间的化学亲合力而自整合地产生凝聚的情况。
因此，如果选择使在下部电极21的表面上结晶的晶格常数与铁电体形成膜22a的晶格常数大致相等，则铁电体形成膜22a在下部电极21上外延生长，被单晶化或者成为单一的分域。
在此，在第1绝缘层16中除下部电极21之外的区域上，离子团化后的原料气体50不凝聚。因此，离子团化后的原料气体50在下部电极21以外的区域不被热分解。
其结果，如图2(b)所示，只在下部电极21上生长铁电体形成膜22a，可以获得所希望的铁电体膜22。
此外，作为出现相对较大极化的结晶方向，优选使铁电体膜22，与下部电极21的表面垂直的方向上对齐那样地进行单结晶生长。
然后，堆积图中虽然未画出的第2绝缘层25，使其分别覆盖下部电极21以及铁电体膜22，对所堆积的第2绝缘层25进行化学的、机械的研磨，使铁电体膜22的表面露出并且平坦化。
然后，采用蒸镀法或者溅射法，在包含铁电体膜22的第2绝缘膜25上形成上部电极形成膜，然后，将上部电极形成膜图形化成为具有单元板形状的上部电极23。然后，形成第3绝缘层26覆盖上部电极23，获得图1所示的存储装置。
依据第1实施例，作为电容20的电容膜的铁电体膜22是单结晶，并且在出现相对较大极化的方向上具有施加电场的结晶方向。因此，如图3所示，将实线所示的有关本发明的极化滞后特性、和虚线所示的现有技术的多结晶构成的铁电体膜的极化滞后特性相比，表明显著提高了响应性能。
另外，构成电容20的铁电体膜22，由于在下部电极21上选择性并且自整合形成，所以不需要进行图形化的蚀刻。其结果，铁电体膜22不会由于蚀刻造成损伤，可以可靠地出现较大极化。因此，即使是微细化的存储单元，也可以显著改善数据的写入特性以及读出特性。
此外，在铁电体膜22的形成中，并不限定于采用使用离子团化后的原料气体50的气相法，也可以采用长距离溅射法或水热液相的成膜法。
(第2实施例)
以下参照附图说明本发明第2实施例。
图4表示有关本发明第2实施例的存储装置的要部的存储单元阵列的构成剖面图。在第2实施例中，存储单元阵列为3维，即通过层叠2层进行配置，以提高存储单元的配置密度。在图4中，和图1所示构成部件相同的构成部件采用相同的符号，在此省略其说明。
如图4所示，在基板10上依次形成包含选择晶体管15的周边电路40、分别将多个电容配置成阵列状的第1电容阵列层41以及第2电容阵列层42。
在周边电路部和第1电容阵列层41之间介入第2绝缘层31后形成第1单元板线32A。
在第1单元板线32A上，选择性形成介入例如厚度约为200nm的白金构成的第1半导体薄膜33A的多个下部电极21。这样，通过将第1单元板线32A、第1半导体薄膜33A和下部电极21串联连接，形成由金属—半导体—金属构成的层叠型的第1双向肖特基势垒二极管30A。
在各下部电极21的上面，采用和第1实施例相同的方法，只在下部电极21上分别选择性地外延生长形成铁电体膜22。
以下根据制造过程说明各构成部件，覆盖铁电体膜22形成第3绝缘层34，对所形成的第3绝缘层34进行平坦化研磨，使铁电体膜22表面露出。然后，采用蒸镀法或者溅射法，在包含铁电体膜22的平坦化后的第2绝缘层34上形成各上部电极23，图形化形成所希望的形状。然后，在第3绝缘层34上覆盖各上部电极23形成第4绝缘层35，形成第1电容阵列层41。
然后，在对第4绝缘层35的上面平坦化后，在第4绝缘层35上形成第2单元板线32B。然后，和第1电容阵列层41同样，在第2单元板线32B上形成第2电容阵列层42。
即，在第2单元板线32B上层叠第2半导体薄膜33B和下部电极21，然后将该第2半导体薄膜33B和下部电极21图形化形成所希望的形状，形成分别由第2单元板线32B、第2半导体薄膜33B和下部电极21构成多个第2双向肖特基势垒二极管30B。然后，采用上述的方法，只在各下部电极21上分别选择性外延生长形成铁电体膜22。
然后，采用第5绝缘层36填充第2单元板线32B、下部电极21以及铁电体膜22之间的区域，然后，使各上部电极23与铁电体膜22连接进行加工。最后，在包含各上部电极23的第5绝缘层36上形成第6绝缘层37，获得第2电容阵列层42。
在第2实施例中，例如以第1电容阵列层41为例，由第1单元板线32A、第1半导体薄膜33A和下部电极21构成的第1双向肖特基势垒二极管30A，具有各存储单元的选择用开关元件的功能。
另外，图中虽然未画出，将包含配置在第1电容阵列层41中的电容20的存储单元、和包含配置在第2电容阵列层42中的电容20的存储单元相互电连接的布线部，埋入设置在第1电容阵列层41和第2电容阵列层42之间。
此外，在第2实施例中，电容阵列层的层数虽然是2层，但并不限定于此，也可以是3层以上。这样，存储单元阵列，在不会在由铁电体形成的电容膜中形成损伤区域的情况下可以3维配置，可以实现存储单元的微细化以及提高配置密度。
另外，也可以采用薄膜晶体管替代第2双向肖特基势垒二极管30B
依据有关本发明的存储装置，由于电容的电容膜的铁电体膜在第1电极上选择性生长后形成，所以不需要对铁电体膜进行图形化的蚀刻，在不会在电容的电容膜中形成损伤区域的情况下，可以实现存储单元的微细化以及提高配置密度。

Claims (18)

1.一种存储装置，其特征在于：
具有包含由在基板上依次形成的第1电极、铁电体膜以及第2电极所构成的电容的存储单元，
所述铁电体膜在所述第1电极上选择性地生长形成。
2.根据权利要求1所述的存储装置，其特征在于：所述铁电体膜由单结晶或者单一分域构成。
3.根据权利要求1所述的存储装置，其特征在于：所述铁电体膜是通过与所述第1电极的物理性或者化学性的相互作用，自组织化地生长而成。
4.根据权利要求3所述的存储装置，其特征在于：所述铁电体膜采用气相或者液相生长而成。
5.根据权利要求1所述的存储装置，其特征在于：所述电容与选择用开关元件连接。
6.根据权利要求5所述的存储装置，其特征在于：所述选择用开关元件，形成在所述基板上或者在所述基板与所述第1电极之间。
7.根据权利要求5所述的存储装置，其特征在于：所述选择用开关元件是晶体管或者双向二极管。
8.一种存储装置，其特征在于：
包括：
具有分别由在基板上依次形成的第1电极、第1铁电体膜以及第2电极所构成的多个电容的第1电容阵列层；和
在所述第1电容阵列层上介入绝缘膜，具有分别由在所述基板上依次形成的第3电极、第2铁电体膜以及第4电极所构成的多个电容的第2电容阵列层，
所述各第1铁电体膜在所述第1电极上分别选择性生长形成，
所述各第2铁电体膜在所述第3电极上分别选择性生长形成。
9.根据权利要求8所述的存储装置，其特征在于：所述第1铁电体膜以及第2铁电体膜由单结晶或者单一分域构成。
10.根据权利要求8所述的存储装置，其特征在于：所述第1铁电体膜是通过与所述第1电极的物理性或者化学性的相互作用，自组织化地生长而成，
所述第2铁电体膜是通过与所述第3电极的物理性或者化学性的相互作用，自组织化地生长而成。
11.根据权利要求8所述的存储装置，其特征在于：所述第1铁电体膜以及第2铁电体膜分别采用气相或者液相生长而成。
12.根据权利要求8所述的存储装置，其特征在于：构成所述第1电容阵列层以及第2电容阵列层的各电容，通过分别与选择用开关元件连接而构成存储单元。
13.根据权利要求12所述的存储装置，其特征在于：所述各选择用开关元件，形成在所述基板上或者在所述基板与所述第3电极之间。
14.根据权利要求12所述的存储装置，其特征在于：所述选择用开关元件是晶体管或者双向二极管。
15.根据权利要求12所述的存储装置，其特征在于：与构成所述第2电容阵列层的电容分别连接的选择用开关元件，形成在所述第2电容阵列层。
16.根据权利要求12所述的存储装置，其特征在于：在所述第2电容阵列层中形成的选择用开关元件是薄膜晶体管或者双向二极管。
17.根据权利要求12所述的存储装置，其特征在于：将所述第2电容阵列层中所含的多个存储单元之间电连接的部件，设置在所述第1电容阵列层与所述第2电容阵列层之间、或者在所述第2电容阵列层上。
18.根据权利要求12所述的存储装置，其特征在于：将所述第1电容阵列层中所含的多个存储单元与所述第2电容阵列层中所含的多个存储单元之间电连接的部件，设置在所述第1电容阵列层与所述第2电容阵列层之间。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136071A (ja) * 2003-10-29 2005-05-26 Seiko Epson Corp クロスポイント型強誘電体メモリ
KR100580635B1 (ko) * 2003-12-30 2006-05-16 삼성전자주식회사 전자소자 및 그 제조방법
JP2007158325A (ja) * 2005-12-07 2007-06-21 Sharp Corp 双方向ショットキーダイオードを備えるクロスポイント型抵抗メモリ装置
WO2018111247A1 (en) 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69017802T2 (de) * 1989-08-30 1995-09-07 Nec Corp Dünnfilmkondensator und dessen Herstellungsverfahren.
JPH07115141A (ja) * 1993-10-14 1995-05-02 Hitachi Ltd 半導体記憶装置
US5458986A (en) * 1993-12-16 1995-10-17 The United States Of America As Represented By The Secretary Of The Army Thin film of MgIn2 O4 for use as an electrode in a ferro-electric device
JP3113141B2 (ja) * 1993-12-28 2000-11-27 シャープ株式会社 強誘電体結晶薄膜被覆基板、その製造方法及び強誘電体結晶薄膜被覆基板を用いた強誘電体薄膜デバイス
JP3363301B2 (ja) * 1995-03-08 2003-01-08 シャープ株式会社 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ
US6151240A (en) * 1995-06-01 2000-11-21 Sony Corporation Ferroelectric nonvolatile memory and oxide multi-layered structure
JP3135483B2 (ja) * 1995-06-22 2001-02-13 松下電子工業株式会社 半導体装置およびその製造方法
JP3629099B2 (ja) * 1996-06-28 2005-03-16 株式会社東芝 半導体記憶装置
JPH10270654A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
NO309500B1 (no) * 1997-08-15 2001-02-05 Thin Film Electronics Asa Ferroelektrisk databehandlingsinnretning, fremgangsmåter til dens fremstilling og utlesing, samt bruk av samme
DE60042811D1 (de) * 1999-06-04 2009-10-08 Seiko Epson Corp Herstellungsverfahren für eine ferroelektrische Speichervorrichtung
EP1067605A1 (en) * 1999-07-05 2001-01-10 STMicroelectronics S.r.l. Ferroelectric memory cell and corresponding manufacturing method
US6491889B2 (en) * 2000-04-03 2002-12-10 Ibule Photonics Co., Ltd. Ferroelectric single crystal wafer and process for the preparation thereof
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP3940883B2 (ja) * 2000-09-18 2007-07-04 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
KR100379941B1 (ko) * 2001-03-06 2003-04-11 주승기 거대 단결정립 강유전체 박막의 제조방법 및 이를 이용한강유전체 기억소자의 제조방법
JP4058971B2 (ja) * 2001-03-26 2008-03-12 セイコーエプソン株式会社 強誘電体メモリ及び電子機器
JP2002368200A (ja) * 2001-06-08 2002-12-20 Sony Corp 半導体記憶装置
JP3591497B2 (ja) * 2001-08-16 2004-11-17 ソニー株式会社 強誘電体型不揮発性半導体メモリ
JP3902023B2 (ja) * 2002-02-19 2007-04-04 セイコーエプソン株式会社 圧電アクチュエータ、液滴噴射ヘッド、およびそれを用いた液滴噴射装置

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