CN1315191C - 电容元件及半导体存储装置 - Google Patents
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Abstract
本发明涉及电容元件及半导体存储装置，电容元件(22)，具有立体形状的下部电极(19)，和该下部电极(19)相对形成的上部电极(21)，和在下部电极(19)和上部电极(21)之间形成的由结晶化的铁电体构成的电容绝缘膜(20)。电容绝缘膜(20)的膜厚设定在12.5nm以上而且在100nm以下，进一步，铁电体具有多结晶结构时，其结晶粒径设定在12.5nm以上而且在200nm以下。从而在具有立体形状的下部电极和由铁电体构成的电容绝缘膜的电容元件及使用它的半导体存储装置中，通过简易的方法，防止铁电体中的极化特性劣化，不给电容元件的数据保持特性带来不良影响。
Description
技术领域
本发明涉及一种以铁电体为电容绝缘膜、具有立体结构的电容元件及使用它的半导体存储装置。
背景技术
近几年来，为了将现有技术所没有的可以低电压和高速度进行写入及读出动作的非易失性RAM(Nonvolatile Random Access Memory)实用化，对具有自然极化特性的铁电体膜的研制开发正在积极地进行。特别是为了实现将兆比特级的半导体存储装置搭载在用设计尺寸在0.18μm以下的互补型MOS晶体管(CMOS：Complementary Metal-Oxide Semiconductor)构成的大规模集成电路(LSI：Large-Scale Integrated circuit)上，就必须开发尽管面积小却能够实现大容量的具有立体结构的电容元件。具有这种立体结构的电容元件，通常必须在表面形成凹凸状的下部电极之上，形成电容绝缘膜——铁电体膜。
为了更加高集成化，一方面需要将电容元件立体化，缩小其横向(与基板主面平行的方向)的尺寸；另一方面为了确保该电容元件的电容，又需要尽量使铁电体膜的膜厚变薄。所以，对于膜厚很薄的铁电体膜，必须实现良好的极化特性。
下面，使用图6及图7，讲述现有技术示例中涉及的电容元件(例如，参阅专利文献1)。
图6表示现有技术的使用具有立体结构的电容元件的半导体存储装置(DRAM)主要部件的剖面结构。正如图6所示，在形成半导体元件及布线(图中未示出)的半导体基板101上，形成第1硅氧化膜102；在该第1硅氧化膜102上，形成由掺入n型杂质的低电阻多晶硅构成的针形接点103。在第1硅氧化膜102上，依次堆积硅氮化膜104及第2硅氧化膜105，在这些硅氮化膜104及第2硅氧化膜105上，分别形成深孔106，以便使各针形接点103露出来。
各深孔106的直径约0.3μm，深度约1.3μm，其纵横尺寸比在4以上。在各深孔106的低面及内壁上，形成表面粗糙的由多晶硅构成的下部电极107。下部电极107，从下面起，堆积由硅氮化膜及氧化钽(Ta2O5)的层叠体构成的电容绝缘膜108，在该电容绝缘膜108上，堆积、形成由氮化钛(TiN)构成的上部电极109。由这些下部电极107、电容绝缘膜108及上部电极109构成信息存储用电容元件。
在这里，据记载，电容绝缘膜108使用的、由铁电体构成的氧化钽(Ta2O5)，如图7所示，应该满足下述两个要求：使漏泄电流最小，以及使氧化钽换算成硅氧化膜(SiO2)时的有效膜厚最小，所以最好将其膜厚设置在4nm～7nm的范围内。
[专利文献1]特开2001-53250(第5～9页[0036]～[0071]、第9图及第12图)
可是，构成所述现有技术的电容元件的电容绝缘膜上使用铁电体的结构，不能实现良好的特性，所以存在着不能实现高性能的非易失性存储器装置的问题。
下面，详细讲述其理由。
正如所述现有技术的示例所示，在电容绝缘膜上使用氧化钽之类的铁电体材料时，在薄膜化之际，只注意两点。其一是使通过电容绝缘膜108的漏泄电流最小，其二是使换算成硅氧化膜的有效膜厚最小。
与此不同，在电容绝缘膜上使用铁电体材料时，为了利用铁电体的自然极化特性存储数据，在薄膜化之际能够实现良好的极化特性，是一个最重要的课题。对于这一课题，本专利申请人进行了各种各样的研究，结果发现：铁电体膜的膜厚达到某种膜厚以下后，极化特性就急剧劣化。另外，还发现：铁电体膜的结晶粒径，达到某种大小以下后，极化特性也急剧劣化。下面，讲述其详细情况。
由于铁电体膜的极化，是通过结晶中的离子的位移显示出来的，所以为了实现良好的极化特性，在铁电体膜的几乎全部区域，都应该用结晶体构成。可是，在铁电体膜和电极的交界区，却成为不完全的结晶体或近似于非晶形的状态。其结果，当膜厚薄到该交界区的影响相当显著的程度后，就不能实现良好的极化特性。另外，铁电体的结晶颗粒直径变小后，结晶中的离子的位移量就变小，进而，在铁电体膜占据的结晶区域变小后，晶粒边界区域就会增大，从而不能得到良好的极化特性。
这样，具有现有技术的电容元件的半导体存储装置，由于在电容绝缘膜中使用铁电体膜时，不能得到良好的物理特性，所以存在不能实现高性能的非易失性存储装置的问题。
发明内容
本发明就是要解决现有技术中的这个问题，目的是通过简单的方法，在具有立体结构的下部电极和由铁电体构成的电容绝缘膜的电容元件及使用它的半导体存储装置中，防止铁电体中的极化特性的劣化，避免给电容元件的数据保持特性带来不良影响。
为了达到所述的目的，本发明涉及的电容元件，其特征在于，是以具有在平坦的衬底膜上形成的下部电极、与下部电极的上面及侧面相对而形成的上部电极、在下部电极和上部电极之间且沿下部电极的上面及侧面形成的、由结晶化的铁电体构成的电容绝缘膜的电容元件为对象，使下部电极的高度与宽度之比值在1以上，将电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下。
采用本发明的电容元件后，正如后文所述，能够防止构成具有立体形状的电容绝缘膜的极化特性的劣化，所以能用较小的面积，实现数据保持特性优异的大容量的非易失性半导体存储装置。
在本发明的电容元件中，铁电体具有多结晶结构，其结晶粒径最好在12.5nm以上而且在200nm以下。
这样，即使铁电体由多结晶体构成时，也能确实防止铁电体的极化特性的劣化。
在本发明的电容元件中，给电容绝缘膜外加的电压，最好在0.3V以上而且在2.5V以下。另外，给电容绝缘膜外加的电场，最好在250KV/cm2以上。
这样，由于能使决定被电容元件保持的数据“1”和数据“0”的电荷量之比，成为足够大的值，所以可以实现良好的数据保持特性。
在本发明的电容元件中，电容绝缘膜最好由从SrBi2(TaXNb1-X)2O9、Pb(ZrXTi1-X)O3及(BiXLa1-X)4Ti3O12(分子式中，x是0≤x≤1。)中选择的一种材料构成。这样，就能够实现极化特性优异的铁电体。
在本发明的电容元件中，下部电极最好具有截面凸型形状，下部电极的高度与宽度之比(高度/宽度)的值最好在1以上。
这时，下部电极的宽度最好在0.2μm以上而且在1.0μm以下。
这样，由于能够加大电容绝缘膜的表面积，所以能够积蓄保持数据所需要的足够的电荷量，而且还能实现良好的极化特性。
另外，在本发明的电容元件中，包括：下部电极，其最好沿着在第1层间绝缘膜上形成的孔的底面及侧面而形成，上部电极，其沿着所述孔的底面及侧面且与所述下部电极相对向地形成，以及电容绝缘膜，其在所述下部电极和所述上部电极之间且沿所述下部电极的上面及侧面而形成，并由结晶化的铁电体构成，孔的深度和直径之比(深度/宽度)的值最好在1以上，电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下。
这时，孔的直径最好在0.2μm以上而且在0.8μm以下。
这样，由于能够加大电容绝缘膜的表面积，所以能够积蓄保持数据所需要的足够的电荷量，而且还能实现良好的极化特性。
本发明涉及的半导体存储装置，其特征在于，具有：本发明的电容元件，在半导体基板上形成的具有源极区及漏极区的晶体管，在半导体基板上形成的覆盖晶体管的第2层间绝缘膜，在第2层间绝缘膜上形成的与晶体管的源极区或漏极区电连接的插塞；电容元件的下部电极与插塞连接。
采用本发明的半导体存储装置后。由于具有本发明的电容元件，所以能够实现可以在由设计尺寸在0.18μm以下的CMOS晶体管构成的LSI上形成的具有优异的数据保持特性的半导体存储装置。
采用本发明涉及的电容元件及使用它的半导体存储装置后，将由铁电体构成的具有立体形状的电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下，进而在铁电体是多结晶体时，将其粒径控制在12.5nm以上而且在200nm以下，从而能够防止铁电体中的极化特性的劣化，实现良好的数据保持特性。就是说，能够通过极其容易的方法，实现具有优异的动作特性的电容元件及半导体存储装置，所以有盖于电容元件的精细化，其结果就能实现高集成化。
附图说明
图1是表示本发明的第1实施方式涉及的具有立体结构的电容元件的主要部位的剖面结构。
图2是表示本发明的第1实施方式涉及的电容元件中的剩余极化与铁电体的膜厚的关系的曲线图。
图3是表示本发明的第1实施方式涉及的电容元件中的剩余极化与铁电体的结晶粒径的关系的曲线图。
图4是表示本发明的第1实施方式涉及的电容元件中的极化与外加电场的关系的曲线图。
图5是表示本发明的第2实施方式涉及的具有立体结构的电容元件的主要部位的剖面结构。
图6是表示现有技术示例涉及的具有立体结构的电容元件的主要部件的剖面结构图。
图7、是表示现有技术示例涉及的具有立体结构的电容元件中与电容绝缘膜的膜厚相对而言的漏泄电流及SiO2换算有效膜厚的关系的曲线图。
图中：11～半导体基板；12～元件分离膜；13～栅极绝缘膜；14～栅电极；15～源·漏区；16～存储单元晶体管；17～层间绝缘膜(第1层间绝缘膜)；18～针形接点(插塞)；19～下部电极；20～电容绝缘膜21～上部电极；27～第2层间绝缘膜；27a～孔。
具体实施方式
(第1实施方式)
下面，参阅附图，讲述本发明的第1实施方式。
图1示出本发明的第1实施方式涉及的具有立体结构的电容元件的主要部位的剖面结构。
正如图1所示，例如，由硅(Si)构成的半导体基板11的主面，被由浅沟分离(STI)构成的元件分离膜12划分开，形成多个元件活性区。在各元件活性区上，选择性地形成栅电极绝缘膜13及在其上的栅电极14，在各元件活性区中的栅电极14的两侧，分别形成源·漏区15。由这些栅电极绝缘膜13、栅电极14及源·漏区15，构成存储单元晶体管16。
在半导体基板11的主面上，覆盖各存储单元晶体管16，形成由氧化硅(SiO2)或氮化硅(SiN)构成的层间绝缘膜17。在层间绝缘膜17上，由钨(W)或掺入的n型杂质的低电阻的多晶硅构成的多个针形接点18，与各存储单元晶体管16的源·漏区15中的一方电连接。
在层间绝缘膜17上，形成与各针形接点18电连接的多个下部电极19。下部电极19，虽然图中没有示出，但具有下层由至少包含铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)及氮化硅钛(TiSiN)中的一个的单层膜或叠层膜构成的氧阻挡层，和上层由白金(Pt)、铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)或氧化缌镥(SrRuO3)等构成的电极膜的层叠结构。在这里，下部电极19大致具有圆形的平面形状，其宽度尺寸(直径)在0.2μm以上且在1.0μm以下。另外，下部电极19的高度，在0.2μm以上且在1.0μm以下，以便使该下部电极19的高度和宽度之比(高度/宽度)，即纵横比的值成为1以上的范围。
各下部电极19的上面及侧面，被由铁电体——钽铌酸缌铋(SrBi2(TaXNb1-X)2O9)(分子式中，x是0≤x≤1。以下相同。)构成的电容绝缘膜20覆盖。电容绝缘膜20，可以采用例如错边被覆性优异的有机金属化学气相堆积法(MOCVD)，原子层堆积法(Atomic Layer Deposition)或溅射法等成膜。
作为第1实施方式的特点，通过调整成膜时的堆积时间，将电容绝缘膜20的膜厚设定成12.5nm以上而且在100nm以下。这时的铁电体的结晶粒径，通过在使电容绝缘膜20成膜，并经过例如在500℃～700℃的范围中的决定结晶核密度的热处理后，再在例如800℃中使其结晶成长，从而在12.5nm～200nm的范围内设定。在这里，所谓“结晶粒径”，除非特别限定，指的是电容绝缘膜20的任意剖面中最长的径(长径)。
结晶粒径的尺寸，取决于结晶核密度，可以通过在上述决定结晶核密度的热处理的温度范围——500℃～700℃中进行热处理后，在电容绝缘膜20的任意剖面中，在12.5nm～200nm的范围内设定。下面，详述其理由。此外，有时还包含小于12.5nm的粒径，但如果不影响铁电体的物理特性(极化特性)就没问题。
在电容绝缘膜20上，形成由白金(Pt)、铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)或氧化缌镥(SrRuO3)等构成的上部电极21，由下部电极19、电容绝缘膜20及上部电极21构成存储信息的电容元件22。
如上所述，采用第1实施方式后，由于将构成具有立体结构的电容元件22的由铁电体构成的电容绝缘膜20的膜厚设定成12.5nm以上而且在100nm以下，并且将电容绝缘膜20的结晶粒径设定成12.5nm以上而且在200nm以下，所以能够防止由铁电体构成的电容绝缘膜20的极化特性的劣化。
下面，利用图2及图3，讲述将由铁电体构成的电容绝缘膜20的膜厚设定在上述范围内的理由。
图2表示出在使用第1实施方式涉及的电容元件22时，改变由铁电体SrBi2(TaxNb1-x)2O9构成的电容绝缘膜20的膜厚，用想定的最低电压即1.0V测量的剩余极化(2Pr)的结果。此外，测量使用的电容元件，在平坦的基底层上形成，上部电极及下部电极分别使用白金(Pt)。另外，使铁电体中的各结晶粒径的平均粒径为100nm。
正如图2所示，在铁电体SrBi2(TaxNb1-x)2O9的膜厚为50nm以上的区域(图中的A)中，由于在外加电压一定时，膜厚越薄外加电场就越大，所以剩余极化增加。本专利申请人发现：与此相反，在铁电体SrBi2(TaxNb1-x)2O9的膜厚为50nm以下的区域(图中的B)中，如前所述，由于不完全结晶体或接近非晶形状态的铁电体和电极的交界区的影响增大，所以铁电体的极化特性减少。就是说，铁电体的膜厚变小后，剩余极化就减少；铁电体的膜厚成为某种膜厚以下后，半导体存储装置就不能正常动作。所以该膜厚就成为下限值。此外，图2中的曲线的虚线部分，表示外插数据的情况。
图3表示改变结晶粒径，测量铁电体SrBi2(TaxNb1-x)2O9的剩余极化(2Pr)的结果。和图2一样，剩余极化(2Pr)用1.0V测量，测量使用的电容元件，在平坦的基底层上形成，上部电极及下部电极分别使用白金(Pt)。另外，使铁电体的膜厚为50nm。此外，图3中的曲线的虚线部分，表示外插数据的情况。
正如图3所示，在铁电体SrBi2(TaxNb1-x)2O9的多个结晶粒中的各粒径的平均结晶粒径在50nm以上的区域(图中的C)中，膜厚方向的结晶粒径受膜厚限制，成为50nm的一定值，所以剩余极化几乎不变。与此不同，在铁电体SrBi2(TaxNb1-x)2O9的多个结晶粒中的各粒径的平均结晶粒径在50nm以下的区域(图中的D)中，由于膜厚方向包含多个结晶粒，所以电容元件的外加电场方向占据的结晶晶粒边界区的影响表现出来，极化特性开始减少。铁电体的结晶粒径进一步减少后，结晶中的离子位移量变小，剩余极化就减少，在某种结晶粒径以下后，半导体存储装置就不能正常动作。所以该结晶粒径就成为下限值。
根据本专利申请人的发现，铁电体中的剩余极化在10μC/cm2以下后，半导体存储装置就出现误动作。
根据图2所示的结果，铁电体膜中的膜厚的下限是12.5nm，而且其膜厚的上限是100nm。进而，根据图3所示的结果，铁电体膜中的结晶粒径的下限是12.5nm，结晶粒径的上限取决于对成为本实施方式的电容绝缘膜的铁电体的热处理的条件，其值是200nm。
此外，在将由铁电体构成的电容绝缘膜的膜厚设定成上述范围之际，外压给电容绝缘膜的电压的范围最好是0.3～2.5V。另外，外压给电容绝缘膜的电场，最好是250kV/cm以上。下面利用图4，讲述其理由。
图4示出将铁电体SrBi2(TaxNb1-x)2O9作为电容绝缘膜的电容元件的极化一电场特性(磁滞曲线)。在电容绝缘膜中使用铁电体的电容元件，尽量加大与保持数据“1”对应的电荷量和与保持数据“0”对应的电荷量之差，相当于扩大半导体存储装置的动作范围。这就是加大图4所示的电场(E)为0时的剩余极化、即图中的+Pr和-Pr之差。因此，需要尽量加大电容元件的外加电场。本专利申请人经过各种试验后发现：该外加电场的下限，是极化成为0的电场即矫顽电场(coercive field)的2倍以上，具体地说，如图4所示，由于矫顽电场的值是125kV/cm，所以外加电场的下限值成为250kV/cm。将该电场的值与上述电容绝缘膜的膜厚对应后，外加电压就成为如下情况。
即：电容绝缘膜的膜厚为12.5nm时，成为250kV/cm×12.5nm＝0.31V；电容绝缘膜的膜厚为100nm时，成为250kV/cm×100nm＝2.5V。所以，如果将外加电压的范围设定为0.3～2.5V，就能在上述电容绝缘膜的膜厚的范围内实现良好的数据存储特性。
此外，构成电容绝缘膜的铁电体，取代SrBi2(TaxNb1-x)2O9，可以使用锆钛酸铅((Pb(ZrxTi1-x))O3)或钛酸铋钽((BixLa1-x)4Ti3O12)(分子式中，x是0≤x≤1。)。
(第2实施方式)
下面，参阅附图，讲述本发明的第2实施方式。
图5示出本发明的第2实施方式涉及的具有立体结构的电容元件的主要部位的剖面结构。在图5中，对与图1所示的结构部件相同的结构部件，赋予相同的符号，并且不再赘述。
正如图5所示，第2实施方式涉及的电容元件22，在第1层间绝缘膜17上形成的由氧化硅(SiO2)或氮化硅(SiN)构成的第2层间绝缘膜27上，截面呈凹状地形成。具体的说，在第2层间绝缘膜27中，沿着多个开口部(孔)27a的底面及侧壁形成，以便使各针形接点18露出来。其结果，使膜状的下部电极19与各针形接点18电连接。
在这里，孔27a的深度和直径之比、即深度/直径(纵横尺寸比)的值在1以上。这是为了尽量加大后文将要叙及的下部电极19的表面积，增加可以积蓄的电荷量。另外，在纵横尺寸比的值在1以上的范围内，使孔27a的深度为0.2μm以上而且在0.8μm以下，孔27a的直径为0.2μm以上而且在1.5μm以下。
下部电极19，虽然图中没有示出，但具有下层由至少包含铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)及氮化硅钛(TiSiN)中的一个的单层膜或叠层膜构成的氧阻挡层，和上层由白金(Pt)、铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)或氧化缌镥(SrRuO3)等构成的电极膜的层叠结构。在这里，下部电极19的膜厚，是50nm～200nm。
在第2层间绝缘膜27上，形成由铁电体SrBi2(TaxNb1-x)2O9构成的电容绝缘膜20，以便覆盖孔27a内的下部电极19。该电容绝缘膜20，可以采用例如错边被覆性优异的有机金属化学气相堆积法(MOCVD)，原子层堆积法(Atomic Layer Deposition)或溅射法等成膜。在这里，将电容绝缘膜20的膜厚设定在12.5nm以上而且在100nm以下。并且将这时的电容绝缘膜20的结晶粒径设定成12.5nm以上而且在200nm以下。其理由如第1实施方式所述。
在电容绝缘膜20的上面，形成堆积由白金(Pt)、铱(Ir)、氧化铱(IrO2)、镥(Ru)、氧化镥(RuO2)或氧化缌镥(SrRuO3)等构成的上部电极21，以便与该电容绝缘膜20相信接。由下部电极19、电容绝缘膜20及上部电极21构成存储信息的电容元件22。
如上所述，采用第2实施方式后，和第1实施方式一样，由于将构成具有立体结构的电容元件22的由铁电体构成的电容绝缘膜20的膜厚设定成12.5nm以上而且在100nm以下，并且将电容绝缘膜20的结晶粒径设定成12.5nm以上而且在200nm以下，所以能够防止由铁电体构成的电容绝缘膜20的极化特性的劣化。
另外，在第2实施方式中，和第1实施方式一样，作为铁电体，使用了SrBi2(TaxNb1-x)2O9。但如果使用钛酸铋钽((BixLa1-x)4Ti3O12)时，决定结晶粒径的热处理条件，要进行如下变更。即成为电容绝缘膜20的铁电体膜成膜后，经过例如在400℃～600℃的范围中的决定结晶核密度的热处理，再在例如700℃中使其结晶成长，从而将各结晶粒径在12.5nm～200nm的范围内设定。
此外，构成电容绝缘膜20的铁电体，取代SrBi2(TaxNb1-x)2O9，可以使用锆钛酸铅((Pb(ZrxTi1-x))O3)或钛酸铋钽((BixLa1-x)4Ti3O12)(分子式中，x是0≤x≤1。)。
本发明涉及的电容元件及使用它的半导体装置，能够防止由铁电体构成的电容绝缘膜的极化特性的立化，所以具有能够实现良好的数据保持特性这一效果，作为具有由铁电体构成的电容绝缘膜的立体结构的电容元件及使用它的半导体装置等，大有用场。
Claims (14)
1、一种电容元件，其特征在于：具有：在平坦的衬底膜上形成的下部电极、
与所述下部电极的上面及侧面相对向而形成的上部电极、以及
在所述下部电极和所述上部电极之间且沿所述下部电极的上面及侧面形成的、由结晶化的铁电体构成的电容绝缘膜，
所述下部电极的高度与宽度之比值在1以上，
所述电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下。
2、如权利要求1所述的电容元件，其特征在于：所述铁电体具有多结晶结构，其结晶粒径在12.5nm以上而且在200nm以下。
3、如权利要求1或2所述的电容元件，其特征在于：给所述电容绝缘膜外加的电压，在0.3V以上而且在2.5V以下。
4、如权利要求1或2所述的电容元件，其特征在于：给所述电容绝缘膜外加的电场，在250KV/cm2以上。
5、如权利要求1或2所述的电容元件，其特征在于：所述电容绝缘膜由从SrBi2(TaXNb1-X)2O9、Pb(ZrXTi1-X)O3及(BiXLa1-X)4Ti3O12中选择的一种材料构成，其中，0≤x≤1。
6、如权利要求1或2所述的电容元件，其特征在于：所述下部电极的宽度在0.2μm以上而且在1.0μm以下。
7、一种电容元件，其特征在于：包括：下部电极，其沿着在第1层间绝缘膜上形成的孔的底面及侧面而形成，
上部电极，其沿着所述孔的底面及侧面且与所述下部电极相对向地形成，以及
电容绝缘膜，其在所述下部电极和所述上部电极之间且沿所述下部电极的上面及侧面而形成，并由结晶化的铁电体构成，
所述孔的深度与直径之比值在1以上，
所述电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下。
8、如权利要求7所述的电容元件，其特征在于：所述铁电体具有多结晶结构，其结晶粒径在12.5nm以上而且在200nm以下。
9、如权利要求7或8所述的电容元件，其特征在于：给所述电容绝缘膜外加的电压，在0.3V以上而且在2.5V以下。
10、如权利要求7或8所述的电容元件，其特征在于：给所述电容绝缘膜外加的电场，在250KV/cm2以上。
11、如权利要求7或8所述的电容元件，其特征在于：所述电容绝缘膜由从SrBi2(TaXNb1-X)2O9、Pb(ZrXTi1-X)O3及(BiXLa1-X)4Ti3O12中选择的一种材料构成，其中，O≤x≤1。
12、如权利要求8或9所述的电容元件，其特征在于：所述孔的直径在0.2μm以上而且在0.8μm以下。
13、一种半导体存储装置，其特征在于，具有：
电容元件，该电容元件，具有：在平坦的衬底膜上形成的下部电极、
与所述下部电极的上面及侧面相对向而形成的上部电极、以及
在所述下部电极和所述上部电极之间且沿所述下部电极的上面及侧面形成的、由结晶化的铁电体构成的电容绝缘膜；
在半导体基板上形成的具有源极区及漏极区的晶体管；
在半导体基板上形成的覆盖所述晶体管的第2层间绝缘膜；以及
在第2层间绝缘膜上形成的与所述晶体管的源极区或漏极区电连接的插塞，
所述电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下，
所述电容元件的下部电极与所述插塞连接。
14、一种半导体存储装置，其特征在于，具有：
电容元件，该电容元件，具有：下部电极，其沿着在第1层间绝缘膜上形成的孔的底面及侧面而形成、
上部电极，其沿着所述孔的底面及侧面且与所述下部电极相对向地形成、以及
电容绝缘膜，其在所述下部电极和所述上部电极之间且沿所述下部电极的上面及侧面而形成，并由结晶化的铁电体构成；
在半导体基板上形成的具有源极区及漏极区的晶体管；
在半导体基板上形成的覆盖所述晶体管的第2层间绝缘膜；以及
在第2层间绝缘膜上形成的与所述晶体管的源极区或漏极区电连接的插塞，
所述电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下，
所述电容元件的下部电极与所述插塞连接。
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