CN1466711A - 多时钟系统中同步跳跃模式及初始化时钟转送接口的系统及方法 - Google Patents

Abstract

本发明提供一种用于在两个时钟域内同步化跳跃模式及初始化使数据能够在两个时钟域之间做数据转移的时钟跳跃缓冲区(50)的系统及方法。在一个实施例里，电路包括一对对准侦测单元(71、72)、同步重置单元(73)、跳跃模式产生器(74)、计数器重置单元(75)及数据转移缓冲区(76)。每个对准单元(71、72)经配置用以侦测通过参考时钟信号在其中一个时钟域里的时钟信号的对准并且产生表示对准的信号。此信号传送至同步重置单元(73)及计数器重置单元(75)。通过其中一个对准单元所产生的对准信号亦传送至跳跃模式产生器(74)。该同步重置单元(73)接受来自对准单元的对准信号并且产生同时重置信号(即一个信号给两个时钟域的每一个)以初始化该计数器重置单元。该计数器重置单元控制藉透过数据转移缓冲区以控制该流量数据的加载及卸载计数器。在接收到由同步重置单元(73)所产生的同步重置信号之后，该计数重置单元开始产生对应于个别的时钟域的加载及卸载脉冲并且传送这些信号至该数据缓冲区(76)。

Description

多时钟系统中同步跳跃模式及初始化时钟转送接口的系统及方法

技术领域

本发明主要涉及微处理设计的领域，并且尤其涉及配置系统于两时钟域之间使用时钟跳跃技术以转移数据的同步化跳跃模式及初始化转移缓冲区。

背景技术

在简单的计算机系统里，单一时钟信号可以用于执行所有整合在芯片里的全部组件。相同的时钟信号可以提供给微处理器、内存及/或各种外围组件。尤其，该信号用于时序数据在组件之间的转移。此系统为简单且相对直接的，但该系统的简单化可能导致性能限制。这些限制之一与时钟信号的变化有关，可以从芯片上的各式组件观察出来。使用电路传导路线传送时钟信号至每个组件将造成反射、噪声及其它在信号上的变异。这些因素造成信号到达至不同组件上的差异，该差异转而限制组件在传输数据上的能力。例如，若到达两组件之间的时钟信号具有偏移，则在组件之间的待传输信号值必须由该传送组件确认至比其它必要维持的时间还长，以确保该值可以由接收组件所取样。

时钟转送为一项可以用以减少时钟偏移的影响之一项技术并且允许改善数据转移时的性能。在时钟转送计划里，标准用于转移数据的数据总线及系统时钟将由点对点数据及时钟信号所取代。易言之，当数据从某一组件转移至另一组件时，该数据连同对应的时钟信号一起转移。典型上，该数据由转送组件依据转送时钟信号计入一系列储存位置(例如触发器)。该数据接着由接收组件依据区域时钟信号计出储存位置。两者的时钟信号必须具有相同的速率，但是在信号里实体上的偏移将无法确保数据的可靠的转移。

虽然时钟转送提供一种工具以转移在相同时钟速率操作下的组件间的数据，但是在现代计算机系统里常常需要使用不同的时钟频率，以用于不同的组件。例如，以不同的频率来操作核心逻辑(即微处理器逻辑)及系统逻辑将可能是有用的。在频率上的不同允许一种形式的逻辑在效能上的提升而毋需其它形式的逻辑具同样的提升。如此，例如处理器速度可以增加而不须亦加速系统逻辑的速度。

在这些系统里，系统逻辑紧密连接着系统总线。因此，系统逻辑的频率通常在系统总线频率的整数(或半整数)倍下操作。因为该系统逻辑的操作频率为系统总线频率的倍数，用于系统逻辑的时钟信号及用于系统总线的时钟信号皆可以由同样的参考时钟产生。若该核心逻辑的运转频率亦为系统总线频率的整数倍或半整数倍时，也可以很容易产生。例如，若该系统总线在66MHz(百万赫兹)下运转，则该系统逻辑及核心逻辑可以在200MHz下操作(为系统总线频率的三倍)。接着，若有需要，该核心辑逻的频率可以调整至266MHz(为系统总线频率的四倍)，而该系统逻辑仍然为200MHz。

然而，当系统总线的操作频率增加时，调整核心逻辑的速度将变得越来越困难，因为这需要频率上较大量的增加。例如，若该系统总线在200MHz下运转并且核心逻辑及系统逻辑皆在400MHz下运转，则该核心逻辑将不能很容易地调整至450MHz。意即450MHz不是系统总线的整数或半整数倍。因此具有多重时钟而非单一时钟可能还是有用的。在特定时钟信号上操作的组件是在该信号所定义的时钟域范围内。

多重时钟域在计算机系统里的使用可能造成许多必须在系统内处理的问题。其中一个问题是当时钟彼此并非整数或半整数倍时两时钟域之间在沟通上的困难。该问题可以通过使用时钟跳跃技巧来处理以转移在两时钟域之间的数据。然而，在微处理器里实现时钟跳跃可能是困难的，因为这技术需要跳跃模式与时钟信号在两时钟域里的同步及用于转移数据的转移缓冲区的适当的初始化。

发明内容

一个或一个以上之前描述之问题可由本发明的各项实施例来解决。广泛地说，该发明包括用来同步化针对两时钟域的时钟信号的跳跃模式及初始化能使数据在两时钟域之间转移的时钟跳跃缓冲区的系统和方法。

本发明系统可实现于具有两个明确的时钟域的微处理器，每个时钟域在不同时钟频率下操作。该微处理器经配置而使用时钟跳跃缓冲区从一个时钟域转移数据至另一个时钟域。数据使用第一时钟域的时钟信号计入该缓冲区，并且使用第二时钟域的时钟信号计出该缓冲区。该缓冲区促使较快的时钟信号的脉冲为周期性地跳跃以便转移至较快时钟信号的脉冲的数据不会超越转移至较慢时钟信号的脉冲的数据。

在一项实施例里，本发明系统包括具有对准侦测器部分的对准电路、可编程延迟部分及信号偏移部分。该对准侦测器的电路部分确定在一个时钟域里的时钟信号的下降缘对应于由锁相回路(Phase LockedLoop，PLL)锁定在参考时钟的除法器输出信号的下降缘。该对准信号延迟一段可编程的时间以对应于参考时钟周期的剩余时间。该可编程延迟的电路部分藉以产生对准信号，该信号需确认维持至下次两时钟信号的下降缘同时发生。该电路亦产生跳跃重置信号，于对准信号前偏移数个预定数目的循环。该跳跃重置信号领先对准信号以便该跳跃模式产生器通过对准信号的确认可以产生及使用该跳跃模式的第一跳跃值。

一项实施例更包括同步重置电路，经配置于两时钟域内产生同步重置信号。该同步重置电路接受主要重置信号并且透过数项中间步骤将来自参考时钟域的此信号计入两操作时钟域之一。当重置信号已计入此时钟域时，该电路延迟该重置，直到下一个对应的对准信号出现为止。该重置接着以在每个时钟域里的个别的对准信号所确认的逻辑上同时发生的、同步的重置信号来转移。

附图说明

在阅读下列的详细说明及参考随附图之后，本发明的其它目的及优点将变得明显。

图1为说明数据的转移使用中间缓冲区从某一个时钟域至另一个时钟域的方块图。

图2为用于本发明之一项实施例里的时钟跳跃技术的图标。

图3为说明在一实施例里的时钟信号产生方式的功能方块图。

图4为说明在一项实施例里的时钟跳跃缓冲区的结构的方块图。

图5为在一项实施例里电路经配置以逻辑的对准及初始化时钟跳跃缓冲区的功能方块图。

图6为在一项实施例里的对准单元的功能方块图。

图7为在一项实施例里的同步重置单元的功能方块图。

虽然本发明容许不同的修正及选择形式，属于本发明的特定实施例通过图标的范例来呈现，并且将于此详细描述。然而，应该要了解该图式及详细的描述并非意在限定本发明于所揭示的特定形式，而相反地，本发明意在含括所有的修正、等同及替代而落在由本发明权利要求范围所定义的本发明的精神及领域内。

具体实施方式

本发明的一个实施例于下文中描述。应该注意的是此实施例是以范例来呈现以说明本发明的特征及作用并且本发明的很多其它的实施例是可能存在的。

广泛地说，本发明揭示用于两时钟域内同步化重置信号及使数据能够在两时钟域之间转移的初始化时钟跳跃缓冲区的系统及方法。一项实施例可实现于具有组件在两个不同的时钟域内的微处理器里，每个时钟域具有不同的时钟频率。两时钟域的时钟信号由单一参考时钟信号所产生并且每一个频率为参考时钟信号的倍数或半倍数。若该时钟为参考时钟的倍数时，则该时钟信号因此至少在参考时钟的每个周期上与该参考时钟信号对准，若该时钟为参考时钟的半倍数时(0.5倍)，则每间隔一个周期对准一次。时钟域的时钟信号通过侦测每个时钟的下降缘来逻辑对准，该时钟为逻辑上与参考时钟信号的时钟相符合。每个时钟域在同一时间确认对准信号成为各自时钟信号的对应的脉冲，藉以确定该对准的或‘0’的脉冲。这现象每个参考时钟周期发生一次(或者若相对应的时钟信号为参考时钟信号的半倍数时，则每间隔一个参考时钟周期一次)。领先对准信号的跳跃模式重置信号亦产生并且传送至跳跃模式产生器，通过该对准信号该产生器接着可以同时立即动作产生跳跃模式。异步重置信号转移至时钟域之一并且与该时钟域里的对准信号同步。对准重置信号接着延迟一段至少与在时钟信号间的最大偏移等量的时间。一旦确认下一个对准信号于每个时钟域时，同步重置信号(该信号与个别的对准信号对准)将确认以重置个别的时钟跳跃缓冲区的计数器。

在一个实施例里，本系统包含高度积体化、高效能微处理器。此处理器使用两个主要时钟域时钟信号-XICLK，为CPU的核心时钟以及XBCLK，用于执行系统接口逻辑。该微处理器使用时钟跳跃技术以有效地在这两个时钟域之间转移数据。在时钟跳跃系统里，数据暂时地存入序列储存位置。当接收到相对应的第一时钟信号的时钟脉冲时，该数据将传送至储存位置。该数据依照所储存的顺序由储存位置取回。当接收到来自第二时钟域的对应的第二时钟信号的时钟脉冲时，数据从其中一个储存位置取回。因为在实施例的该第一及第二时钟信号具有不同的时钟速率，一个或一个以上较快的时钟脉冲信号必须跳跃以避免结合的程序(无论从该储存位置加载或于该储存位置卸载)不会超越或超过其它程序。

参考图1，图1显示在系统内的第一组件11转移数据至第二组件12。组件11属于第一时钟域，而组件12属于第二时钟域。依照上文的说明，时钟域包括基于在该时钟域的时钟信号下操作的组件。个别时钟域的时钟信号通过在共同的参考时钟频率的不同倍数下所执行的锁相回路(PLL’s)来输出。

数据从组件11传送至组件12是透过时钟跳跃缓冲区13来转移的。数据依据在第一时钟域里的时钟信号的脉冲计入缓冲区13，并且依据在第二时钟域里的时钟信号的脉冲计出该缓冲区。时钟跳跃用于使移入及移出缓冲区的数据转移相等。

参考图2，图2说明时钟跳跃技术。图2显示三个时钟信号：参考时钟信号21、来自第一时钟域22的时钟信号及来自第二时钟域23的时钟信号。在两个时钟域里的时钟信号为参考时钟信号的倍数。在本图的范例里，时钟信号22具有参考时钟信号21的五倍的频率。时钟信号23具有参考时钟信号21的四倍频率。

如图2所示，在数据转移上从时钟信号22的每五个脉冲之中跳跃一次。(在本揭示的目的里，“脉冲”意指时钟信号的边缘。该脉冲可包括上升缘、下降缘，或是两者，端赖特定实施例的实现而定。)因此，在每个参考时钟周期里，时钟信号22将有四个有效的脉冲及一个跳跃脉冲。可以了解的是时钟信号23在每个参考时钟周期里亦将有四个有效的脉冲(但是将没有跳跃的脉冲)。该有效脉冲用于转移数据进入或离开缓冲区，以便对于每个参考时钟周期，四个数据位将转移进缓冲区，并且四个位将转移出缓冲区。

如图2所示，于参考时钟周期开始时，在两时钟域的时钟信号之间并没有平移。意即，两时钟域的时钟信号如同参考时钟在同时具有下降缘。因为，该第一时钟信号比第二时钟信号具有较高的速率，该第一信号的第二下降缘在第二信号的第二下降缘之前发生。因此，在两信号之间逐渐形成平移。此平移不断改变而遍及整个参考时钟周期。然而因为时钟信号22的每个第四脉冲需跳跃，该平移总是小于或等于时钟信号22的周期。此平移通过时钟跳跃缓冲区吸收。数据在一个时钟信号的有效脉冲下加载缓冲区，并且接着在等待充分长的周期以确保该数据已写入后，该数据在另一个时钟信号的有效脉冲下从该缓冲区卸载。

图2显示依据相关参考时钟信号，在每个参考时钟周期里的时钟信号22的第二脉冲需跳跃。若每个时钟信号的第一下降缘与参考时钟的下降缘同步，则在每个参考时钟周期里，跳跃第二脉冲确保第一时钟信号的脉冲将总是与对应的时钟信号23的脉冲同步或平移至对应的时钟信号23的右方(即延迟落后)。在其它实施例里，第一时钟信号可能平移至左边或者该平移可能至第二信号的两边。需要特别注意的是限制一个信号的平移使该信号总是落在其它信号之一边将允许使用单一缓冲区以吸收该平移。若允许该平移在某些时候位在右边并且在其它时候位在左边，则将需要两个缓冲区以吸收该平移，因为两者的缓冲区皆不能吸收平移的完整时钟周期。应该注意，在其它实施例里，可能需要跳跃多于单一脉冲，视个别时钟信号的相对频率而定。

参考图3，图3所显示为说明时钟信号产生的方式的功能性方块图。参考时钟信号输入至两锁相回路41、42的每一个。每个锁相回路产生具有参考时钟频率的倍数频率的时钟信号。在此例子里，锁相回路41产生N倍参考时钟频率的第一时钟信号。锁相回路42产生M倍参考时钟频率的第二时钟信号。每个锁相回路传送时钟信号至对应的时钟分散网络43、44。该分散网络传送第一及第二时钟信号至个别时钟域里的组件。该分散网络传送时钟信号至除法器电路(divider circuit)45、46，该除法器电路产生反馈信号输入至锁相回路。每个除法器电路通过符合时钟域乘法器的因子将对应的时钟信号分频。换言之，锁相回路41产生N倍参考时钟频率的时钟信号，并且除法器45将时钟信号以N分频以产生反馈信号。同样地，锁相回路42产生M倍参考时钟频率的时钟信号，并且除法器电路将产生的时钟信号以M分频以产生反馈信号。该反馈信号馈进个别的锁相回路，该锁相回路平移所产生的时钟信号以引导该反馈信号与参考时钟对准。借着对准每个反馈信号与参考时钟信号，该系统尝试减小在两时钟域的时钟信号间的偏移。

有很多理由显示减小两时钟信号间的偏移是重要的。依照上面所解释的，时钟跳跃机制使用缓冲区以吸收在第一时钟域及第二时钟域之间的偏移。若有较多的偏移，可能需要更多的缓冲区以实现该机制。除了减少需要在时钟跳跃缓冲区里所需的缓冲区方面之外，减少在时钟信号之间的偏移对于减少数据闲置所使用的缓冲区亦具有效果。易言之，数据转移的效能将会有改善。

参考图4，图4显示时钟跳跃缓冲区的构造。显示于图标的电路使用一组储存位置(触发器)以缓冲该数据并且吸收在传送及接收时钟域的时钟跳跃之间的时钟平移。一系列数据位于数据输入线52上传送至缓冲区50。数据输入线52连接至每个D型触发器51a-51d的数据(D)输入端。(为了便利之故，触发器51a-51d于此将个别及集体参考所使用的单一图式标号51。)每个触发器51的时钟输入连接至时钟线路53。每个触发器51的致能(E)，输入端连接至加载计数器54的输出端之一。加载计数器54由模式产生器(58)所控制并且亦由线路53上的信号所计入。每个触发器51的输出端(Q)连接至多任务器55。多任务器55的选择输入连接至卸载计数器56，该计数器56通过多任务器55所选择的多任务器输入端(因此为触发器的输出端)成为输出端。卸载计数器56由接收的时钟域的时钟信号来计入。多任务器55的输出端连接至触发器57的数据输入端，该触发器57由接收的时钟域的时钟信号来计入。(加载计数器54及卸载计数器56亦具有数个控制输出端，用于重置该计数器并且将于下文中详细说明。)

数据经由线路52传送至系统50。因为输入至每个触发器51的数据连接于线路52，每个数据位同时作用在每个触发器上。作用在触发器51的输入端的该数据位仅储存于其中一个由加载计数器54所选择的触发器里。加载器54确认致能信号于输出端之一并且移除确认致能信号于其余每个输出端。每个计数器输出端连接至对应的触发器的致能输入端以便仅有一个触发器在同一时间为致能状态。因此，该致能触发器储存目前作用的数据位而其它触发器(该触发器为失能状态)则保留前次储存其内的位。

模式产生器58产生致能-Lprskip脉冲的模式。每当接收到有效时钟脉冲，计数器增加计数值。每当加载计数器54增加计数值，该计数器54确认致能信号于连接至触发器51的连续输出端之一(并且解除于其它输出端的确认信号)。因此，每个连续数据位储存在连续的触发器51之一。在数据位储存在最后一个触发器51(例如51d)之后，该系统循环回到第一个触发器(51a)，并且在内部储存下一个数据位。此循环重复至所有的数据转移完毕。虽然储存在每个触发器内的数据位最后将遭受覆写，每个位在遭到覆写前将会先取回。

当跳跃信号通过跳跃模式产生器(58)输出时，所有来自加载计数器的致能线路将失能并且该计数器不再增加。该跳跃信号亦传送至数据源以延缓在该循环上的转移。

每个触发器51在该触发器51的输出端确认储存在触发器里(若仍有位储存在其中时)的最后一个数据位。这些位提供作为多任务器55的输入，该多任务器55选择其中一个输入通过触发器57。多任务器55由卸载计数器56所控制。卸载控制器56将提供选择信号给多任务器55以便每个储存数据位在其内部的触发器51可依序连续地选择。卸载计数器56通过接收的时钟域的时钟信号来计入，并且每个CLK2脉冲即递增。通过所选择的触发器51的位输出将转送至触发器51。触发器57依据来自第二时钟域的信号来计入并且保留该数据一个时钟周期。接着该触发器57接收新选择的触发器51的输出并且保留该数据一个时钟周期。因此，该数据位从触发器51依照该数据所储存的同样顺序取回，并且新的序列数据串以第二时钟域的时钟速率而产生。

如上文的说明，储存在每个触发器51的数据位在该数据位由新位覆写之前经由多任务器55所选择。这可通过在一开始数据转移时初始化加载计数器54及卸载计数器56至适当的值来达成。计数器值经选择以确保在该数据取回前该数据位储存在适当的区间。例如，在图4所显示的系统里，加载计数器54可能初始化为0(选择触发器51a)，而卸载计数器56可能初始化为2(选择触发器51c)。当数据转移开始时，第一数据位将储存至触发器51a，将读取的第一触发器为51c，该触发器51c仍未具有数据储存在其内部。在接下来于每个时钟域内的有效脉冲个别的计数器将递增以便第二数据位将储存至触发器51b，此时将读取的第二触发器为51d。当下一个有效脉冲时，第三数据位将储存至触发器51c，并且多任务器55将从触发器51a取回第一数据位。因此，储存在触发器51a的数据位在该数据位储存后将读取两个时钟周期。若此读取方法不能完整确保位在所有系统偏移的情况下的储存，该卸载计数器可以初始化为1以允许该数据储存至三个时钟周期。若仅需要一个时钟周期时，则卸载计数器可以改为3。

从上述的范例可以清楚的了解触发器的某一最小数目是必须的，以为了允许每个数据位在取回前需写入至触发器适当数目的时钟周期。触发器所需的数目可以依据下列方程式来计算： $\frac{{\mathrm{period}}_{t\arg \mathrm{et\; clock}}+{\mathrm{delay}}_{\max }-{\mathrm{delay}}_{\min }+T_{\mathrm{skew}}+T_{\mathrm{setup}}+T_{\mathrm{hold}}}{T_{\mathrm{bit}}}+N_{\mathrm{shift}}$

其中：

Period_{target clock}为接收的时钟域的时钟周期(因为每个数据位，或位，在上述范例中是在下降时钟缘转移的，该时钟周期将等于位时间)；

delay_max为时钟域之间的最大信号延迟(若发送器及接收器逻辑为彼此紧邻着置放在时钟域边界上，该延迟本质上应当为0)；

delay_min为时钟域之间的最小信号延迟；

T_skew为发送及接收时钟域的时钟信号之间的偏移；

T_setup为用于触发器的设定时间；

T_hold为用于触发器的储存时间；以及

N_shift为触发器所需的数目，以计算在时钟信号之间的平移(如第6及图7所示)。

在特定的实施例里，比图4里的四个触发器较少或较多的触发器可能是必须的。例如，若在两时钟域的时钟信号之间的偏移增加时，则所需的触发器的数目可能增加至五个或者更多。相反地，若在两时钟信号之间没有偏移时，则仅需要二个或三个即可。亦应该要注意的是依据前述的公式所计算的触发器数目表示最少的数目并且某些实施例可能使用比此最小数目更多。

应当要注意的是其它实施例可能使用非触发器的组件以储存该转移的数据位。例如，可能使用一个或一个以上多重输入的先入先出(FIFO，first in first out)内存组件。若上文描述的实施例里的触发器由多重输入FIFO所取代，则在该位取回之前数个数据位可以加载每个FIFO，因此减少储存组件所需的数目(但是增加了组件的复杂度)。事实上，前文描述的实施例的触发器产生的功能就像可以在不同速率下加载或卸载的FIFO。

脉冲产生器58可以以数种方式达成此功能，例如依据M及N值(实时钟比例)找寻适当模式或动态地计算该模式。若经熟虑，脉冲产生器的功能亦可以以其它方式来达成。

在一项实施例里，模式产生器经初始化以在任何数据转移前产生特定的跳跃模式。在初始化期间，对应于发送及接收时钟域的M及N值传送至模式产生器。在任何转移发生前依据所接收到的M及N值接着产生该模式。在初始化期间，该系统亦必须设定卸载及加载计数器至适当值以便稳定的数据可以从触发器来取回。若该加载计数器的初始化为0(对应于第一触发器)，则卸载计数器可以初始化成为由位时间及(delay_max-delay_min)、T_skew与(T_setup+T_hold)的总和所决定之值。该位时间可以由接点取样或连续的比特流来决定。(应该要注意的是，既然从第一时钟域至第二时钟域的转移及从第二时钟域至第一时钟域的转移为个别处里的，对于每个这些转移的初始化可以是不同的。)

依照上文的解释，适当地初始化及同步化时钟跳跃缓冲区是重要的以确保数据可以从一个时钟域转移到另一个时钟域。这需要两个主要的功能。首先两时钟域的时钟信号必须对准。意即当时钟信号在对准时，该时钟跳跃模式必须作用于加载或卸载计数器上。(例如，图2里的‘0’脉冲为对准的。)若时钟信号没有对准时(例如，若跳跃模式开始为‘1’脉冲)，则将有额外的偏移未列入计算及可能妨碍可靠的数据转移。其次缓冲区的加载及卸载计数器必须同步地重置。若该计数器并未在同时间激活时，在缓冲区内的数据可能无法在正确时间卸载。若该缓冲区过早卸载，则数据可能仍未储存。若该缓冲区太晚卸载，则该数据可能已经受到覆写。

参考图5，图5显示逻辑对准配置及初始化时钟跳跃缓冲区的配置电路的功能性方块图。该电路包括一对对准侦测单元71及72、同步重置单元73、跳跃模式产生器74、计数器重置单元75及数据转移缓冲区76。每个对准单元71及72经配置以侦测通过参考时钟信号在一个时钟信号域里的时钟信号的对准。当个别的时钟信号在本质上与参考时钟信号对准时，将产生表示对准的信号。(需注意的是因为在系统里固有的偏移，信号将是“逻辑”上地对准而非确实地对准。)此信号传送至同步重置单元73及计数器重置单元75。通过对准单元72所产生的对准信号亦传送至跳跃模式产生器74。

需注意的是，图中所描述的实施例里，存在时钟域里的对准单元71具有较低的时钟频率，而存在时钟域里的对准单元72具有较高的时钟频率。因为时钟脉冲仅在具有较高时钟速率的时钟域里需要跳跃，故仅较高时钟速率的时钟域需要跳跃模式产生器。在其它实施例里，其中多变的时钟频率并不保证其中一个时钟域总是具有较快的时钟，时钟脉冲也可以在两个时钟域内跳跃，在如此的例子中连接至对准单元71的第二跳跃模式产生器将可以使用。

同步重置单元73接受来自对准单元71及72的对准信号并且产生同步重置信号(即一个信号给两个时钟域的每一个)以初始化计数器重置单元75。计数器重置单元75含有加载及卸载计数器透过数据传送缓冲区76控制流量数据。在接收到由同步重置单元73产生的同步重置信号后，计数器重置单元75开始产生对应于个别时钟域的加载及卸载的脉冲并且传送这些信号至数据转移缓冲区76。

如上文所提及的，两时钟域的时钟信号由相同的时钟信号所产生。在某些时刻，以及此后循环的每个参考时钟周期，该时钟信号将再重合(至少是在某个容许误差内)。在图2中此点由锁相回路所产生的两时钟信号的每一个的下降缘所确定。此点亦随着参考时钟信号的下降缘重合。如图6所示的对准侦测电路提供两时钟域的每一个侦测个别时钟信号的对准。

参考图6，图6显示对准单元的功能性方块图。依照上文所解释的，该对准单元用于侦测由参考时钟在任一两时钟域里的时钟信号的对准。(使用相同的电路侦测在两时钟域里的时钟信号对准，所以于此说明的电路结构将仅与单一时钟域有关。)该电路可以区分成三个主要构件：边缘侦测部分；可编程延迟部分；以及信号偏移部分。这些构件在实体上并不一定要分离，但是以此方式较方便于说明。在其它实施例里，在对准单元的设计上可以做变化。

电路的对准侦测部分经配置用于接收两个信号：对应于电路的时钟域的时钟信号；以及经分频的时钟信号。该分频的时钟信号为图3所示的个别除法电路的输出(45或46两者)。该除法器输出信号本质上与参考时钟信号相同，但是该信号由参考时钟信号平移。该锁相回路调整该时钟信号，以一种如同消除在该信号与参考时钟间的差异的方式依序平移该除法器的输出。边缘侦测器产生信号以显示已经侦测到分频的时钟信号的边缘，并且确认该信号持续一个时钟周期(为在个别时钟域里的时钟信号，非参考时钟周期)。该电路的偏移及可编程延迟部分负责将该确认的信号延迟对于参考时钟信号的剩余周期以便该信号可以通过电路在下一个分频时钟信号的下降缘发生时输出。该电路的该偏移及编程延迟部分经配置用于产生两个信号：对准信号；以及跳跃重置信号。

对准信号与分频的时钟输出的下降缘重合。跳跃重置信号等同于对准信号，但为短暂地平移而领先对准信号数个时钟循环。跳跃重置信号经平移以便该信号可以领先对准信号透过数个逻辑阶层来处理。跳跃重置信号用于重置跳跃模式产生器以便当确认对准信号时该信号将能适当地初始化。通过对准单元产生的对准信号传送至同步重置单元及同步计数单元。该跳跃重置信号传送至跳跃模式产生器。(依照前文的解释，在系统内可能只有一个跳跃模式产生器，所以在时钟域内未具有跳跃模式产生器的对准单元并不需要产生跳跃重置信号。)

对准单元能使系统可以在逻辑上对准。意即，可以确认两时钟域里的时钟信号的下降缘重合。(应该注意的是该时钟信号可能仍然会有轻微的偏移，所以该边缘可能因为此偏移而平移。)时钟跳跃模式的适当的对准允许加载或卸载计数器操作在有效率的速率下并且以最少的闲置时间在两个不同时钟域之间转移数据。然而如前文的说明，系统亦必须具有一机制以同步地重置该加载及卸载计数器以便它们能同时激活并且与时钟信号对准。接着，在缓冲区里的储存位置将以适当的顺序加载及卸载。此功能通过同步重置单元来执行。

参考图7，图7显示用于说明同步重置单元的方块图。该同步重置单元可以区分为三个主要的构件：重置转移电路；延迟电路；以及同时重置产生电路。该重置转移电路接受异步重置信号，将该信号与参考时钟同步化并且使用两时钟域之一的对准信号而转移该信号进入时钟域。在本实施例里，该重置信号是利用具有较慢的时钟速率的时钟域的对准信号来进行转移。在其它实施例里，该重置信号可以转移进入较快的时钟域。该最终的重置信号输入延迟电路。该延迟电路设计为延迟重置信号以使重置信号能安全转移至两时钟域的每一个而不管潜在上在两者之间的大量偏移。该延迟应该大于在时钟域间的潜在的偏移以避免在某一时钟域里的重置信号的确认在参考时钟周期上不同于在其它时钟域里的参考时钟周期。若该信号并未延迟并且在两时钟域里的重置信号以不同的时钟周期确认，则转移的数据可能遗失或错误。该延迟重置信号传送至同时重置产生电路，在接收到下一个来自个别的时钟域的对准信号时，该电路产生分离的重置信号给两个时钟域的每一个。传送给两个时钟域的每一个的该重置信号是与个别的对准信号对准。

参考图3，可以看出在一项实施例里，在两时钟域里的时钟信号是通过来自参考时钟信号的两个锁相回路所产生。每个时钟的时钟信号是由M或N(个别时钟域的时钟速率对参考时钟的时钟信号的比例)来分频并且反馈至锁相回路里。该锁相回路接着调整该锁相回路个别时钟信号相位直到分频的时钟信号在本质上与参考时钟信号对准。

在一个实施例里，重置转移电路包括一系列通过不同的时钟信号所计入的触发器(即参考时钟、分频的时钟输出信号及较慢的时钟域的时钟信号)。异步重置信号首先在通过参考时钟信号所计入的触发器里同步化。此允许重置时序依照外部参考时钟来列载。此触发器的输出接着通过输入至锁相回路(例如图3的C点或F点)的分频时钟信号之一所计入的触发器所捕获。在参考时钟及分频的时钟之间的差异为锁相回路相位误差，为可预测的或可处里的。该第二触发器的输出接着可以转移至由除法电路(例如B点或E点)的输出所计入的第三触发器里。该第三触发器的输出接着可以转移至由时钟域信号(例如A点或D点)所计入的触发器里。每个转移皆计算出可预测即可处理的小量时钟偏移。该同步重置信号从而以控制及判断的方式从时钟信号“走回”至对准信号以产生对准重置信号(即与时钟域的对准信号对准的重置信号)。该对准的重置信号接着输入至延迟电路里。

延迟电路负责以预定的时间量延迟对准信号。该延迟应该大于在两时钟域里的对准信号之间的最大可能偏移。在该对准重置信号已经延迟后，该信号传送至同时重置产生电路。

在同时重置产生电路里，该电路接收到延迟的对准重置的信号与来自两时钟域的每一个的对准信号。在下一个两时钟域的个别的对准信号确认时，重置信号将确认两时钟域的每一个内。延迟的目的在于确保所确认的重置信号与对应于相同的参考时钟脉冲的两对准信号脉冲对准，而非连续不断的参考时钟脉冲。

确认每个时钟域的重置信号造成起始值需个别地加载至加载或卸载计数器内并且需激活计数器于每个时钟域的个别的时钟信号的对应的对准脉冲。因此，可以确定的是计数器将在适当的时间激活并且加载计数器将领先卸载计数器必要的时间量以允许时钟跳跃缓冲区依照前文的说明转移数据。通过使用对准信号以转移该重置于每个时钟域里，该两重置在逻辑上为同时发生的并且因偏移而造成两信号间的任何差异可以通过加入关于时钟跳跃缓冲区的额外的行程来处理。

虽然本明是依据特定的实施例来做说明，需了解的是该实施例是作为例证之用并且本发明的范围并非限定在这些实施例里。对于说明的实施例可以做很多变化、修正、增加及改善。这些变化、修正、增加及改善将会落在依照下列权利要求所叙述的本发明的范围里。

工业实用性

本发明适用于电子系统中的定时或同步系统。

Claims (10)

1.一种在微处理器内具有时钟跳跃缓冲区(50)以用于在具有第一时钟信号的第一时钟域及具有第二时钟信号的第二时钟域之间转移数据的电路，包括：

第一对准单元(71)，其中该第一对准单元经配置用以侦测该第一时钟信号的脉冲与参考时钟脉冲的对准；

第二对准单元(72)，其中该第二对准单元经配置用以侦测该第二时钟信号的脉冲与该参考时钟脉冲的对准；

连接至该第一及第二对准单元并且经配置用以接收异步重置信号的同步重置单元(73)，其中该同步重置单元经配置用以产生与该第一时钟域里的该时钟脉冲对准的第一重置信号及产生与该第二时钟域里的该时钟脉冲对准的第二重置信号；以及

连接至该同步重置单元以接收该第一及第二重置信号的计数器重置单元(75)，其中该计数器单元经配置而基于其中一个该重置信号来重置加载计数器并且基于另一个该重置信号来重置卸载计数器。

2.如权利要求1所述的电路，其中该第一对准单元(71)经配置用以产生本质上与该第一时钟域里的该时钟脉冲重合的第一对准信号，并且该第二对准单元(72)经配置用以产生本质上与该第二时钟域里的该时钟脉冲重合的第二对准信号，并且其中该其中一个对准单元经配置用以产生跳跃重置信号。

3.如权利要求2所述的电路，还包括经连接以接收该跳跃重置信号的跳跃模式产生器(74)。

4.如权利要求3所述的电路，其中该跳跃重置信号领先该第一及第二对准信号，并且其中为响应所接收的该跳跃重置信号，该跳跃模式产生器(74)开始产生与该对准信号之一同时激活的跳跃模式信号。

5.如权利要求1所述的电路，还包括经配置用以产生来自该参考时钟信号的该第一时钟信号及该第二时钟信号的时钟产生电路，其中该时钟产生电路包含经配置在本质上将该第一时钟信号的第一脉冲与该参考信号的第一脉冲进行对准的第一锁相回路(41)，及经配置在本质上将该第二时钟信号的第一脉冲与该参考信号的该第一脉冲进行对准的第二锁相回路(42)。

6.一种用于重置时钟跳跃缓冲区(50)的方法，包括：

于两个时钟域的每一个里，侦测每个在本质上与对应的参考时钟脉冲对准的对应的时钟信号的脉冲；

接收异步重置信号；

在其中一个该时钟域里产生对准重置信号，其中该对准重置信号在本质上与其中一个该对应的时钟域的该侦测的对准脉冲对准；

将该对准重置信号延迟一时间量，使该时间量大于在该时钟域里的该时钟信号之间的最大偏移量；以及

在该两个时钟域的每一个里，确认同步重置信号。

7.如权利要求6所述的方法，还包括在该两个时钟域的每一个里，加载及初始化计数器以响应所确认的该对应的同步重置信号。

8.如权利要求7所述的方法，其中该同步重置信号与下一个侦测到的该对应时钟域的对准脉冲同时确认。

9.如权利要求7所述的方法，其中该计数器之一为用于该时钟跳跃缓冲区(50)的加载计数器并且该计数器之一为用于该时钟跳跃缓冲区的卸载计数器。

10.如权利要求6所述的方法，还包括在其中一个包含跳跃模式产生器(74)的该时钟域里，产生领先于所对应的该侦测到的对准脉冲之一的跳跃重置信号。

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