CN1801621B - 硬知识产权块的输出报告方法 - Google Patents

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Abstract

提供降低集成电路上的硬知识产权(HIP)块的输出信号频率的方法。通过降低输出信号的频率，以低于HIP块的频率运行的集成电路中的电路块能该捕获输出信号。多个串联触发器储存HIP输出信号在输出信号的每个周期的值。响应于存储在触发器中的值，逻辑电路接着产生一降频HIP输出信号。触发器还可产生一心搏信号用来确定HIP块中的信号是否正在准确运行。

Description

硬知识产权块的输出报告方法
技术领域
本发明涉及用于报告来自硬知识产权块的输出信号的方法，特别涉及用于以较低频率报告来自硬知识产权块的的输出信号的方法。
背景技术
可编程逻辑器件(PLD)是一种可编程逻辑集成电路。可编程逻辑器件可被配置成执行各种逻辑用户功能。可编程逻辑集成电路还包括现场可编程门阵列(FPGA)、可编程逻辑阵列、可配置的逻辑阵列等等。
PLD通常包括许多逻辑块，这些模块可被配置成用来执行各种组合功能和顺续功能。逻辑块可访问可编程互连结构。可编程互连结构可被设计成以几乎任何理想的配置来互连逻辑块。
当前的PLD中有许多具有片上不可编程专用集成电路(ASIC)块。专用集成电路块也称作硬知识产权(HIP)块。HIP块通常以比PLD中可编程逻辑块高的时钟频率运行，因为可编程逻辑块间的互连线的路径延迟通常比硬知识产权块中的互连线的更长些。
在PLD中使用的HIP块中有许多类型生成指示是否有错误值正在HIP块中产生的差错信号。许多类型的HIP块还产生状态信号，指示HIP块中电路的运行状态。HIP块通常以与HIP块中所用的时钟信号相同的频率产生状态信号和差错信号。
在一具体实施例中，配置成系统分组接口级4相2(SPI4.2)处理器、运行于1千兆比特/秒的HIP块的内部时钟频率为500MHz。相反地，PLD或FPGA中的可编程逻辑块通常必须以较低的时钟频率运行(比如250MHz)，这种时序的要求是互连线和可编程逻辑元件(LE)遭遇的附加延迟所产生的副作用。因此，可编程逻辑块不可能捕获以单位流(single bit stream)传输的较高频(500MHz)的HIP块输出信号。
一个选择是降低HIP块的时钟信号频率。降低HIP块中的时钟信号频率会影响HIP块中逻辑电路的操作，并可能掩盖HIP块中的时序破坏故障。因此，这种选择本身就不适当。
因此，需要提供一用于捕获来自于其时钟频率比在同一集成电路上的可编程逻辑块高的硬知识产权(HIP)块的输出信号的方法。
HIP块的硬件调试比较困难，因为如上文所述，HIP块内部时钟频率比可编程逻辑块的高。硬件工程师需要检查一部分的或所有的HIP块输入时钟信号和复位信号。然而，由于FPGA标准逻辑元件的速率限制，信号探测的标准方法在HIP块中难以实现。因此，需要从HIP块的以较低时钟频率提供一个信号，指示各种时钟和复位信号是否准确运行。
发明内容
本发明提供用于降低来自硬知识产权(HIP)块的输出信号的频率以使其被可编程逻辑器件中的标准逻辑块捕获的方法。通过降低输出信号的频率，以比HIP时钟信号的频率低的频率运行的集成电路中的电路模块可捕获该输出信号。HIP输出信号可以是，例如，状态信号、差错信号、或数据信号。
本发明还为初始调试置信度以及运行时操作提供确定硬知识产权(HIP)时钟和复位活动的方法。
根据本发明的一种实施方式，多个串联的触发器储存来自HIP块输出信号的相继周期的值。逻辑电路响应于储存在触发器中的值产生一降频HIP输出信号。
根据本发明的另一实施方式，触发器产生一心搏信号，其用于确定HIP块中的时钟和复位信号是否准确运行。
本发明的其他目的、特点和优势基于以下的具体描述和附图将显而易见，贯穿所有附图，相同附图标记代表相同特征。
附图说明
图1是本发明一个实施例的FPGA器件I/O接口、FPGA/HIP接口以及HIP核心块，皆置于同一集成电路上；
图2是按照本发明示出降低HIP输出信号频率的HIP输出信号报告块的第一实施例；
图3是按照本发明的一个实施例的一个触发器，其产生一心搏信号用于监视HIP信号是否准确运行；
图4是示出波形例子的时序图以帮助阐述图3所示实施例的运行；
图5是可在本发明方法中使用的可编程逻辑器件的简化结构图；
图6是可实现本发明实施例的电子系统的方块图。
具体实施方式
图1示出的是根据本发明的包括有一个硬知识产权(HIP)块的可编程集成电路(IC)100的一部分。IC 100是现场可编程门阵列(FPGA)。虽然本发明主要是在可编程逻辑集成电路如PLD和FPGA范围内讨论，但应理解，本发明不局限于可编程逻辑集成电路。本发明的方法还可应用于专用集成电路以及其他类型集成电路。
FPGA 100包括输入/输出(I/O)块101、FPGA/HIP接口块102和HIP核心103。I/O块101通过集成电路的输入终端(针脚)接收N位的平行输入数据DATA[N:0]。SERDES 104将数据去串行化(de-serialize)并沿数据通路输出已去串行化的数据至HIP块103中的处理逻辑块。在另一实施例中(图未示)，数据流通过SERDES 104将来自处理块中的数据串行化、并传输来自FPGA 100的已串行化的数据。
如图1所示，FPGA 100还在一输入端接收一外部时钟信号DCLK。LVDS锁相环(PLL)105响应于接受外部DCLK信号产生若干个片上时钟信号。一部分由PLL105产生的时钟信号驱动SERDES 104。其它由PLL 105产生的时钟信号馈送至FPGA/HIP接口块102的时钟网络106。时钟网络106在FPGA IC 100内为各种全局和局部时钟信号选择路由，包括xclk时钟信号和主HIP块时钟信号。xclk时钟信号是时钟信号的一个例子，其为FPGA 100的可编程逻辑核心电路中的可编程逻辑电路计时。
HIP时钟信号是用于驱动HIP块103中的数字电路的时钟信号。HIP时钟信号为HIP处理逻辑块110中的逻辑电路如差错/状态触发器115计时。通常，HIP时钟信号的频率比xclk时钟信号以及为FPGA 100中的逻辑电路计时的其它时钟信号的高。例如，HIP时钟信号的频率可以是500MHz，而xclk信号的频率可为250或125MHz(分别根据去串行化因子的x4或x8)。
HIP块103是FPGA 100中的一个ASIC块。HIP块103可以设计成执行任何所需功能。HIP块103产生各种输出信号，例如，差错信号、状态信号、以及数据输出信号。这些输出信号(比如触发器115)被传输至FPGA中的可编程逻辑电路如触发器116进行分析。这些输出信号以HIP时钟信号的频率生成，通常高于FPGA的可编程逻辑电路的时钟频率。本发明提供降低HIP块103所产生的输出信号的频率的方法，以使得该输出信号可被FPGA 100中的可编程逻辑元件116捕获。
图2是根据本发明的一个实施例用于降低HIP输出信号频率的HIP输出信号报告块200的一个例子。块200包括或门215、多路复用器216、触发器211、以及一个或多个串联在一起的附加触发器(例如212-213)。
块200可以包括任意数量的触发器，诸如触发器211-213，它们串联在一起以使HIP块的输出信号频率降低一个相应的分数倍。例如，四个触发器(包括触发器211-213以及一个连接在触发器213的输出端的附加触发器)可串联以使HIP块输出信号的频率降低1/4。
在另一例子中，块200可只包括两个触发器211-212(去除触发器213)以使输出信号频率降低1/2。在另一例子中，八个触发器可串联在一起以使HIP的输出信号频率降低1/8。每个串联的触发器的输出电压用一个逻辑门如或门215合并。
块200还可包括反相器221以使触发器217负沿计时，但对此不做要求。块200中所有的触发器用HIP时钟计时，该时钟通常比xclk快。对于有源的低输出信号，或门215被转换成与门，否则触发器211的输入将不得不被反相。
触发器211在其D输入终端接收HIP块的输出信号。HIP输出信号可以是，例如，差错输出信号、状态输出信号、或数据输出信号。
触发器211-213在它们的时钟输入端接收HIP时钟信号。触发器211的Q输出端的电压被应用于触发器212的D输入端。触发器212的Q输出端的电压被应用于触发器213的D输入端。触发器213的Q输出端的电压被应用于下一个触发器的D输入端或直接应用于或门215的输入端。串联的触发器由HIP时钟信号计时。
触发器211-213以及任意其它触发器的Q输出端的电压被应用于或门215的输入端。如果这些触发器的Q输出端的任何电压为逻辑高电平，则或门215的输出电压为逻辑高电平。因此，或门215将来自HIP输出信号的X个相继周期的数据合并成一个周期(其中X等于串联触发器的数量)。其结果是，或门215的输出信号的周期是HIP输出信号及HIP时钟信号的周期的X倍。这意味着或门215的输出信号的信号触发频率是HIP输出信号以及HIP时钟信号的频率的1/X。
多路复用器216在其一个输入端接收或门215的输出信号。多路复用器216还在其另一输入端接收触发器211的Q输出端的电压。触发不延迟(ToggleNo-Delay)信号的状态确定多路复用器216将哪个输入信号传送至其输出端。这就允许选择来自触发器211-213的级连信号输出或者是仅仅来自触发器211的输出(无延迟模式)，以HIP时钟触发频率提供输出。在以较低速率运行HIP，从而不存在对按照xclk域计时的触发器116的时序破坏时，无延迟模式可用于获得内部信号的真实值。无延迟模式还可用于不会触发每一个HIP时钟循环的多循环信号。
多路复用器216的输出端与耦接至触发器217的D输入端。触发器217寄存块200的输出信号并产生已寄存的输出信号VOUT。触发器217由HIP时钟信号的反相计时，因此其运行时与触发器211-213异相。反相器221表明触发器217运行于触发器212-213运行的反相时钟沿，由此为输出信号VOUT提供改进的时序安全边际。或者，可除去反相器221，触发器217可由非反相HIP时钟信号计时。
触发器217的Q输出端的电压VOUT被传输至FPGA结构201的电路如触发器116。触发器116由FPGA时钟信号xclk计时，xclk频率通常比HIP时钟信号低。
HIP报告块200可通过选择触发无延迟(Toggle No-Delay)信号的逻辑状态在两种运行模式中的一种上运行。当用户想在FPGA结构201中的电路中捕获HIP输出信号时，触发无延迟信号被设置成第一状态。当触发无延迟信号被设置成第一状态时，多路复用器216将或门215的输出信号传送到触发器217的D输入端。
以第一运行模式运行块200的一个缺点在于或门216将HIP输出信号的每四个周期内的四个值合并成一个值。这个方法增加了信息丢失的可能性。例如，HIP输出信号可能是一个差错信号。如果一行中出现两个差错，则差错信号会在两个相继周期中包含高值。块200会在或门216的输出端将两个相继的高值合并成一个高值。其结果是，两个差错值可能被错误地理解为一个差错值。又比如，如果去串行化因子为4，则一行中的四个差错值可能被合并成在VOUT的单个差错脉冲。在这个例子中，在VOUT的单个差错脉冲本身无法与在HIP差错输出信号中的一个、两个、三个或四个单独的差错脉冲相区别。
然而，本发明的方法优于现有技术。现有技术不能捕获HIP块输出差错信号的任何值，因为当每个状态或差错输出仅有1个HIP I/O信号可用时，差错信号的频率太快，以至于其值中没有任何一个是以较低频计时的FPGA可编程逻辑块可以捕获的。本发明的方法允许FPGA中的可编程逻辑块在不必降低总体HIP时钟信号频率的情况下捕获和分析已降频的HIP输出信号，同时使HIP的I/O插脚计数保持最小值。
虽然HIP输出信号的一些信息可能会在降频过程中丢失，但已降频的触发频率VOUT信号含有大量的有用信息。例如，如果HIP输出信号是一个差错信号，则VOUT在一个周期中处于高值可表明至少一个差错信号在HIP错误输出信号的X个周期中出现(其中X由SERDES 104的去串行化因子确定)。接着可进一步分析以确定差错的原因。
在第二运行模式中，当用户不想降低HIP输出信号频率时，触发无延迟信号被设置成第二逻辑状态。当触发无延迟信号被置于第二状态时，多路复用器216将触发器211的Q输出信号传送到触发器217的D输入端。在此第二运行模式中，VOUT信号的频率与HIP时钟信号的频率相同。VOUT的频率太高，触发器116无法捕获其值。
然而，第二运行模式可以用作其他目的。例如，HIP输出信号可能是一个差错信号。在第一运行模式中，VOUT信号可包含高脉冲，其表明错误正在HIP块中发生。如果VOUT表明错误正在发生，则HIP时钟信号的频率可被降低至标准频率以下以相对低的频率运行(例如125MHz)。块200此时被置于第二运行模式中，使得多路复用器216将来自触发器211的差错输出信号直接传送至处于与HIP时钟信号频率相同频率的触发器217。
在第二运行模式中，差错信号可以在差错输出信号的每一个周期中独立标识。在第二模式中运行可如上所述隐藏时序破坏故障。然而，通过最初在第一模式运行，时序破坏故障能被标识出来。通过在第二运行模式中以降低的时钟信号频率(例如125MHz)运行HIP块的逻辑电路，FPGA结构中的可编缉逻辑电路可以在可编程逻辑核的标称时钟频率上捕获触发器217的输出信号。
按照本发明的又一实施例，或门215被另一种逻辑门替代。作为另一个例子，或门215可被一或门/多路复用器组合所替代，后者可选择性地传送由SERDES 104的去串行化因子确定的串联触发器的Q输出信号。例如，典型的实施例将包含4个串联的触发器以支持去串行化因子8。然而，如果去串行化因子减为4，则多路复用器可选择两个触发器用于或门的输入。
另一种选择是分开(并行)传输串联触发器211-213每个输出信号至FPGA结构的可编程逻辑；此并行输出总线的频率比HIP块输出信号的低。串联的触发器可将HIP块输出信号分成X个并行输出数据流。每个并行数据流包含来自HIP块输出信号的每X个周期中的一个的数据。每个并行数据输出流的频率是HIP块输出信号频率的1/X。
然而，在并行输出实施例中，对于每个输出信号，HIP块必须有X个不同的输出端，一个输出端用于一个并行输出信号。HIP块的输出端的数目通常是有限的，因此，一个要求很多输出端的解决方案并不理想。具体而言，产生十个频率为HIP时钟频率的独立差错信号的HIP块需要10X个输出端来传输10X个并行差错输出信号，其中每个并行差错输出信号的频率相对于HIP时钟降低1/X。
此外，并行输出实施例对于FPGA中的可编程路径资源有更高的需求。需要更多的路径资源将来自HIP块的X并行输出信号传输至可编缉逻辑块。因此，优选图2中的实施例。
图3示出本发明的另一实施例。块400包括触发器401，其产生一心搏信号VHB。心搏信号VHB用作监视特定HIP信号如HIP时钟信号或HIP复位信号是否准确运行。
触发器401由HIP时钟信号CLK计时。一复位信号控制触发器401的归零输入。Q输出端被连接至D输入端。心搏信号VHB在Q输出端产生。
图4是表示图3所示电路的运行的时序图。图4示出实现块400运行的四个信号：复位(Reset)、CLK、Q、和VHB的示例波形。跟在复位信号上升沿之后的下一时钟循环上，Q输出呈逻辑低电平，而Q输出为逻辑高电平。在每个CLK的上升沿上，触发器401传送其D输入端处的Q信号电压至Q输出端。图4示出的波形举例说明这些信号间的关系。
心搏信号VHB给硬件设计工程师提供了一个简单的方法来保证HIP块中的HIP块时钟和复位信号配置恰当。心搏信号VHB还使得工程师能够验证时钟和复位树在HIP块内恰当地路由。
在图4所示的例子中，心搏信号VHB的频率为HIP的CLK时钟信号的一半。使用分频器或计数电路，心搏信号的频率可进一步降低，使其能在FPGA可编程逻辑元件中被捕获。计数或分频电路可用来对VHB进行分频处理。例如，分频器可将心搏信号的频率两等分或四等分，使其能被逻辑元件捕获。
计数或分频电路可由复位信号控制。被分频后的VHB信号随后发送到LE结构(例如可编程逻辑块)。用户可执行探测逻辑块来报告和处理系统故障。图3实施例的优点在于时钟信号和复位信号同时被监控。
如此，触发器401在所需时钟域内震荡。触发器401可任选地基于所需复位信号复位。可能会有一触发器，其为FPGA上的HIP块中的每一个时钟域产生一个心搏信号。如果时钟区域中的各个触发器有不同的复位信号，则可使用例如触发器401的独立触发器为每个状况产生一特定心搏信号。
硬件调试工程师可在复位后捕获心搏信号VHB以保证HIP块正在运行、且时钟和复位信号驱动正常。图3实施例的另一个优点在于心搏信号VHB可被提升至全局时钟网络并用作时钟信号。这有利于捕获HIP状态输出信号或驱动一些HIP输入信号，因为心搏信号本质上与HIP时钟信号同步。
图5是可以包括本发明诸方面的PLD 600的一个示例的部分结构简图。虽然本发明主要在PLD和FPGA的上下文中讨论，但应理解，本发明可被用于多种可编程集成电路。PLD 600是可执行本发明方法的可编程集成电路的一个例子。PLD 600包括一个可编程逻辑阵列块(或LAB)602的两维阵列，各LAB通过不同长度及速度的网络行列互连相互连接。LAB 602包括多个(例如10个)逻辑元件(或LE)。
逻辑元件是可编程逻辑块，其有效地实现用户设定的逻辑功能。PLD有大量逻辑元件，它们可配置成执行多种组合的及顺序的功能。逻辑元件可进入可编程互联结构。可编程互连结构可被配置成以几乎所有所需配置来互连诸逻辑元件。
PLD 600还包括分布式存储器结构，其包括遍及整个阵列、大小不同的RAM块。RAM块包括例如512位的模块604、4K的模块606以及512K位的RAM的模块608。这些存储器模块还可包括移位寄存器和FIFO缓冲器。
PLD 600还包括数字信号处理(DSP)块610，其可执行例如带有加或减功能的乘法器。此例中围绕在器件边缘的I/O元件(IOE)612支持许多单端及差动I/O标准。应理解，在这里描述的PLD 600只是起到例证性作用，本发明可被应用于许多不同种类的PLD、FPGA及类似装置。
虽图5所显示的PLD提供了许多执行系统层次解决方案所要求的资源，本发明还可惠及那些PLD系其一个部件的系统。图6显示一示例性数字系统700的结构图，本发明可包含在该系统中。系统700可以是一已编程的数字计算机系统、数字信号处理系统、专用数字交换网络或其他处理系统。此外，这些系统可被设计成用于多种用品，诸如电信系统、自动系统、控制系统、消耗电子产品、个人电脑、因特网通讯和网络及其他。此外，系统700可设置在单板上、多板上或用在多重罩壳中。
系统700包括处理单元702、存储器单元704和I/O单元706，它们通过一条或多条总线互连。根据这个示例性实施例，可编程逻辑器件(PLD)708内嵌于处理单元702中。PLD 708可在图6的系统中服务于许多不同目的。例如PLD 708可以是处理单元702的逻辑模块，支持处理元件的内部和外部运行。PLD 708可被设计成执行必要的逻辑功能，以完成其在系统运行中担当的特定任务。PLD708可特别地通过线路710与存储器704连接并通过线路712与I/O元件706连接。
处理单元702可将数据指向一合适的系统部件以对其进行处理或存储、执行存储在存储器704中的程序、或通过I/O单元706接收和发送数据、或者其他相似功能。处理单元702可以是中央处理器(CPU)、微处理器、浮点协同处理器，图形协同处理器、硬件控制器、微控制器、编程用作控制器的可编程逻辑器件、网络控制器及其他。另外，在很多实施例中，CPU不是必需的。
比如，一个或多个PLD 708可代替CPU控制系统的逻辑运行。在一实施例中，PLD 708充当可重新配置的处理器，其可在需要时重新编程以完成一特定计算任务。此外，可编程逻辑器件708自身可包括一内置微处理器。存储器单元704可为随机存取存储器(RAM)、只读存储器(ROM)、固定的或灵活的盘媒介、PC卡闪存、磁带、其他存储装置、以及这些存储装置的组合。
虽然本发明在此参照其特定实施例做了描述，但是，一定范围的修改、各种变化以及代替意在包含于本发明中。在某些情形中，可采用本发明某些特征而并不同时使用其他特征，这不背离上述本发明的范围。因此，可以做出种种变化以使已揭示的特定配置适应需要，而不背离本发明的本质范围和精神。应理解，本发明不局限于所揭示的特定实施例，本发明将包括落在权利要求范围内的所有实施例和等价方案。

Claims (19)

1.一种可编程逻辑集成电路，包括：
硬知识产权(HIP)块，其生成硬知识产权输出信号；
多个串联的触发器，其储存所述硬知识产权输出信号在相继周期上的各个值；
逻辑电路，其响应于接收到所述存储在所述多个串联的触发器内的各个值生成降频硬知识产权输出信号；以及
可编程逻辑块中的寄存器，其捕获所述降频硬知识产权输出信号的值，其中所述降频硬知识产权输出信号的频率低于所述硬知识产权输出信号的频率，其中所述可编程逻辑块耦合至所述硬知识产权块。
2.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述逻辑电路包括：
耦合至所述多个串联的触发器中的每一个的输出端、用于有源的高电平信号的“或门”；或者
耦合至所述多个串联的触发器中的每一个的输出端、用于有源的低电平信号的“与门”。
3.如权利要求2所述的可编程逻辑集成电路，其特征在于，所述多个串联的触发器包括X个触发器，并且所述降频硬知识产权输出信号的频率是所述硬知识产权输出信号频率的1/X。
4.如权利要求2所述的可编程逻辑集成电路，其特征在于，所述逻辑电路还包括多路复用器，所述多路复用器具有第一输入端和第二输入端，其中所述第一输入端耦合至所述“或门”或所述“与门”的输出端，并且所述第二输入端耦合至接收所述硬知识产权输出信号作为输入的触发器的输出端。
5.如权利要求4所述的可编程逻辑集成电路，其特征在于，所述逻辑电路还包括耦合至所述多路复用器的输出端的输出触发器。
6.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述多个串联的触发器包括四个串联的触发器。
7.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述硬知识产权块包括输出触发器，并且所述硬知识产权输出信号是所述输出触发器的输出信号。
8.一种用于降低可编程逻辑集成电路中的硬知识产权(HIP)块的输出信号频率的方法，所述方法包括：
从可编程逻辑集成电路上的硬知识产权块生成硬知识产权输出信号；
存储在所述硬知识产权输出信号的相继周期中的所述硬知识产权输出信号的各个值；
响应于所述硬知识产权输出信号在相继周期上的各个值中的至少两个值，生成降频硬知识产权输出信号，其中所述降频硬知识产权输出信号的频率低于所述硬知识产权输出信号的频率；以及
在所述可编程逻辑集成电路的可编程逻辑块中捕获在所述降频硬知识产权输出信号的每个周期上的所述降频硬知识产权输出信号的值。
9.如权利要求8所述的方法，其特征在于，在所述硬知识产权输出信号的相继周期内存储所述硬知识产权输出信号的各个值的步骤包括：
将所述硬知识产权输出信号的各个值存储在多个串联的触发器中。
10.如权利要求9所述的方法，其特征在于，生成所述降频硬知识产权输出信号的步骤包括：
用逻辑门合并储存在所述触发器内的所述硬知识产权输出信号的值。
11.如权利要求10所述的方法，其特征在于，生成所述降频硬知识产权输出信号的步骤还包括：
利用多路复用器选择所述逻辑门的输出信号或接收所述硬知识产权输出信号作为输入的触发器的输出信号。
12.如权利要求11所述的方法，其特征在于，生成所述降频硬知识产权输出信号的步骤还包括：
将所述多路复用器的输出信号存储在输出触发器中。
13.如权利要求9所述的方法，其特征在于，所述多个串联的触发器中的每一个由所述硬知识产权块的时钟信号计时，而所述可编程逻辑集成电路由可编程逻辑时钟信号计时。
14.如权利要求9所述的方法，其特征在于，所述多个串联的触发器包括X个触发器，且所述硬知识产权输出信号的频率是所述降频硬知识产权输出信号的频率的X倍。
15.如权利要求8所述的方法，其特征在于，所述硬知识产权输出信号为所述硬知识产权块的差错输出信号。
16.如权利要求8所述的方法，其特征在于，所述硬知识产权输出信号是触发器的输出信号。
17.一种可编程逻辑集成电路，包括：
ASIC块，其产生第一输出信号；
多个串联的触发器，其存储在所述第一输出信号的相继周期上的所述第一输出信号的各个值；
逻辑门，其各个输入端耦合至所述多个串联的触发器中每个触发器的输出端，并且产生频率低于所述第一输出信号频率的第二输出信号；以及
可编程逻辑块，其储存所述第二输出信号的值，其中所述可编程逻辑块中的寄存器以比所述多个串联的触发器频率低的频率来计时。
18.如权利要求17所述的可编程逻辑集成电路，还包括：
多路复用器，其第一输入端耦合至所述逻辑门的输出端，并且其第二输入端耦合至接收所述硬知识产权输出信号作为输入的触发器的输出端。
19.如权利要求18所述的可编程逻辑集成电路，还包括：
输出触发器，其输入端耦合至所述多路复用器的输出端，并且其输出端耦合至所述寄存器的输入端。
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