CN110632867B - 控制器复位系统及装置 - Google Patents

Abstract

本发明公开了一种控制器复位系统及装置，包括：采集集成电路的运行情况并进行判断是否正常运行，形成结论信息；根据结论信息选择是否需要进行复位输出，对于需要进行复位输出的集成电路启动复位逻辑；在复位逻辑过程中，通过分频得到的时钟脉冲以及预设的计数上限,对复位信号时长进行精确计数。在本发明实施例中，解决了功能复杂的控制器中，不同复位条件和不同的复位时序带来的复位电路设计复杂性，通过CPLD的灵活可编程性，实现复位逻辑简单化，并且摆脱复位时间的RC束缚，实现整体复位逻辑简单，统一，有效。

Description

控制器复位系统及装置

技术领域

本发明涉及通信技术领域，尤其涉及一种控制器复位系统及装置。

背景技术

目前，在自动化控制系统中，由于控制器需求越来越复杂，单个控制器模块所承载的功能越来越多，不可避免的，控制器上的集成IC器件也随之增加，为了能够使系统更加稳定且准确的运行，复位系统是必须的。但是不同集成IC的复位条件和时序不一致，导致整个复位逻辑庞大且繁杂。

现有的复位逻辑实现是基于RC的充放电，实现集成IC的复位设计。现有技术方案需要通过计算RC的阻值和容值，实现集成IC的精确复位，并且很难通过CPU去控制，并且，随着集成IC在控制器模块上所占比重越来越大，复位电路所占的板面也随之增加，这不利于控制器模块小型化的趋势。

发明内容

本发明实施例提供一种控制器复位系统及装置，解决功能复杂的控制器中，不同复位条件和不同的复位时序带来的复位电路设计复杂性，通过CPLD的灵活可编程性，实现复位逻辑简单化，并且摆脱复位时间的RC束缚，实现整体复位逻辑简单，统一且有效。

本发明实施例第一方面提供了一种控制器复位系统，可包括：

采集集成电路的运行情况并进行判断是否正常运行，形成结论信息；

根据结论信息选择是否需要进行复位输出，对于需要进行复位输出的集成电路启动复位逻辑；

在复位逻辑过程中，通过分频得到的时钟脉冲以及预设的计数上限,对复位信号时长进行精确计数。

进一步地，集成电路的运行情况正常的判断准则是“心跳信号”的频率是否在一个预设的波动范围内。

进一步地，在复位逻辑过程中，对需要进行复位输出的集成电路根据时序要求进行排列。

进一步地，对集成电路进行复位时，冷复位策略为：

每次上电后初始化冷复位寄存器,保证其中的冷复位标志信号为低电平。

进一步地，对集成电路进行复位时，热复位策略为：

热复位寄存器在上电初始化过程中设置热复位标志信号，并在热复位之后改变这个信号，用来判断集成电路是否真的完成热复位。

本发明实施例第二方面提供了一种控制器复位装置，包括：

时钟分频模块，与系统时钟构成通讯；

通信接口模块，用于连接集成电路；

计数器模块，用于结合时钟分频模块的脉冲以及预设的计数上限,对复位信号时长进行精确计数；

复位逻辑控制模块，分别与上述三个模块连接，对需要复位的集成电路进行复位。

进一步地，通信接口模块，用于接收集成电路的“心跳信号”，并与时钟分频模块构成通讯。

进一步地，复位逻辑控制模块包括：

记录单元，记录所需要复位的每一个集成电路；

时序单元，根据所需要复位的集成电路的时序要求以及复位的时间段，形成复位策略；

复位单元，根据复位策略对集成电路进行复位。

进一步地，复位单元包括：

冷复位策略单元：

每次上电后初始化冷复位寄存器,保证其中的冷复位标志信号为低电平。

进一步地，复位单元包括：

热复位策略单元：

热复位寄存器在上电初始化过程中设置热复位标志信号，并在热复位之后改变这个信号，用来判断集成电路是否真的完成热复位。

在本发明实施例中，解决了功能复杂的控制器中，不同复位条件和不同的复位时序带来的复位电路设计复杂性，通过CPLD的灵活可编程性，实现复位逻辑简单化，并且摆脱复位时间的RC束缚，实现整体复位逻辑简单，统一，有效。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一般控制器系统的基本框图；

图2是一般控制器系统额复位框图；

图3是CPLD内部组成模块分布；

图4是“心跳”信号时序图；

图5是多集成电路的待复位框图。

具体实施方式

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。

在本发明的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

本方案的基础是基于CPLD的控制器，此设计主要应用于功能较为复杂的控制器设计上，实现更加简单和灵活复位逻辑控制，所设计的复位逻辑系统是构建于控制器有CPLD的基础上，通过CPLD丰富的逻辑资源，更加准确的设计控制系统中集成IC的复位时间和复位条件。具体地，本方案是利用CPLD的可编程性，可以更加准确的调节集成电路的复位时间和复位条件，并且针对复杂控制系统的设计，CPLD可以将整个控制系统的复位逻辑作统一管理，实现更加简单有效的复位逻辑设计。

如图1-2所示的一般控制器，其中包括电源系统、时钟系统、通信接口、复位系统、FPGA(用于数据处理)、Memory(存储器)系统。其基本原理是基于经典的闭环设计，CPU系统定时需要给看门狗电路发送“喂狗信号”，以证明CPU系统正常，若没有定时喂狗，看门狗电路会发生“咬狗”情况，生成一个明确的电平信号，通过逻辑电路生成满足CPU复位信号，使得CPU能够重新正常工作。

如图3-5所示的本控制器复位系统装置，所设计复位系统的内部原理，CPLD内部主要由4部分模块组成，由于不同模块的时钟域可能不完全相同，时钟分频模块用于生成不同时钟域的时钟，通信接口模块(Communication Interface)主要用于判断待复位集成IC的运行情况，若运行正常则“心跳信号”保持1Hz的方波通信，若1Hz的方波出现±30％时间误差,则判断为集成IC出现工作异常情况,复位逻辑控制模块根据通信模块接口所接收到的信息,判断是否需要进行复位输出,计数器模块则是通过分频得到的时钟脉冲,通过设计相应的计数上限,得到精确计数值,确保复位信号时长准确。

见图4所示的心跳信号图,作为用于判断集成IC的工作状态的通信信号时序。

在复位装置中,可能出现多种集成IC需要复位不同集成IC之间的复位有一定的时序要求,复位逻辑控制模块会针对不同集成IC来,输出不同时长的复位信号,针对不同集成IC,也会在不同时间段启动复位逻辑,保证时序有效性。同时兼顾冷复位和热复位不同复位逻辑，冷复位是上电复位，CPLD每次上电后初始化cold reset register,保证其中的coldreset flag信号为低电平，复位逻辑控制模块也会相应的针对不同集成IC实现coldreset，热复位是集成IC在运行过程中，集成IC出现异常时，需要复位系统给出复位逻辑，hot reset register会在上电初始化过程中设置hot reset flag信号，并在hot reset之后改变这个信号，用来判断集成IC是否真的完成hot reset。

相对于现有技术来说，本装置使用CPLD代替原方案中的IC逻辑器件，设计和调试都更加灵活，后期维护更加简单；装置内部增加对不同情况的复位逻辑处理，使整体系统运行更加稳定可靠。在使用了CPLD的方案下，使用CPLD实现硬件编码/解码，与之前的IC元器件搭建硬件电路相比，大大的减小了硬件电路布局面积，减少了系统电路复杂性，降低了后期系统维护难度；使用CPLD丰富的逻辑资源和精准的时钟系统，提升复位时间的准确性；使用CPLD可编程特点，实现系统在不同情况的所需不同复位时序和复位时长。

需要进一步说明的是，本发明中的CPLD可以使用专用IC器件、FPGA或者MCU等替代。

本发明实施例第二方面提供了一种控制器复位系统，可以包括以下几个步骤：

S101,采集集成电路的运行情况并进行判断是否正常运行，形成结论信息。

可以理解的是，集成电路的运行情况正常的判断准则是“心跳信号”的频率是否在一个预设的波动范围内。在本实施例中，若运行正常则“心跳信号”保持1Hz的方波通信，若1Hz的方波出现±30％时间误差,则判断为集成IC出现工作异常情况。

S102,根据结论信息选择是否需要进行复位输出，对于需要进行复位输出的集成电路启动复位逻辑。

可以理解的是，所谓的结论信息无非就是是否需要进行复位，对于需要复位的集成电路，进行对应的复位操作。

S103,在复位逻辑过程中，对需要进行复位输出的集成电路根据时序要求进行排列。通过分频得到的时钟脉冲以及预设的计数上限,对复位信号时长进行精确计数。

对集成电路进行复位时，冷复位策略为：

每次上电后初始化冷复位寄存器,保证其中的冷复位标志信号为低电平。

热复位策略为：

热复位寄存器在上电初始化过程中设置热复位标志信号，并在热复位之后改变这个信号，用来判断集成电路是否真的完成热复位。

需要说明的是，上述系统对集成电路的复位方案与上述装置实施例中的描述一致，详细的介绍可以参见上述方法实施例，此处不再赘述。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种控制器复位系统，其特征在于，所述控制器采用基于CPLD的控制器；

在每一个内部模块区域生成不同时钟域的时钟，采集对应集成电路的运行情况并进行判断是否正常运行，形成结论信息；其中，集成电路的运行情况正常的判断准则是“心跳信号”的频率是否在一个预设的波动范围内；

根据结论信息选择是否需要进行复位输出，对于需要进行复位输出的集成电路启动复位逻辑；在复位逻辑过程中，对需要进行复位输出的集成电路根据时序要求进行排列；

在复位逻辑过程中，通过分频得到的时钟脉冲以及预设的计数上限,对复位信号时长进行精确计数。

2.根据权利要求1所述的控制器复位系统，其特征在于，

对集成电路进行复位时，冷复位策略为：

每次上电后初始化冷复位寄存器,保证其中的冷复位标志信号为低电平；

对集成电路进行复位时，热复位策略为：

热复位寄存器在上电初始化过程中设置热复位标志信号，并在热复位之后改变这个信号，用来判断集成电路是否真的完成热复位。

3.一种控制器复位装置，其特征在于，

所述控制器复位装置包括：

时钟分频模块，与系统时钟构成通讯；

通信接口模块，用于连接集成电路；

计数器模块，用于结合时钟分频模块的脉冲以及预设的计数上限,对复位信号时长进行精确计数；

复位逻辑控制模块，分别与上述三个模块连接，对需要复位的集成电路进行复位；

时钟分频模块用于生成不同时钟域的时钟，通信接口模块判断待复位集成IC的运行情况，若运行正常则“心跳信号”保持1Hz的方波通信，若1Hz的方波出现±30％时间误差,则判断为集成IC出现工作异常情况,复位逻辑控制模块根据通信接口 模块所接收到的信息,判断是否需要进行复位输出,计数器模块通过分频得到的时钟脉冲,通过设计相应的计数上限,得到精确计数值,确保复位信号时长准确。

4.根据权利要求3所述的控制器复位装置，其特征在于，

所述通信接口模块，用于接收集成电路的“心跳信号”，并与时钟分频模块构成通讯。

5.根据权利要求3所述的控制器复位装置，其特征在于，

所述复位逻辑控制模块包括：

记录单元，记录所需要复位的每一个集成电路；

时序单元，根据所需要复位的集成电路的时序要求以及复位的时间段，形成复位策略；

复位单元，根据复位策略对集成电路进行复位。

6.根据权利要求5所述的控制器复位装置，其特征在于，

所述复位单元包括：

冷复位策略单元：

每次上电后初始化冷复位寄存器,保证其中的冷复位标志信号为低电平。

7.根据权利要求5所述的控制器复位装置，其特征在于，

所述复位单元包括：

热复位策略单元：

热复位寄存器在上电初始化过程中设置热复位标志信号，并在热复位之后改变这个信号，用来判断集成电路是否真的完成热复位。

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