CN103135438A - 计时装置以及电子设备 - Google Patents

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Abstract

本发明涉及一种计时装置及电子设备，其课题在于，提供一种能够在不设置专用的外部端子的条件下，进行单一模式和重复模式的选择的计时装置及电子设备。计时装置包括：RES输入端子；OUT输出端子；延迟电路，其使被输入至RES输入端子的信号延迟；预置递减计数器，其对给予的设定值进行计数，且在结束设定值的计数时，经由输出端子而输出计测结束信号。预置递减计数器在输出计测结束信号后，当输入端子中被输入预定的信号时，根据通过延迟电路而将该预定的信号延迟后的延迟信号，来结束计测结束信号的输出。

Description

计时装置以及电子设备
技术领域
本发明涉及一种计时装置及电子设备。
背景技术
计时IC（Integrated Circuit：集成电路）为，对预先设定的时间进行计测，并在结束计测时输出计测结束信号的IC，其被应用于各种用途。例如，可以构成如下的系统，即，在为了削减消耗电力而将CPU（Central ProcessingUnit：中央处理器）设定为休眠模式后，在欲经过预定时间后唤醒该CPU并实施预定的计算处理时，计时IC对该预定时间进行计测而将所输出的计测结束信号作为中断信号而向CPU输入，CPU接收中断信号并实施预定的计算处理。
作为计时IC的计测时间的设定方法，可以考虑两种方法。一种设定方法为，经由计时IC的串行接口用的外部端子（串行时钟端子与串行数据端子等），而将计测时间的设定值写入内部寄存器中的方法，另一种设定方法为，对计时IC的多个外部端子直接设定计测时间的方法。关于前者的设定方法，由于计时IC的设定用的端子数较少即可，从而能够选择廉价的封装件，因此有利于低成本化。但是，在例如被搭载于车辆中的情况下，虽然要求高可靠性，但是因为由发动机等所产生的噪声的影响、或者因为设定值的写入用的程序的缺陷，而有可能写入错误的设定值，并且有时会缺乏可靠性。因此，在要求较高的可靠性时，虽然后者的设定方法有效，但是必须确保较多的端子以用于计时IC的设定。因此，在要求低成本化的情况下，需要尽可能地削减设定用的端子以外的端子，以便能够使用廉价的封装件。
另一方面，作为计时IC的使用方法，可以考虑仅实施一次计测的单一模式和以固定周期重复地实施计测的重复模式，并且要求计时IC能够应对单一模式和重复模式中的任意一个模式。对于该要求，虽然只需在计时IC上设置用于选择单一模式或重复模式的专用的外部端子即可，但是如上所述有时会有端子数不富余的情况，且有时会无法分配专用的外部端子。
专利文献1：日本特开平3-250226号公报
发明内容
本发明是鉴于以上这种问题点而完成的发明，根据本发明的几种方式，能够提供一种计时装置及电子设备，其能够在不设置专用的外部端子的条件下，实施单一模式和重复模式的选择。
本发明是为了解决上述的课题中的至少一部分而完成的发明，并且能够作为以下的方式或应用例来实现。
【应用例1】
本应用例所涉及的计时装置包括：第一外部端子；第二外部端子；延迟电路，其使被输入至所述第一外部端子的信号延迟；计数电路，其对给予的设定值进行计数，且在结束所述设定值的计数时，经由所述第二外部端子而输出计测结束信号，所述计数电路在所述计测结束信号的输出后，当所述第一外部端子中被输入预定的信号时，根据通过所述延迟电路而将所述预定的信号延迟后的信号，来结束所述计测结束信号的输出。
设定值既可以为预先决定的固定值，也可以为可变。
预定的信号例如既可以为持续低电平的信号，也可以为持续高电平的信号。
根据该计时装置，由于在计数电路结束设定值的计数时，会输出计测结束信号，因此能够实现单一模式。此外，根据该计时装置，由于通过向第一外部端子输入预定的信号从而结束计测结束信号的输出，因此通过与计测结束信号同步地输入预定的信号，从而能够实现周期性地输出计测结束信号的重复模式。即，通过直接地或经由给予的电路而对第一外部端子和第二外部端子进行连接与否，从而即使不设置专用的外部端子，也能够选择重复模式和单一模式中的任意一个。
此外，根据该计时装置，由于即使在开始计测结束信号的输出的同时向第一外部端子输入预定的信号，也会根据通过延迟电路而将该预定的信号延迟后的信号来结束计测结束信号的输出，因此能够根据延迟电路的延迟时间来充分地确保计测结束信号的输出时间。即，即使在重复模式的情况下，CPU等的外部装置也能够对计测结束信号可靠地进行识别。
【应用例2】
在上述应用例所涉及的计时装置中，可以采用如下方式，即，所述计数电路在每次结束所述设定值的计数时，重新对所述设定值进行计数。
如果以这种方式进行设定，则通过与从第二端子输出的计测结束信号同步地从第一外部端子输入预定的信号，从而能够使计时装置以固定周期而重复地输出计测结束信号。
【应用例3】
在上述应用例所涉及的计时装置中，可以采用如下方式，即，还包括输入时间判断电路，所述输入时间判断电路根据通过所述延迟电路而使被输入至所述第一外部端子的所述预定的信号延迟后的信号，来对所述预定的信号的输入时间与给予的判断时间之间的大小关系进行判断，所述计数电路根据所述输入时间判断电路的判断结果，来选择是否对计数值进行初始化。
如果以这种方式进行设定，则能够通过对被输入至第一外部端子的预定的信号的输入时间进行变更，从而在不设置专用的外部端子的条件下，选择是否对计数电路的计数值进行初始化。
例如，还可以采用如下方式，即，使延迟电路的延迟时间短于判断时间，且计数电路在预定的信号的输入时间长于判断时间时对计数值进行初始化，而在预定的信号的输入时间短于判断时间时不对计数值进行初始化。
如果以这种方式进行设定，则能够在与从第二端子输出的计测结束信号同步地从第一外部端子输入了预定的信号的情况下，使计数电路的计数值不被初始化。
【应用例4】
在上述应用例所涉及的计时装置中，可以采用如下方式，即，还包括第三～第n（n≥3）外部端子，所述计数电路包括对所述设定值进行存储的缓冲器，并且根据所述输入时间判断电路的判断结果，来选择是否将被存储于所述缓冲器中的所述设定值更新为与被输入至所述第三～第n外部端子的信号相对应的设定值。
如果以这种方式进行设定，则通过对被输入至第一外部端子的预定的信号的输入时间进行变更，从而能够选择是否将计数电路的设定值更新为与被输入至第三～第n外部端子的信号相对应的设定值。因此，由于不需要通过程序来对计数电路的设定值进行变更，从而能够提高可靠性。
例如，可以采用如下方式，即，使延迟电路的延迟时间短于判断时间，且计数电路包含对设定值进行存储的缓冲器，并且在预定的信号的输入时间长于判断时间时，将被存储于缓冲器中的设定值更新为，与被输入至第三～第n外部端子的信号相对应的设定值。
如果以这种方式进行设定，则能够在与从第二端子输出的计测结束信号同步地从第一外部端子输入了预定的信号的情况下，使被存储于缓冲器中的设定值不被更新。
【应用例5】
在上述应用例所涉及的计时装置中，可以采用如下方式，即，所述输入时间判断电路将第一时钟信号的预定周期的时间作为所述判断时间，而对所述预定的信号的输入时间与该判断时间之间的大小关系进行判断。
如果以这种方式进行设定，则能够通过对预定的信号的输入时间中的第一时钟信号的数量进行计数，从而容易地判断预定的信号的输入时间与判断时间之间的大小关系。
【应用例6】
在上述应用例所涉及的计时装置中，可以采用如下方式，即，还包括第n＋1～第m（m≥n＋1）外部端子，且所述计数电路根据与被输入至所述第n＋1～第m外部端子的信号相对应的频率的第二时钟信号，来对所述设定值进行计数。
如果以这种方式进行设定，则由于计时装置的计测时间根据第二时钟信号的周期与设定值的乘积来决定，因此能够通过将第二时钟信号的频率设定为可变，从而扩大计测时间的选择范围。
【应用例7】
本应用例所涉及的电子设备包含上述的任意一个计时装置。
附图说明
图1为表示本实施方式的计时装置的结构例的图。
图2为表示时钟生成电路的结构例的图。
图3为表示预置递减计数器的结构例的图。
图4为表示输入时间判断电路的结构例的图。
图5为表示本实施方式的计时装置的外部连接例的图。
图6为表示本实施方式的计时装置的外部连接例的图。
图7（A）为表示假设没有延迟电路的情况下的重复模式时的计测结束信号的生成正时的图，图7（B）为表示本实施方式的计时装置中的重复模式时的计测结束信号的生成正时的图。
图8（A）为表示在输入与判断时间相比较长的输入时间的信号时的、输入时间判断电路的处理的正时的图，图8（B）为表示在输入与判断时间相比较短的输入时间的信号时的、输入时间判断电路的处理的正时的图。
图9为表示本实施方式的计时装置的单一模式时的动作正时的图。
图10为表示本实施方式的计时装置的重复模式时的动作正时的图。
图11为本实施方式的电子设备的功能框图。
具体实施方式
下面，利用附图，来对本发明的优选的实施方式详细地进行说明。另外，以下所说明的实施方式并不是对权利要求所记载的本发明的内容不合理地进行限定的方式。此外，在下文中所说明的全部结构并不一定都是本发明的必要构成要件。
1．计时装置
1-1．计时装置的结构以及功能
图1为，表示本实施方式的计时装置的结构例的图。本实施方式的计时装置1以包括如下部件的方式而构成，即包括：电源电路10、晶体振荡电路20、时钟生成电路30、预置递减计数器40、延迟电路50、输入时间判断电路60、测试电路70、NMOS（Negative channel Mental Oxide Semiconductor：N型金属氧化物半导体）晶体管80。此外，本实施方式的计时装置1设置有14个外部端子（VDD（漏极）端子、AX2输入端子、AX1输入端子、AX0输入端子、RES（复位）输入端子、TEST输入端子、BX5输入端子、BX4输入端子、BX3输入端子、BX2输入端子、BX1输入端子、BX0输入端子、GND（接地）端子，OUT输出端子）。但是，本实施方式的计时装置1也可以采用如下的结构，即，省略或变更这些要素的一部分、或者增加其他的要素的结构。
电源电路10使从VDD端子供给的电源电压低电压化，并生成水晶振荡电路20的电源电压12以及其他的电路的电源电压。
晶体振荡电路20由未图示的水晶振子和振荡电路构成，并且生成以与水晶振子的谐振频率相对应的预定的频率（例如，32.768kHz）进行振荡的原子钟信号22。
时钟生成电路30生成将原子钟信号22分频了的多个分频时钟信号，并且从原子钟信号22及多个分频时钟信号中选择与AX2输入端子、AX1输入端子、AX0输入端子的电压相对应的一个时钟信号，作为选择时钟信号32而进行输出。此外，时钟生成电路30将原子钟信号22及多个分频时钟信号中的预先决定的一个时钟信号，作为固定时钟信号34而进行输出。
图2为，表示时钟生成电路30的结构例的图。图2所示的时钟生成电路30以包括分频电路310、选择电路320以及缓冲元件330的方式而构成。
分频电路310生成对原子钟信号22（32.768kHz）分别进行了2分频、4（＝22）分频、8（＝23）分频、16（＝24）分频、32（＝25）分频、64（＝26）分频、128（＝27）分频、256（＝28）分频、512（＝29）分频、1024（＝210）分频、2048（＝211）分频、4096（＝212）分频、8192（＝213）分频、16384（＝214）分频、32768（＝215）的时钟信号。这些分频时钟通过构成15个使用了触发器的波进型的分频电路，从而能够简单地生成所述时钟信号。另外，对32.768kHz的原子钟信号22进行了32768分频的时钟信号的一个周期相当于1秒。
而且，分频电路310生成如下的时钟信号，即，对该一个周期相当于1秒的时钟信号（32768分频时钟信号）进行了60分频的时钟信号（一个周期相当于1分钟）、对该一个周期相当于1分钟的时钟信号进行了60分频的时钟信号（一个周期相当于1小时）、对该一个周期相当于1小时的时钟信号进行了24分频的时钟信号（一个周期相当于1天）、以及对该一个周期相当于1天的时钟信号进行了365分频的时钟信号（一个周期相当于1年）。
选择电路320从原子钟信号22及分频电路310所生成的19个种类的分频时钟信号中的、在设计阶段预先决定的8个种类的时钟信号（例如，2分频时钟信号、8分频时钟信号、128分频时钟信号、512分频时钟信号、1秒时钟信号、1分钟时钟信号、1小时时钟信号、1天时钟信号）中，选择与从AX2输入端子、AX1输入端子、AX0输入端子输入的信号（电压）相对应的一个时钟信号，以作为选择时钟信号32而进行输出。
此外，图2所示的时钟生成电路30将原子钟信号22经由缓冲元件330作为固定时钟信号34而进行输出。
另外，分频电路310通过复位信号64（低频度）而被复位，由此，使选择时钟信号32的相位被初始化。
返回至图1，预置递减计数器40在被初始化为所设定的预置值之后，以与选择时钟信号32同步的方式实施递减计数，且当计数值成为0时，输出高电平的退位信号（借位信号）42。
图3为，表示预置递减计数器40的结构例的图。图3所示的预置递减计数器40以包括六位递减计数器410和预置缓冲器420而构成。
六位递减计数器410根据复位信号64（低频度），而非同步地设置被存储于预置缓冲器420中的六位的预置值，并在复位信号64解除后，以与选择时钟信号32的上升沿同步的方式实施递减计数。并且，六位递减计数器410在计数值从1变为0时，输出高电平的退位信号42。该退位信号42在输入低电平的延迟信号52之前不被消除而维持高电平。而且，六位递减计数器410以与计数值变为0之后的接下来的选择时钟信号32的上升沿同步的方式，对被存储于预置缓冲器420中的六位的预置值非同步地进行设置，并且再次实施递减计数。即，如果复位信号64为高电平，则六位递减计数器410以固定周期重复地实施从预置值起到0为止的递减计数，而在复位信号64变为低电平时，强制性地被初始化为预置值。
预置缓冲器420根据复位信号64（低频度），而非同步地载入从BX5输入端子、BX4输入端子、BX3输入端子、BX2输入端子、BX1输入端子以及BX0输入端子输入的信号（电压），并且对六位的预置值进行存储。
因此，在复位信号64为低电平时，预置缓冲器420被更新为对BX5～BX0的输入端子所设定的预置值，并且六位递减计数器410被初始化为被存储于预置缓冲器420中的更新后的预置值（即、对BX5～BX0的输入端子所设定的预置值）。并且，在复位信号64成为高电平之后，六位递减计数器410实施递减计数。
返回至图1，延迟电路50输出使从RES输入端子输入的信号仅延迟预定时间（例如100ns）的延迟信号52。延迟电路50例如可以为串联连接了多个缓冲元件的结构，也可以通过使用了电阻和电容器的CR电路而构成。
输入时间判断电路60根据延迟信号52，来对从RES输入端子输入的信号的输入时间与预定的判断时间之间的大小关系进行判断。尤其是，本实施方式中的输入时间判断电路60通过对延迟信号52的低电平的时间和固定时钟信号34的一个周期的时间（该一个周期的时间相当于判断时间）进行比较，从而实施从RES输入端子输入的低电平的信号的输入时间与判断时间相比是较长还是较短的判断。
图4为，表示输入时间判断电路60的结构例的图。图4所示的输入时间判断电路60以包括两个D触发器610、620的方式而构成，所述D触发器610、620具有非同步设置以及非同步复位功能。
D触发器610中，在数据输入端子（D）和非同步设置输入端子（S）中输入有延迟信号52，在时钟输入端子中输入有固定时钟信号34，且非同步复位输入端子（R）被接地。
D触发器620中，数据输入端子（D）与D触发器610的数据输出端子（Q）连接，在时钟输入端子中输入有固定时钟信号34，在非同步设置输入端子（S）中输入有延迟信号52，且非同步复位输入端子（R）被接地。
从D触发器620的数据输出端子（Q）输出的信号作为复位信号64而被供给至时钟生成电路30以及预置递减计数器40。此外，从D触发器620的反转数据输出端子（/Q）输出的信号为输入时间判断信号62。
返回至图1，测试电路70为用于实施各个电路的测试的电路，例如，能够通过对预置递减计数器40的计数动作进行加速并实施输出值的测试。
在NMOS晶体管80中，在栅极端子中输入有退位信号42，且源极端子经由GND端子而被接地，漏极端子与OUT输出端子连接。因此，当预置递减计数器40进行递减计数直至为0，从而退位信号42从低电平变化为高电平时，NMOS晶体管80从断开变为导通且漏极端子从高阻抗状态变化为低电平。从NMOS晶体管80的漏极端子输出的信号作为计测结束信号82而从OUT输出端子被输出至外部。因此，OUT输出端子为如下的开漏输出端子，且在计时装置1的外部被提升至电源电压，所述开漏输出端子通常为高阻抗状态，而当预置递减计数器40对预先设定的预置值进行计数时（即，当计时装置1对设定时间进行计测时）成为低电平。
另外，图1中的预置递减计数器40、延迟电路50、输入时间判断电路60分别对应于本发明中的“计数电路”、“延迟电路”、“输入时间判断电路”。此外，预置缓冲器420对应于本发明中的“缓冲器”。此外，RES输入端子和OUT输出端子分别对应于本发明中的“第一外部端子”和“第二外部端子”，BX0～BX5输入端子对应于本发明中的“第三～第n外部端子”（n＝8的情况），AX0～AX2输入端子对应于本发明中的“第n＋1～第m外部端子”（n＝8、m＝11的情况）。此外，固定时钟信号34和选择时钟信号32分别对应于本发明中的“第一时钟信号”和“第二时钟信号”相对应。此外，从RES输入端子输入的低电平的信号为，本发明中的“被输入至第一外部端子的预定的信号”的一个示例。
1-2．计时装置的外部连接方法
如图1所示，本实施方式的计时装置1使用14个外部端子，当用14管脚的封装件来进行安装时，将用尽全部的管脚。因此，无法分配用于选择单一模式和重复模式中的任意一个的外部端子，其中，所述单一模式为预置递减计数器40对所设定的计数值仅进行一次计数（计时装置1对设定时间仅进行一次计测）的模式，所述重复模式为预置递减计数器40以固定的周期对所设定的计数值重复地进行计数（计时装置1以固定周期对设定时间重复地进行计测）的模式。因此，本实施方式的计时装置1被设定为，能够通过从外部向RES输入端子输入启动信号来实现单一模式，并且通过对RES输入端子和OUT输出端子进行连接来实现重复模式。
图5为，表示本实施方式的计时装置1的外部连接例的图。在图5的例中，在计时装置1的VDD端子中供给有电源电压VDD1，且GND端子被接地。此外，计时装置1的TEST端子通过机械式的开关SW1的开关设定，从而在通常动作时被接地，而在测试工作时被供给电源电压VDD1。
计时装置1的AX2、AX1、AX0端子与双列直插式开关DP1连接，并且被输入与双列直插式开关DP1的开关设定相对应的三位数据。同样，计时装置1的BX5、BX4、BX3、BX2、BX1、BX0端子与双列直插式开关DP2连接，并且被输入有与双列直插式开关DP2的开关设定相对应的六位数据。
计时装置1的OUT输出端子与CPU2的IRQ输入端子（低频度的中断输入端子）连接，并且经由上拉电阻R1而被提升至电源电压VDD2（与CPU2的电源电压相同的电源电压）。另外，计时装置1的RES输入端子经由机械式的开关SW2而与OUT输出端子连接，并且经由机械式的开关SW3而与输入用端子IN连接。
根据这种连接，通过使开关SW2断开（切断）并且使开关SW3导通（连接），从而能够以单一模式使计时装置1动作。即，当从输入用端子IN输入指示计测开始的低电平的启动信号时，该启动信号将被输入至计时装置1的RES输入端子中，从而计时装置1开始设定时间的计测，并且在结束计测时从OUT输出端子输出低电平的计测结束信号82。由此，计时装置1的OUT输出端子（即，CPU2的IRQ输入端子）从高电平变化为低电平，CPU2实施必要的中断处理。计时装置1在从输入用端子IN输入了新的启动信号时，结束计测结束信号82（中断信号）的输出并实施设定时间的计测，并且重新输出计测结束信号82（中断信号）。
以这种方式，能够实现对于一次的启动信号仅产生一次计测结束信号82（中断信号）的单一模式。
另一方面，在通过使开关SW2断开（切断）且使开关SW3导通（连接）,从而使计时装置1开始了设定时间的计测之后，通过将开关SW2变更为导通（连接），将开关SW3变更为断开（切断），从而能够以重复模式使计时装置1动作。即，当使开关SW2断开（切断）、将开关SW3导通（连接）,并从输入用端子IN输入指示计测开始的启动信号时，该启动信号将被输入至计时装置1的RES输入端子中，从而计时装置1开始设定时间的计测。此后，将开关SW2变更为导通（连接），将开关SW3变更为断开（切断）。由于当计时装置1结束计测时,从OUT输出端子输出低电平的计测结束信号82，因此CPU2实施必要的中断处理。此时，由于开关SW2处于导通（连接），开关SW3处于断开（切断），因此从计时装置1的OUT输出端子输出的计测结束信号82作为重新启动信号而被输入至RES输入端子。通过该重新启动信号，从而结束计测结束信号82（中断信号）的输出。但是，因为重新启动信号的输入时间较短，所以不产生复位信号64，且六位递减计数器410以与选择时钟信号32的上升沿同步的方式继续进行递减计数。并且，由于计时装置1在结束第二次的计测时从OUT输出端子再次输出计测结束信号82，因此CPU2再次实施必要的中断处理。在此之后，同样地，每当从计时装置1的OUT输出端子输出计测结束信号82时，该信号作为接下来的重新启动信号而被输入至RES输入端子从而结束计测结束信号82的输出，并且以固定周期反复进行由计时装置1实施的设定时间的计测。
以这种方式，能够实现对于一次的启动信号以固定周期反复产生计测结束信号82（CPU2的中断信号）的重复模式。
另外，无论单一模式还是重复模式，都可以使开关SW3常时导通（连接）、或者可以去除开关SW3，而使输入用端子IN与计时装置1的RES输入端子连接。此外，还可以设定为，代替开关SW3而设置两个输入AND电路，并且将两个输入AND电路中的一个输入端子与输入用端子IN连接，且将两个输入AND电路中的另一个输入端子与开关SW2的端子（未与计时装置1的OUT输出端子连接的一侧的端子）连接，且将两个输入AND电路的输出端子与计时装置1的RES输入端子连接。
如果采用这种方式，则通过将开关SW2固定为断开或导通，从而能够在不实施开关控制的条件下，选择单一模式和重复模式中的任意一个。另外，在将开关SW2置于导通从而选择重复模式的情况下，只需从输入用端子IN仅输入最初的启动信号即可。
图6为，表示本实施方式的计时装置1的外部连接的另一示例的图。图6的外部连接例与图5的示例相比，计时装置1的RES输入端子和OUT输出端子的连接方法有所不同。由于图6中的计时装置1的其他外部端子的连接与图5相同，因此省略其说明。
在图6的示例中，计时装置1的RES输入端子经由三态缓冲器TB1而与OUT输出端子连接，并且经由三态缓冲器TB2而与CPU2的输入/输出端口IO2连接。此外，计时装置1的RES输入端子经由上拉电阻R2而被提升至电源电压VDD1。
三态缓冲器TB1的控制输入端子（低频度）与CPU2的输入/输出端口IO1连接，并且在输入/输出端口IO1为低电平时作为缓冲器而发挥功能，且在输入/输出端口IO1为高电平时数据输出端子处于高阻抗状态。此外，三态缓冲器TB2的控制输入端子（高频度）与CPU2的输入/输出端口IO1连接，并且在输入/输出端口IO1为高电平时作为缓冲器而发挥功能，且在输入/输出端口IO1为低电平时数据输出端子成为高阻抗状态。
通过这种连接，在计时装置1的RES输入端子中，在CPU2的输入/输出端口IO1为高电平时被输入与CPU2的输入/输出端口IO2相同的逻辑电平（高电平/低电平）的信号，而在CPU2的输入/输出端口IO1为低电平时被输入与计时装置1的OUT输出端子相同的逻辑电平（高电平/低电平）的信号。
因此，通过CPU2将输入/输出端口IO1设定为高电平，从而能够使计时装置1单一模式动作。即，在CPU2将输入/输出端口I01设定为高电平，且从输入/输出端口IO2输入了指示计测开始的启动信号时，该启动信号将被输入至计时装置1的RES输入端子中，从而计时装置1开始设定时间的计测，并且在结束计测时，从OUT输出端子输出低电平的计测结束信号82。由此，计时装置1的OUT输出端子（即，CPU2的IRQ输入端子）从高电平变化为低电平，从而CPU2实施必要的中断处理。计时装置1在每次从CPU2的输入/输出端口IO2输入了新的启动信号时，结束计测结束信号82的输出，且实施设定时间的计测。
以这种方式，能够实现对于一次的启动信号仅产生一次计测结束信号82（CPU2的中断信号）的单一模式。
另一方面，在通过CPU2将输入/输出端口IO1设定为高电平从而使计时装置1开始了设定时间的计测之后，通过将输入/输出端口IO1变更为低电平，从而能够使计时装置1以重复模式动作。即，在CPU2将输入/输出端口IO1设定为高电平，且从输入/输出端口IO2输入了指示计测开始的启动信号时，该启动信号将被输入至计时装置1的RES输入端子中，从而计时装置1开始设定时间的计测。此后，CPU2将输入/输出端口IO1变更为低电平。由于在计时装置1结束计测时，从OUT输出端子输出低电平的计测结束信号82，因此CPU2实施必要的中断处理。此时，由于CPU2的输入/输出端口IO1成为低电平，因此从计时装置1的OUT输出端子输出的计测结束信号82作为重新启动信号而被输入至RES输入端子。根据该重新启动信号，从而结束计测结束信号82（中断信号）的输出，并且继续进行设定时间的计测。并且，由于计时装置1在结束第二次的计测时，从OUT输出端子再次输出计测结束信号82，因此CPU2再次实施必要的中断处理。在此之后，同样地，每当从计时装置1的OUT输出端子输出计测结束信号82时，该信号作为接下来的重新启动信号而被输入至RES输入端子，且结束计测结束信号82的输出，并且以固定周期重复进行由计时装置1实施的设定时间的计测。
以这种方式，能够实现对于一次的启动信号以固定周期反复产生计测结束信号82（CPU2的中断信号）的重复模式。
根据图6的示例，CPU经由输入/输出端口IO1而对三态缓冲器TB1、TB2的动作进行控制，从而能够在任意的正时对单一模式和重复模式自由地进行切换。
1-3.计时装置的动作正时
但是，本实施方式的计时装置1如图1所示设置有延迟电路50，并且通过该延迟电路50对被输入至RES输入端子的信号进行延迟，从而即使在连接了OUT输出端子和RES输入端子的重复模式时，也能够充分地确保计测结束信号82（CPU2的中断信号）的脉冲宽度，并且使CPU2能够可靠地识别中断信号的产生。
图7（A）为，表示假设没有延迟电路50的情况下的、计时装置1中的重复模式时的计测结束信号82的生成正时的图，图7（B）为，表示设置有延迟电路50的本实施方式的、计时装置1中的重复模式时的计测结束信号82的生成正时的图。
如图7（A）所示，在六位递减计数器410实施递减计数，且退位信号42从低电平变化为高电平时，受其影响OUT输出端子从高电平变化为低电平。
当OUT输出端子从高电平变化为低电平时，在经过了从OUT输出端子至RES输入端子的信号路径的信号传播延迟时间Td1之后，RES输入端子从高电平变化为低电平。
由于没有延迟电路50，因此代替延迟信号52，而通过从RES输入端子输入的低电平的信号来清除退位信号42。即，在RES输入端子从高电平变化为低电平起经过了清零电路的信号传播延迟时间Td2之后，退位信号42从高电平变化为低电平。
当退位信号42从高电平变化为低电平时，在经过了NMOS晶体管80的信号传播时间Td3之后，OUT输出端子从低电平变化为高电平。以这种方式，虽然在计时装置1的OUT输出端子中产生了计测结束信号82的低脉冲，但是该低脉冲的宽度通过Td1+Td2+Td3而决定（实际上还加上配线延迟等的时间），且成为10ns～20ns左右的较短的宽度。因此，在CPU2经由低通滤波器而接收计测结束信号82（中断信号）的这种情况下，存在计测结束信号82的宽度过短而被低通滤波器去除，从而CPU2无法识别中断信号的可能性。
相对于此，如图7（B）所示，在本实施方式的计时装置1中，当计时装置1的OUT输出端子从高电平变化为低电平时，在经过了信号传播延迟时间Td1之后，RES输入端子从高电平变化为低电平，而且在经过了预定的延迟时间Td0之后，延迟电路50所输出的延迟信号52从高电平变化为低电平。
当延迟信号52从高电平变化为低电平时，在经过了信号传播延迟时间Td2之后，退位信号42从高电平被清除为低电平。
当退位信号42从高电平变化为低电平时，在经过了信号传播时间Td3之后，OUT输出端子从低电平变化为高电平。以这种方式，虽然在计时装置1的OUT输出端子中产生了计测结束信号82的低脉冲，但是该低脉冲的宽度通过Td0+Td1+Td2+Td3而决定（实际上还加上配线延迟等的时间）。因此，如果将延迟电路50的延迟时间Td0设定为例如100ns，则计测结束信号82的低脉冲宽度成为100ns左右，即使在CPU2经由低通滤波器而接收计测结束信号82（中断信号）的这种情况下，也不会被低通滤波器所去除，从而能够使CPU2可靠地识别分割信号。
另外，本实施方式的计时装置1至少实施如下处理（以下，称为“输出解除和复位处理”），即，在电源接通后，对于从RES输入端子最初输入的启动信号，结束计测结束信号82的输出（将OUT输出端子设定为高电平），并且根据被输入至BX5～BX0输入端子的信号来对被存储于预置缓冲器420中的预置值进行更新，且将预置递减计数器40的计数值初始化为被存储于预置缓冲器420中的更新后的预置值。
另一方面，至少在从RES输入端子被输入了重新启动信号的情况下，本实施方式的计时装置1实施结束计测结束信号82的输出的处理（以下，称为“输出解除处理”），而不实施预置缓冲器420的更新与预置递减计数器40的初始化。
如此，关于预置递减计数器40，要求能够选择上述两个处理中的任意一个。但是，如前文所述，本实施方式的计时装置1使用了14个外部端子，并且当使用14管脚的封装件来进行安装时，会用尽全部的管脚。因此，无法分配用于选择上述两个处理中的任意一个的外部端子。因此，本实施方式的计时装置1被设定为，能够通过改变被输入至RES输入端子的信号的脉冲宽度（输入时间），从而选择输出解除和复位处理、与输出解除处理中的任意一个。具体而言设定为，计时装置1的输入时间判断电路60对被输入至RES输入端子的信号的输入时间与预先设定的判断时间（固定时钟信号34的一个周期的时间）相比是较长还是较短进行判断，并且在较长的情况下产生复位信号64，在较短的情况下不产生复位信号64。并且，预置递减计数器40通过输入低电平的延迟信号52和复位信号64，从而实施输出解除和复位处理，并且通过仅输入低电平的延迟信号52（不输入复位信号64），从而实施输出解除处理。
图8（A）为，表示在从RES输入端子输入与判断时间相比而较长的输入时间的信号时的、输入时间判断电路60的处理正时的图，图8（B）为，表示在从RES输入端子输入与判断时间相比而较短的输入时间的信号时的、输入时间判断电路60的处理正时的图。
如图8（A）所示，当计时装置1的RES输入端子从高电平变化为低电平时，在经过了预定的延迟时间后，延迟电路50所输出的延迟信号52也从高电平变化为低电平。
当延迟信号52从高电平变化为低电平时，D触发器610、620的非同步设置被解除，并且在延迟信号52从高电平变化为低电平之后的最初的固定时钟信号34的上升沿处，延迟信号52的低电平被读入D触发器610，且D触发器610的数据输出端子（Q）的高电平被读入D触发器620中。由此，D触发器610的数据输出端子（Q）从高电平变化为低电平。此外，从D触发器620的数据输出端子（Q）中输出的复位信号64保持为高电平，且从反转数据输出端子（/Q）中输出的输入时间判断信号62保持为低电平。
由于在下一个固定时钟信号34的上升沿之前延迟信号52保持为低电平，因此D触发器610、620的非同步设置仍旧被解除，并且在该固定时钟信号34的上升沿处，把延迟信号52的低电平被读入D触发器610中，且D触发器610的数据输出端子（Q）的低电平被读入D触发器620中。由此，D触发器610的数据输出端子（Q）保持为低电平。此外，从D触发器620的数据输出端子（Q）输出的复位信号64从高电平变化为低电平，且从反转数据输出端子（/Q）输出的输入时间判断信号62从低电平变化为高电平。
并且，当RES输入端子从低电平变化为高电平时，在经过了预定的延迟时间之后，延迟电路50所输出的延迟信号52也从低电平变化为高电平。
当延迟信号52从低电平变化为高电平时，D触发器610、620受到非同步设置的影响，从而D触发器610的数据输出端子（Q）从低电平变化为高电平。此外，从D触发器620的数据输出端子（Q）输出的复位信号64从低电平变化为高电平，且从反转数据输出端子（/Q）输出的输入时间判断信号62从高电平变化为低电平。
如此，由于如果在延迟信号52为低电平的期间内固定时钟信号34的上升沿存在两次以上，则会与低电平的延迟信号52一同产生复位信号64的低脉冲，因此预置递减计数器40实施输出解除和复位处理。
另一方面，如图8（B）所示，如果在延迟信号52从高电平变化为低电平之后，在第二个固定时钟信号34的上升沿之前，延迟信号52从低电平变化为高电平，则在复位信号64从高电平变化为低电平之前，D触发器610、620受到非同步设置的影响。因此，不产生复位信号64的低脉冲。
如此，由于如果在延迟信号52为低电平的期间内，固定时钟信号34的上升沿不存在两次以上，虽然产生低电平的延迟信号52，但是不产生复位信号64的低脉冲，因此预置递减计数器40实施输出解除处理。
另外，虽然RES输入端子和固定时钟信号34处于非同步的关系，但是如果RES输入端子的低脉冲的长度（输入时间）为固定时钟信号34的两个周期以上，则在RES输入端子的低脉冲期间，固定时钟信号34的上升沿一定存在两次以上。另一方面，如果RES输入端子的低脉冲的长度（输入时间）小于固定时钟信号34的一周期，则存在于RES输入端子的低脉冲期间的固定时钟信号34的上升沿为一次以下。因此，只需以如下的方式决定方法即可，即，将用于使预置递减计数器40实施输出解除和复位处理的输入时间的最小值作为固定时钟信号34的两个周期以上的第一预定时间而进行规定，且将用于使预置递减计数器40实施输出解除处理的输入时间的最大值作为小于固定时钟信号34的一个周期的第二预定时间而进行规定，并且禁止第二预定时间和第一预定时间之间的输入时间。
在本实施方式中，通过向RES输入端子输入与判断时间相比而较长的输入时间的启动信号，从而实现了单一模式。
图9为，表示单一模式时的计时装置1的动作正时的时序图。
当在时刻t1处，从输入用端子IN（在图5的示例的情况下）或者CPU2的输入/输出端口IO2（在图6的示例的情况下）输入启动信号，且RES输入端子从高电平变化为低电平时，在经过了预定的延迟时间的时刻t2处，延迟信号52从高电平变化为低电平。由此，退位信号42被清除。
当继续实施启动信号的输入，且RES输入端子维持低电平时，对应于此延迟信号52也维持低电平。并且，因为在延迟信号52从高电平变化为低电平后的第二个固定时钟信号34的上升沿的正时（时刻t3）处，延迟信号52仍维持低电平，所以通过输入时间判断电路60而判断为，启动信号的输入时间长于判断时间。其结果为，输入判断信号62从低电平变化为高电平，且复位信号64从高电平变化为低电平。因为在时刻t3处，复位信号64从高电平变化为低电平，所以BX5～BX0输入端子的设定值3被存储于预置缓冲器420中。此外，六位递减计数器410的初始值被更新为，被存储于预置缓冲器420中的预置值3。而且，分频电路310受到复位的影响，从而停止选择时钟信号32。
当在时刻t4处，结束启动信号的输入，且RES输入端子从低电平变化为高电平时，在经过了预定的延迟时间的时刻t5处，延迟信号52从低电平变化为高电平。因为在时刻t5处，延迟信号52从低电平变化为高电平，所以输入判断信号62从高电平变化为低电平，且复位信号64从低电平变化为高电平。
因为在时刻t5处，复位信号64从低电平变化为高电平，所以分频电路310被解除复位，从而开始实施原子钟信号22的分频时钟信号的生成。并且，通过选择电路320，来选择与AX2～AX0输入端子的设定值2相对应的选择时钟信号32，并被供给至六位递减计数器410。
六位递减计数器410以与时刻t6、t7、t8处的选择时钟信号32的上升沿同步的方式而实施递减计数，且其计数值以3→2→1→0的方式进行变化。并且，与六位递减计数器410的计数值成为0的选择时钟信号32的上升沿的正时（时刻t8）同步，退位信号42从低电平变化为高电平。其结果为，OUT输出端子从高电平变化为低电平，并且输出计测结束信号82（CPU2的中断信号）。
另外，分频电路310还可以采用如下方式，即，当从时刻t5处复位被解除起经过了与各个分频时钟信号的一个周期相对应的时间时，产生各个分频时钟信号的最初的上升沿。如果采用这种方式，则计时装置1能够对设定时间（BX5～BX0输入端子的设定值）无误差地进行计测。
而且，六位递减计数器410以与时刻t9处的选择时钟信号32的上升沿同步的方式，使其计数值从0被初始化为被存储于预置缓冲器420中的预置值3。并且，六位递减计数器410以与时刻t10、t13处的选择时钟信号32的上升沿同步的方式，再次实施递减计数，且其计数值以3→2→1的方式进行变化。
当在时刻t11处，再次输入启动信号，且RES输入端子从高电平变化为低电平时，在经过了预定的延迟时间的时刻t12处，延迟信号52从高电平变化为低电平。由此，退位信号42被清除，且从高电平变化为低电平。其结果为，OUT输出端子从低电平变化为高电平，从而结束计测结束信号82（CPU2的中断信号）的输出。
并且，在延迟信号52从高电平变化为低电平之后的第二个固定时钟信号34的上升沿的正时（时刻t14）处，输入判断信号62从低电平变化为高电平，且复位信号64从高电平变化为低电平。因为在时刻t14处，复位信号64从高电平变化为了低电平，所以BX5～BX0输入端子的设定值4被存储于预置缓冲器420中。此外，六位递减计数器410的计数值被更新为，被存储于预置缓冲器420中的预置值4。而且，分频电路310受到复位的影响，从而停止选择时钟信号32。
当在时刻t15处，结束启动信号的输入，且RES输入端子从低电平变化为高电平时，在经过了预定的延迟时间的时刻t16处，延迟信号52从低电平变化为高电平。因为在时刻t16处，延迟信号52从低电平变化为高电平，所以输入判断信号62从高电平变化为低电平，且复位信号64从低电平变化为高电平。
因为在时刻t16处，复位信号64从低电平变化为高电平，所以分频电路310被解除复位，从而开始实施原子钟信号22的分频时钟信号的生成。并且，通过选择电路320，从而选择与AX2～AX0输入端子的设定值2相对应的选择时钟信号32，并被供给至六位递减计数器410。
六位递减计数器410以与时刻t17、t18、t19、t20处的选择时钟信号32的上升沿同步的方式实施递减计数，且其计数值以4→3→2→1→0的方式进行变化。并且，与六位递减计数器410的计数值成为0的选择时钟信号32的上升沿的正时（时刻t20）同步，退位信号42从低电平变化为高电平。其结果为，OUT输出端子从高电平变化为低电平，且输出计测结束信号82（CPU2的中断信号）。
本实施方式的计时装置1在如图7（B）中所说明的那样，对OUT输出端子和RES输入端子进行了连接的情况下，输出与延迟电路50的延迟时间相对应的脉冲宽度（例如100ns左右）的计测结束信号82，且计测结束信号82作为重新启动信号而被输入至RES输入端子。相对于此，由于固定时钟信号32的频率例如为32.768kHz，且其一个周期的时间为约30.5μs，因此重新启动信号的输入时间短于判断时间。因此，因为在重新启动信号中不产生复位信号64，且分频电路310不受复位的影响，所以六位递减计数器410被设定为，以固定周期继续进行预置值的递减计数。由此，实现了重复模式。
图10为，表示重复模式时的计时装置1的动作正时的时序图。
当在时刻t1处，从输入用端子IN（在图5的例的情况下）或者CPU2的输入/输出端口IO2（在图6的例的情况下）输入启动信号，且RES输入端子从高电平变化为低电平时，计时装置1实施设定时间的计测，并且与时刻t8时的选择时钟信号32的上升沿的正时同步，OUT输出端子从高电平变化为低电平，且输出计测结束信号82（CPU2的中断信号）。另外，因为时刻t1至时刻t8的动作正时与图9完全相同，所以省略详细的说明。
当OUT输出端子从高电平变化为低电平时，与OUT输出端子连接的RES输入端子也从高电平变化为低电平，且自动地开始重新启动信号的输入。并且，在从RES输入端子从高电平变化为低电平之后起经过了预定的延迟时间的时刻t9处，延迟信号52从高电平变化为低电平。由此，退位信号42被消除，从而从高电平变化为低电平。其结果为，OUT输出端子从低电平变化为高电平，并且结束计测结束信号82（CPU2的中断信号）的输出。
当在时刻t9处，OUT输出端子从低电平变化为高电平时，RES输入端子也从高电平变化为低电平，且结束重新启动信号的输入。并且，在从RES输入端子从低电平变化为高电平起经过了预定的延迟时间的时刻t10处，延迟信号52从低电平变化为高电平。在此，由于在延迟信号52从高电平变化为低电平之后的第二个固定时钟信号34的上升沿的正时（时刻t11）之前，结束了重新启动信号的输入，因此输入判断信号62保持为低电平，且复位信号64保持为高电平而并未发生变化。因此，BX5～BX0输入端子的设定值4不被存储于预置缓冲器420中。此外，由于分频电路310没有受到复位的影响，因此不停止选择时钟信号32，从而六位递减计数器410与选择时钟信号32的上升沿同步地继续实施递减计数。
并且，六位递减计数器410以与时刻t11、t12、t13、t14处的选择时钟信号32的上升沿同步的方式而实施递减计数，其计数值以0→3→2→1→0的方式进行变化。并且，与六位递减计数器410的计数值成为0的选择时钟信号32的上升沿的正时（时刻t14）同步，退位信号42从低电平变化为高电平。其结果为，OUT输出端子从高电平变化为低电平，且输出计测结束信号82（CPU2的中断信号）。
计时装置1在时刻t14以后，在与时刻t8～t14相同的正时，反复实施如下的处理，即，实施设定时间的计测，且每当结束计测时输出计测结束信号82（CPU2的中断信号），并将该计测结束信号82作为下一个重新启动信号而开始计测。
如上述说明中所述，本实施方式的计时装置对被输入至RES输入端子的低电平的信号的输入时间、与相当于固定时钟信号34的一个周期的时间的判断时间之间的大小关系进行判断，并且根据判断结果来对预置递减计数器40的计数处理进行变更。因此，根据本实施方式的计时装置，能够通过对被输入至RES输入端子的低电平的信号的输入时间进行变更，从而即使不设置专用的外部端子也能够对计测处理进行变更。
尤其是，根据本实施方式的计时装置，能够通过从RES输入端子输入与判断时间相比而较长的脉冲宽度的启动信号，从而实现从结束启动信号的输入的正时起对设定时间进行计测的单一模式。此外，通过对RES输入端子和OUT输出端子进行连接，还能够将与判断时间相比而较短的脉冲宽度的计测结束信号82作为下一个重新启动信号而实现重复模式。即，由于能够根据是否对RES输入端子和OUT输出端子进行连接，来选择是作为固定周期计时器而动作还是作为通用的计时器而动作，因此不需要另外设置选择用的外部端子。
而且，在将本实施方式的计时装置作为固定周期计时器而动作时，也能够通过延迟电路50的延迟时间来充分地确保计测结束信号82的输出时间。因此，由于外部的CPU能够将计测结束信号82作为中断信号来进行识别，因此能够正常地实施中断处理。
此外，根据本实施方式的计时装置，通过使被输入至RES输入端子的低电平的信号的输入时间长于判断时间，从而能够将六位递减计数器的预置值更新为BX5～BX0输入端子的设定值。因此，由于不需要通过程序来对预置值进行变更，因此能够提高可靠性。
此外，根据本实施方式的计时装置，由于计测时间等于选择时钟信号32的周期和预置值的乘积，因此能够通过根据AX2～AX0输入端子的设定值来选择选择时钟信号32的频率，从而扩大计测时间的选择范围。
2．电子设备
图11为，本实施方式的电子设备的功能框图。本实施方式的电子设备100以包括如下部件的方式而构成，即包括：计时装置110、CPU120、操作部130、显示部140、ROM（Read Only Memory：只读存储器）150、RAM（RandomAccess Memory：随机存取存储器）160、通信部170。另外，本实施方式的电子设备可以设定为如下的结构，即，省略或变更了图11的构成要素（各个部分）的一部分、或者增加了其他的构成要素的结构。
计时装置110对所设定的时间进行计测，且在结束计测时生成时间结束信号。
CPU120按照被存储于ROM150等中的程序，而实施各种计算处理与控制处理。具体而言，CPU120接收来自计时装置110的计测结束信号，并实施预定的計算处理。CPU120可以设定为，向计时装置110发送启动信号以及重新启动信号，也可以设定为实施计时装置110的各种控制。此外，CPU120还实施如下的处理，即，与来自操作部130的操作信号相对应的各种处理、对用于在显示部140上显示各种信息的显示信号进行发送的处理、以及为了与外部进行数据通信而对通信部170进行控制的处理等。
操作部130为，由操作键以及按钮开关等构成的输入装置，并且向CPU120输出与使用者实施的操作相对应的操作信号。
显示部140为，由LCD（LiquidCrystal Display：液晶显示器）等构成的显示装置，并且根据从CPU120输入的显示信号来显示各种信息。
ROM150存储了用于CPU120实施各种计算处理与控制处理的程序与数据等。
RAM160被用作CPU120的操作区域，并且临时地存储从ROM150读取的程序与数据、从操作部130输入的数据、以及CPU120按照各种程序执行的运算结果等。
通信部170实施用于使CPU120与外部装置之间的数据通信的各种控制。
通过作为计时装置110而将本实施方式的计时装置1安装到电子设备100中，从而能够在维持高可靠性的同时实现低成本化。
【0130】另外，作为电子设备100可以考虑使用了计时装置的各种电子设备，例如，可以列举如下的装置为例，即，实时时钟装置、个人计算机（例如，便携式个人计算机、膝上型个人计算机、平板式个人计算机）、移动电话等的移动体终端、数码摄像机、喷墨式喷出装置（例如，喷墨打印机）、路由器以及接线器等的存储区域网络设备、局域网设备、电视、摄像机、录像机、汽车导航装置、寻呼机、电子记事本（也包括附带通信功能的制品）、电子词典、计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、可视电话、防盗用监视器、电子望远镜、POS（point of sale：销售点）终端、医疗设备（例如，电子体温计、血压计、血糖仪、心电图测量装置、超声波诊断装置、电子内窥镜）、鱼群探测器、各种测量设备、计量仪器类（例如，车辆、飞机、船舶的计量仪器类）、飞行模拟器、头戴式显示器、运动轨迹装置、运动跟踪装置、运动控制器、PDR（步行者航位测量）等。
另外，本发明并不限定于本实施方式，而能够在本发明的要旨的范围内进行各种改变。
例如，虽然在本实施方式中，作为本发明中的“计数电路”的一个示例而例举了预置递减计数器40，但是本发明中的“计数电路”也可以为递增计数器等。
此外，例如，虽然在本实施方式中，时钟生成电路30通过分频电路310来对原子钟信号22进行分频，从而产生多个种类的分频时钟信号，但是也可以采用如下方式，即，代替分频电路310或者与分频电路310一起，设置倍增电路，且通过该倍增电路来对原子钟信号22进行倍增，从而产生多个种类的倍增时钟信号。并且，可以以如下的方式进行改变，即，通过选择电路320而将多个种类的倍增时钟信号中的任意一个作为时钟信号32来进行选择。
此外，例如，虽然在本实施方式中，输入时间判断电路60将输入时间和根据固定频率的固定时钟信号32而设定的固定的判断时间进行了比较，但是也可以以如下的方式进行改变，即，例如根据外部端子与内部寄存器的设定值，从而能够以可变的方式来设定判断时间。
此外，例如，虽然在本实施方式中，通过对计时装置1的OUT输出端子和RES输入端子进行连接，来实现了重复模式，但是即使没有对OUT输出端子和RES输入端子进行连接，只要在每次CPU将计测结束信号82作为中断信号而进行接收时，向RES输入端子输入与判断时间相比而较短的低脉冲的信号，则能够实现重复模式。
本发明包括，与在实施方式中说明的结构实质上相同的结构（例如，功能、方法及结果相同的结构，或者目的及效果相同的结构）。此外，本发明包括，将在实施方式中说明的结构的非本质的部分进行了替换的结构。此外，本发明包括，与在实施方式中说明的结构起到相同的作用效果的结构，或者能够实现相同的目的的结构。此外，本发明包括，在实施方式中所说明的结构上附加了公知技术的结构。
符号说明
1    计时装置；    2CPU；    10    电源电路；    12    电源电压；
20   晶体振荡电路；    22    原子钟信号；    30    时钟生成电路；
32   选择时钟信号；    34    固定时钟信号；    40    预置递减计数器；
42   退位信号；    50    延迟电路；    52    延迟信号；
60   输入时间判断电路；    62    输入时间判断信号；    64    复位信号；
70   测试电路；    80    NMOS晶体管；    82    计测结束信号；
100  电子设备；    110    计时装置；    120    CPU；    130    操作部；
140  显示部；    150    ROM；    160    RAM；    170    通信部；
310  分频电路；    320    选择电路；    330    缓冲器元件；
410  六位递减计数；    420    预置缓冲器；    610    D触发器；
620  D触发器；    DP1、DP2    双列直插式开关；
SW1、SW2、SW3    开关；    IN    输入用端子；    R1、R2    上拉电阻；
TB1、TB2    三态缓冲器。

Claims (7)

1.一种计时装置，包括：
第一外部端子；
第二外部端子；
延迟电路，其使被输入至所述第一外部端子的信号延迟；
计数电路，其对给予的设定值进行计数，且在结束所述设定值的计数时，经由所述第二外部端子而输出计测结束信号，
所述计数电路在输出所述计测结束信号后，当所述第一外部端子中被输入预定的信号时，根据通过所述延迟电路而将所述预定的信号延迟后的信号，来结束所述计测结束信号的输出。
2.如权利要求1所述的计时装置，其中，
所述计数电路在每次结束所述设定值的计数时，重新对所述设定值进行计数。
3.如权利要求2所述的计时装置，其中，
还包括输入时间判断电路，所述输入时间判断电路根据通过所述延迟电路而使被输入至所述第一外部端子的所述预定的信号延迟后的信号，来对所述预定的信号的输入时间与所给予的判断时间之间的大小关系进行判断，
所述计数电路根据所述输入时间判断电路的判断结果，来选择是否对计数值进行初始化。
4.如权利要求3所述的计时装置，其中，
还包括第三～第n外部端子，其中，n≥3，
所述计数电路包括对所述设定值进行存储的缓冲器，
并且所述计数电路根据所述输入时间判断电路的判断结果，来选择是否将被存储于所述缓冲器中的所述设定值更新为，与被输入至所述第三～第n外部端子的信号相对应的设定值。
5.如权利要求3或4所述的计时装置，其中，
所述输入时间判断电路将第一时钟信号的预定周期的时间作为所述判断时间，而对所述预定的信号的输入时间与该判断时间之间的大小关系进行判断。
6.如权利要求1至4中的任一项所述的计时装置，其中，
还包括第n＋1～第m外部端子，其中，m≥n＋1，
所述计数电路根据与被输入至所述第n＋1～第m外部端子的信号相对应的频率的第二时钟信号，来对所述设定值进行计数。
7.一种电子设备，包括权利要求1至4中的任一项所述的计时装置。
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