CN1448992A - 在半导体器件中形成接触插塞的方法 - Google Patents

在半导体器件中形成接触插塞的方法 Download PDF

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Abstract

本发明公开了一种在半导体器件中形成接触插塞的方法，其即使在接触尺寸变小且台阶覆盖性降低的情况下也能防止接触电阻的增加、并能抑制接触电阻均匀性的降低。本发明方法包括步骤：通过蚀刻衬底上的绝缘层形成接触孔；在接触孔中的衬底上形成具有第一掺杂浓度的第一硅膜，使得接触孔被部分填充；使掺杂气体在第一硅膜的表面上冲刷；以及在第一硅膜上形成具有比第一掺杂浓度高的第二掺杂浓度的第二硅膜，直至填充该接触孔。

Description

在半导体器件中形成接触插塞的方法
技术领域
本发明涉及一种制造半导体器件的方法，更具体地，涉及一种在半导体器件中形成具有双重多晶硅(DPS)薄膜的接触插塞的方法。
背景技术
近来，接触插塞的尺寸随着半导体器件集成水平的日益提高而减小。由于接触插塞的此小尺寸，通常所使用的硅插塞的接触电阻反而增大。特别地，形成在接触插塞界面上的氧化物是增大多晶硅插塞接触电阻的原因之一。因此，进行清洁工序来去除该氧化物，以降低多晶硅插塞的接触电阻。
然而，在通过借助非原位(ex-situ)清洁工艺清洁半导体衬底来去除氧化物构成的层的情形下，在完成了非原位清洁工艺的半导体衬底装载到沉积设备上的同时，自然氧化层形成了。因为此原因，不可能完全去除形成在接触插塞界面上的氧化物。因此，如果接触插塞的尺寸在自然氧化层依然存在的状况下减小，则接触电阻更大程度地增加。因此，应当采用原位清洁工艺，以最大程度地抑制自然氧化层的形成。
传统的多晶硅插塞工艺通常在管式沉积设备(tube-type depositionequipment)或单一晶片型沉积设备(single wafer-type deposition equiment)中进行。
在通过借助管式沉积设备沉积硅薄膜来形成接触插塞的情形下，对于硅薄膜可以获得良好的台阶覆盖性，但不可能进行原位清洁工艺。因此，在进行非原位清洁工艺之后必然沉积硅薄膜。然而，自然氧化层在将晶片装入沉积硅薄膜所需的管式沉积设备中的过程中形成。
由于单一晶片型沉积设备具有清洁功能，所以可以进行原位清洁工艺，并在此原位环境下沉积硅薄膜，从而防止自然氧化层形成。
如上所述，如果接触插塞在单一晶片型沉积设备中形成，则通过在氢气氛中或清洁工序中施行烘烤或快速热处理(RTP)，可以去除形成在接触插塞界面处的自然氧化层。然而，与管式沉积设备的使用相比，当接触插塞的尺寸更小时，诸如均匀性和台阶覆盖性的特性变差。具体地，接触电阻的均匀度降低。
此外，因为减小的接触尺寸和增大的长径比，应当通过沉积硅来进行充分的间隙填充。然而，与管式沉积设备相比，单一晶片型沉积设备具有差的间隙填充能力。
图1A和1B为曲线图，示出了接触插塞的接触电阻随传统接触尺寸的变化。
参见图1A，该曲线图示出了每个接触尺寸为0.18μm时获得的接触电阻的值。单一晶片型沉积设备显现了与选择性外延生长(SEG)或管式DF33较相似的接触电阻和均匀性。
然而，在接触尺寸减小到0.14μm的情形下，固相外延(SPE)或先进多晶硅工艺(APP)的接触电阻增加，导致总体较差的均匀性和平均接触电阻的迅速增大。
发明内容
因此，本发明的目的是提供一种在半导体器件中形成接触插塞的方法，即使接触尺寸变得更小，该方法也能防止接触电阻的增加、以及因较差的台阶覆盖性导致的接触电阻的均匀性的降低。
根据本发明的一个方面，提供一种在半导体器件中形成接触插塞的方法，包括步骤：通过蚀刻衬底上的绝缘层形成接触孔；在接触孔中的衬底上形成具有第一掺杂浓度的第一硅膜，使得接触孔被部分填充；使掺杂气体在第一硅膜的表面上冲刷；以及在第一硅膜上形成具有比第一掺杂浓度高的第二掺杂浓度的第二硅膜，直至填充该接触孔。
根据本发明的另一个方面，冲刷掺杂气体的步骤在形成第一硅膜后在原位环境(in-situ environment)中进行。并且，冲刷掺杂气体的步骤进行约5秒至20秒，且通过将少量PH3加入氢气获得的掺杂气体的流量为约20sccm至约500sccm。为形成第一硅膜所采用的相同的温度和压力用于冲刷该掺杂气体。
根据本发明的再一个方面，清洁接触孔的步骤还包括以下步骤：在非原位环境下进行第一次清洁；以及在原位环境下进行第二次清洁。此外，进行第二次清洁的步骤在单一晶片型沉积设备中，通过在氢气氛中将以约10℃每秒至约100℃每秒的一加热速度快速上升至约900℃至约960℃的温度降低来进行。
根据本发明的又一个方面，第一硅膜在单一晶片型化学气相沉积设备中在原位环境下形成。具体地，在约5Torr至约50Torr范围内的一压力下，在约500℃至约650℃范围内的一温度下，通过提供SiH4、H2和混合了约1％PH3的H2的混合气体，沉积第一硅膜。此外，第一预定浓度在约1×1019atoms/cm3至约21×1020atoms/cm3的范围内。
根据本发明的又一个方面，第二硅膜在管式化学气相沉积设备中形成。具体地，在约0.1Torr至约1Torr范围内的一压力下，在约510℃至约610℃范围内的一温度下，在提供SiH4、H2和混合约1％PH3的H2的混合气体的同时，沉积第二硅膜。此外，第二预定浓度在约1×1020atoms/cm3至约31×1021atoms/cm3的范围内。
附图说明
由以下结合附图给出的对优选实施例的说明，本发明的以上和其它目的和特征将变得清晰，其中：
图1A和1B是显示接触插塞的接触电阻随传统接触尺寸变化的曲线图；
图2A至2E是说明根据本发明一优选实施例形成接触插塞的方法的剖视图；
图3A至3C是显示根据本发明优选实施例的接触插塞的接触电阻值的曲线图；
图4是显示包括传统管式多晶硅插塞和根据本发明制备的双重多晶硅插塞的半导体器件中的电流(I)和电压(V)之间的对比的示意图；以及
图5是显示相应于本发明的温度设置的Kelvin接触电阻特性的曲线图。
具体实施方式
图2A至2E是剖视图，示出了根据本发明优选实施例在半导体器件中形成具有双重多晶硅(DPS)薄膜的接触插塞的方法。
参见图2A，层间绝缘层13形成在设置有包括结区域12的各种元件的衬底11上。然后，蚀刻层间绝缘层13的预定部分，以形成暴露衬底11的结区域12的接触孔14。
此时，自然氧化层15形成在由接触孔14的形成而露出的结区域12的表面上。此外，在形成接触孔14的同时，出现蚀刻的副产物残余和由结区域12处的蚀刻导致的损伤层。残余物和损伤层降低了半导体器件的漏电流特性。此外，自然氧化层15增大了接触电阻，因而成为降低半导体器件的电性能的一个因素。
在去除自然氧化层15之前，在通过蚀刻层间绝缘层13的预定部分形成接触孔14的过程中附带产生的残余物和损伤层通过采用热氧化技术、氢气退火技术或等离子体清洁技术来去除。
首先，热氧化技术是一种工艺，其中，热氧化层通过将温度维持在约900℃至约1000℃的范围内而在接触孔内的结区域上形成，然后通过利用以约50比约1的比例稀释的HF水溶液的浅的湿式浸渍过程来去除。即，残余物和损伤层在被取代以形成热氧化层后被去除。其次，氢气退火技术是一种在约900℃至约1000℃范围内的一温度下供给氢气约5分钟至约10分钟的工艺。再者，等离子体清洁技术是一种在约1W至约50W范围内的一低功率下利用NF3或包括H2的SiF6来进行的工艺。
在通过以上技术中的一种去除残余物和损伤层之后，第一清洁工序在非原位环境下，通过湿式浸渍工艺，在沉积硅插塞前进行。第一清洁工序去除由诸如碳和氧化物的污染物导致的污染。具体地，将H2SO4和H2O2溶液应用约5分钟到约10分钟以去除碳污染，该溶液通过用H2O2稀释H2SO4得到，H2SO4的稀释比在约10至约50的范围内，H2O2的稀释比为约1。其后，应用稀释的HF水溶液约10秒至60秒，以除去氧化物污染。此处，HF水溶液以约50至约500范围内的一比例用其比例约为1的H2O稀释。
参见图2，在非原位清洁工序之后，衬底11装到单一晶片型沉积设备上，使得第二清洁工序在原位环境中进行。原位清洁工序用于通过进行H2快速热退火工序(以下成为H2-RTP)来去除结区域12表面上的自然氧化层15。
用于去除自然氧化物层15的H2-RTP工序通过将一温度降低来进行，该温度已经被设置为以约10℃每秒至约100℃每秒范围内的一加热速度快速上升至900℃至950℃之间的一范围。
参见图2C，在进行原位清洁工序的单一晶片型沉积设备中，具有第一预定浓度的第一硅薄膜16A沉积在接触孔14中的结区域12上。此处，第一硅薄膜16A在原位清洁工序之后，在不暴露在空气中的情况下直接在该单一晶片型沉积设备内沉积。
同时，第一硅薄膜16A沉积至总接触孔大小的约5％至30％。优选地，第一硅薄膜16A沉积至约40至约400范围内的一厚度。
此外，第一硅薄膜16A的沉积在约550℃至约650℃范围内的一温度下，在约5Torr至约50Torr范围内的一压力下，通过供给由混合SiH4、H2和混合了约1％PH3的H2获得的混合气体来进行。此时，SiH4的流量在约50sccm至约300sccm的范围内，同时H2的流量保持在约500sccm至约10000sccm的范围内。此外，混合气体的流量在约10sccm至约50sccm的范围内。
根据以上条件，第一硅薄膜16A沉积，使得第一预定浓度在约1×1019atoms/cm3至约21×1020atoms/cm3的范围内。沉积具有如此低浓度的第一硅薄膜16A的原因在于保持结区域12的清洁状态，并防止掺杂在结区域12上的磷因后续热工艺的热供给(thermal budget)而向外扩散。
通常，与在其它类型沉积法中处理的相比，在单一晶片型化学气相沉积(CVD)设备中处理的沉积层存在低的均匀性和台阶覆盖特性的问题。然而，第一硅薄膜16A不受台阶覆盖性和均匀性降低的影响，因为其较薄地沉积至约40至约400范围内的一厚度。优选地，由于单一晶片型CVD设备具有清洁功能，所以第一硅薄膜16A可以在进行清洁工序后在原位环境下沉积，从而防止自然氧化层15在第一硅薄膜16A和结区域12之间的界面上形成。结果，还可以防止因自然氧化层15导致的接触电阻增大。
参见图2D，在沉积第一硅薄膜16A之后，H2气中包括的PH3作为掺杂气体在原位环境下得以冲刷。此冲刷工序在第一硅薄膜16A的表面上形成掺杂剂吸收层16B。掺杂剂吸收层16B减小了由后续第二硅薄膜增加接触电阻的作用。
当在非原位环境下沉积第二硅薄膜时，难以抑制第一和第二薄膜之间的界面上薄氧化层的形成。然而，如果采用在完成第一硅薄膜16A的沉积的步骤的终了时以高浓度PH3气体冲刷第一硅薄膜16A的表面，则可以抑制接触电阻的增加。
形成掺杂剂吸收层16B的冲刷工序以相同的用于第一硅薄膜16A的沉积工序的温度和压力进行约5秒至20秒，但是包括约10％ PH3气体的含H2气的掺杂气体的流量在约20sccm至约500sccm的范围内。
参见图2E，具有第二预定浓度的第二硅薄膜16C沉积在第一硅薄膜16A上，具体地是在掺杂剂吸收层16B上，直至完全填充接触孔14。
通过进行以上工序，形成了包括第一和第二硅薄膜16A和16C的接触插塞16。第二硅薄膜16C在完成第一硅薄膜16A的沉积后毫无延迟地在管式CVD设备中连续沉积。
同时，第二硅薄膜16C在约0.1Torr至约1Torr压力范围内的一压力下，在约510℃至约610℃温度范围内的一温度下，通过供给由混合SiH4气体、H2气和混合了约1％PH3的H2气获得的混合气体来沉积。SiH4气体的流量在约200sccm至约2000sccm的范围内，同时H2气的流量在约500sccm至约5000sccm的范围内。此外，混合气体的流量在约100sccm至约1000sccm的范围内。此时，在沉积第二硅薄膜16C时，沉积速率维持在约50每分钟以下，以提高间隙填充性能。
根据以上提供的条件，沉积第二硅薄膜16C，具有约1×1020atoms/cm3至约31×1021atoms/cm3范围内的第二浓度。
由于第二硅薄膜16C在管式CVD设备中形成，所以可以通过提高台阶覆盖特性来防止具有大长径比的接触孔14中的接缝或空洞现象。
第二硅薄膜16C通过在单一晶片型CVD设备中形成第一硅薄膜16A之后将其装入管式CVD设备中来形成。由于，第二硅薄膜16C是在形成第一硅薄膜16A之后立即形成的，所以自然氧化层的形成最大程度地得以控制。虽然自然氧化层可以在形成第二硅薄膜16C的过程中形成，但是由于界面的一致性因后续热处理而未保留(retain)，所以其未增加接触电阻。
然后，采用预定数量的平坦化工序来去除层间绝缘层13的顶部上的第二硅薄膜16C，以制备各自均电独立的接触插塞。
图3A至3C是曲线图，显示了对根据本发明优选实施例的接触插塞的接触电阻值的分析。为了分析接触插塞自身的接触电阻，采用了Kelvin接触电阻(Rc)图。另一方面，连续接触电阻(chain contact resistance)(Rc)图用于评价接触电阻的均匀性。
图3A示出了接触尺寸为约0.18μm情形下的Kelvin接触电阻图。由本发明制备的多晶硅插塞TMW1-A+DF333具有减小通过传统管式沉积设备沉积的多晶硅插塞DF33的约50％的接触电阻。此外，仅用H2-RTP在非原位环境下处理的样品RTP-cln+DF33也具有减小传统多晶硅插塞的约30％至约40％的接触电阻。
图3B示出了约0.18μm接触尺寸下的接触电阻。降低接触电阻的效果与图3A所示的接触电阻相同。
图3C显示了接触尺寸为约0.14μm情形下的接触电阻。与图3A和3B中所示的接触电阻相比，连续接触电阻显示了比Kelvin接触电阻更好的均匀性，且双重多晶硅插塞具有比传统管式沉积设备中形成的多晶硅插塞好的接触电阻。该接触电阻为约10％，且均匀性一样好。
以上结果的原因是由于多晶硅插塞之间界面的单晶特性。此现象由对电流(I)与电压(V)特性的评估所验证。
图4是显示两个半导体器件的I与V特性之间的对比的图表，一个半导体器件具有通过传统管式沉积设备形成的多晶硅插塞，另一个具有根据本发明形成的双重多晶硅插塞。在低电流施加部分，双重多晶硅(以下称为DPS)插塞具有欧姆接触的特性，这表示界面具有单晶。另一方面，通过管式沉积设备形成的多晶硅插塞显示出非欧姆接触的特性，这表示绝缘材料存在于多晶硅插塞之间的界面上。
具体地，低电流下的接触电阻的快速增加可降低半导体器件的操作性能。界面上绝缘材料的存在通过对相应于温度的Kelvin接触电阻的评估得以验证。
图5是示出根据温度的Kelvin接触电阻的图。
参见图5，DPS具有典型的硅插塞特性。即，接触电阻随着温度升高逐渐增大。相反，多晶硅插塞显现出接触电阻随温度提高而降低。
根据本发明，单晶硅插塞通过多晶硅沉积法形成，从而将接触电阻减至最小。此外，由于本发明涉及多晶硅处理，所以出现小的工艺热负荷(process heat load)，从而能防止半导体器件的热劣化。此外，可以由于管式硅沉积设备的使用而防止台阶覆盖性的降低，并提高接触电阻的均匀性。
虽然本发明已经参照特定的优选实施例得以说明，但是对本领域技术人员而言清楚的是，在不脱离所附权利要求限定的发明范围的情况下，可作各种改变和修改。

Claims (17)

1.一种在半导体器件中形成接触插塞的方法，包括步骤：
通过蚀刻衬底上的绝缘层形成接触孔；
在接触孔中的衬底上形成具有第一掺杂浓度的第一硅膜，使得接触孔被部分填充；
使掺杂气体在第一硅膜的表面上冲刷；以及
在第一硅膜上形成具有比第一掺杂浓度高的第二掺杂浓度的第二硅膜，直至填充该接触孔。
2.如权利要求1所述的方法，其中，冲刷掺杂气体的步骤在形成第一硅膜后在原位环境中进行。
3.如权利要求1所述的方法，其中，冲刷掺杂气体的步骤进行约5秒至20秒，且通过将PH3加入氢气而获得的掺杂气体的流量为约20sccm至约500sccm。
4.如权利要求1所述的方法，其中，在形成第一硅膜所用的相同的温度和压力下进行冲刷该掺杂气体的步骤。
5.如权利要求1所述的方法，还包括形成该接触孔之后清洁该接触孔的步骤。
6.如权利要求1所述的方法，其中，清洁接触孔的步骤包括的步骤有：
在非原位环境下进行第一次清洁；以及
在原位环境下进行第二次清洁。
7.如权利要求6所述的方法，其中，进行第二次清洁的步骤在单一晶片型沉积设备中进行。
8.如权利要求6所述的方法，其中，进行第二次清洁的步骤通过在氢气氛中将以约10℃每秒至约100℃每秒范围内的一加热速度快速上升至约900℃至约950℃的温度进行降低来进行。
9.如权利要求6所述的方法，其中，进行第一次清洁的步骤利用湿式浸渍工艺来处理。
10.如权利要求1所述的方法，其中，第一硅膜在单一晶片型化学气相沉积设备中在原位环境下形成。
11.如权利要求1所述的方法，其中，在约5Torr至约50Torr范围内的一压力下和在约500℃至约650℃范围内的一温度下，通过提供SiH4、H2和混合了约1％的PH3的H2的混合气体，沉积第一硅膜。
12.如权利要求11所述的方法，其中，SiH4、H2和混合气体分别具有约50sccm至约300sccm、约500sccm至约10000sccm、以及约10sccm至约50sccm范围内的流量。
13.如权利要求1所述的方法，其中，第一掺杂浓度在约1×1019atoms/cm3至约21×1020atoms/cm3的范围内。
14.如权利要求1所述的方法，其中，第二硅膜在管式化学气相沉积设备中形成。
15.如权利要求1所述的方法，其中，在约0.1Torr至约1Torr范围内的一压力下和在约510℃至约610℃范围内的一温度下，通过提供SiH4、H2和混合了约1％的PH3的H2的混合气体，沉积第二硅膜。
16.如权利要求1所述的方法，其中，SiH4、H2和混合气体分别具有约200sccm至约2000sccm、约500sccm至约5000sccm、以及约100sccm至约1000sccm范围内的流量。
17.如权利要求1所述的方法，其中，第二预定浓度在约1×1020atoms/cm3至约31×1021atoms/cm3的范围内。
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