CN1431717A - 降低绝缘体上的硅晶体管源漏串联电阻的结构及实现方法 - Google Patents

Abstract

本发明提出了一种降低全耗尽绝缘体上的硅(SOI)金属－氧化物－半导体场效应晶体管(MOSFET)源漏串联电阻的新结构，其特征在于源漏区的顶层硅比沟道区的顶层硅厚，从而有效地降低了源漏串联电阻；同时，源漏区和沟道区的表面在同一平面上。这种降低全耗尽SOI MOSFET源漏串联电阻的新结构是采用图形化注氧隔离(SIMOX)技术来实现的。方法之一是通过控制不同区域埋氧的深度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚；方法之二是通过控制不同区域埋氧的厚度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚。源漏区的顶层硅比沟道区的顶层硅厚30～100nm，可以有效地降低源漏串联电阻。

Description

降低绝缘体上的硅晶体管源漏串联电阻的结构及实现方法

技术领域

本发明涉及了一种降低全耗尽(fully-depleted)绝缘体上的硅(SOI)金属-氧化物-半导体场效应晶体管(MOSFET)器件源漏串联电阻的新结构，并给出了两种具体的实现方法，属于微电子技术领域，尤其是和SOI集成电路中的MOSFET相关。

背景技术

SOI技术作为未来超深亚微米集成电路的主流技术，有许多传统的体硅技术无法比拟的优点，主要有：抗辐射，无闩所效应，源漏寄生电容小，亚阈值斜率陡峭，易于形成浅结和全介质隔离，工艺步骤简单等等。在SOIMOSTET中具有超薄顶层硅的全耗尽SOI MOSFET更具有吸引力。这主要是由于顶层硅全耗尽之后，器件的亚阈值斜率和漏电压感应源势垒下降(DIBL)效应得到改善；短沟道效应(SCE)得到很好的抑制；关态衬底泄漏电流小，这些优点使得全耗尽SOI MOSFET电路在低压低功耗电路中有着非常大的优势。全耗尽SOI MOSFET的顶层硅很薄，不到100nm，随着器件尺寸的减小，顶层硅的厚度将减小到10nm以下。这么薄的顶层硅将导致SOI MOSFET的源极和漏极的串联电阻非常大，因为源漏串联电阻与硅膜的厚度成反比。源漏串联电阻的增大严重地影响了器件的性能，尤其是器件的跨导和输出电流水平。为此，不少研究者提出了新的器件结构来降低全耗尽SOI MOSFET的源漏串联电阻。主要的思想是增加源极和漏极区的顶层硅的厚度，具体而言有两种方法来实现这一目的。一种方法是采用局部氧化(LOCOS)技术将SOI MOSFET沟道区的顶层硅减薄，从而形成凹槽栅的结构，这正如O.Faynot等人(O.Faynot and B.Giffard，High performanceultrathin SOI MOSFET’s obtained by localized oxidation，IEEE Electron DeviceLetters，15(5)(1994)175-177)所报道的。另一种方法则采用在器件的源漏区选择外延的方法将源漏区的硅薄膜增厚，形成一种被称为源漏抬高的结构，如M.Cao等人(M.Cao，T.Kamins，P Vande Voorde，C.Diaz，and W.Greene，0.18-μm fully-depleted silicon-on-insulator MOSFET′s，IEEE Electron DeviceLetters，18(6)(1997)251-253)所报道的。

以上所提及的两种方法都是在现成的SOI衬底上采用额外的工艺步骤制作完成的。在现成的SOI材料上制作器件，使得设计的选择余地不大。增加额外的工艺意味着增加了成本，同时也会影响成品率。对于局部氧化技术完成凹槽栅结构，会遇到边缘处鸟嘴的侵蚀问题，这在小尺寸器件中将显得更为严重，因为鸟嘴的尺寸一般都比较大，不能按比例缩小；并且局部氧化后的硅片表面不平整，会影响到光刻和栅氧化层的质量。对于选择外延法制备源漏抬高结构所牵涉到工艺也很复杂和难以控制。

发明内容

本发明的目的之一是提出了一种降低全耗尽SOI MOSFET源漏串联电阻的新结构。这种结构与上面所提及的两种结构的不同之处是通过控制局部埋氧的深度或厚度使器件源漏区的顶层硅比沟道区的顶层硅厚。这种结构的一个重要特征是具有平面结构。

本发明的另一个目的是采用注氧隔离(SIMOX)技术在制备SOI材料的同时形成本发明所提出的降低全耗尽SOI MOSFET源漏串联电阻的新结构。这样，实现这种新结构所需要的工艺步骤非常简单方便，克服和避免了现有的局部氧化工艺中的鸟嘴侵蚀问题；也没有选择外延的工艺复杂难控。

本发明的目的是通过下面叙述的方法来实现的。主要是在氧离子注入过程中通过掩模控制不同区域埋氧的深度；以及离子注入的次数来调节不同区域埋氧的厚度。下面给出两种实现方法的具体步骤。

第一种实现方法主要包括以下几个步骤：

(1)在器件的沟道区光刻生成掩模；

(2)离子注入；

(3)高温退火；

(4)按常规CMOS工艺完成器件的制作。

上述步骤(1)中生成的掩模为SiO₂薄膜、Si₃N₄薄膜、多晶硅薄膜或金属薄膜；优选的掩模是热氧化的SiO₂薄膜。对于热氧化的SiO₂薄膜，其厚度为30～100nm，具体厚度取决于氧离子注入的能量和剂量。步骤(2)中，注入的离子可以是O⁺，O₂ ⁺，HO⁺，H₂O⁺，N⁺，N₂ ⁺等以形成掩埋氧化硅或氮化硅层，优选的离子是O⁺。对于O⁺，注入的能量为30～200keV，剂量为1×10¹⁷～1.8×10¹⁸cm^-2；注入时衬底温度为400～700℃。退火前，用稀释的HF溶液漂去SiO₂掩模。步骤(3)中退火的气氛为氮气或氩气，其中可以含有0.5％～20％的氧气；退火时间为1～24小时。注入后的长时间高温退火导致了埋氧的形成。在沟道区由于一层SiO₂掩模的存在，起到了部分阻挡氧离子的作用，使步骤(2)中氧离子的能量得到部分的损失，从而最终导致沟道区下方的埋氧的深度较浅。而源漏区域由于没有掩模，所形成的埋氧的深度相对要深。这两部分埋氧的高度差取决于掩模的厚度，由于氧离子在硅和SiO₂中的射程相近，所以埋氧的高度差约为30～100nm。相应的，源漏区的顶层硅比沟道区的顶层硅厚30～100nm。步骤(4)中采用常规的CMOS工艺完成器件的制作，具体包括栅氧化层的生成，沟道区掺杂，多晶硅栅的生成，源漏掺杂，铝连线的生成等工艺步骤。

在第一种实现方法中，通过调节SiO₂掩模厚度以及氧离子的注入能量和剂量，也可以使沟道下方的埋氧与源漏下方的埋氧之间不连续。

本发明的第二种实现方法具体步骤如下：

(1)第一次离子注入；

(2)高温退火；

(3)在器件沟道区以外的地方光刻生成掩模；

(4)第二次离子注入；

(5)高温退火；

(6)按常规CMOS工艺完成器件的制作。

第二种方法的步骤(1)中氧离子的注入能量为30～200keV，剂量为1×10¹⁷～1.8×10¹⁸cm^-2；衬底的温度为400～700℃。步骤(3)中的掩模为沉积的SiO₂薄膜、Si₃N₄薄膜、多晶硅薄膜或金属薄膜，厚度为100～600nm以完全阻挡离子的注入。步骤(4)中的氧离子注入能量和第一次相同或略低，剂量的范围是1.5×10¹⁷～5×10¹⁷cm^-2。退火前，用稀释的HF溶液漂去SiO₂掩模。步骤(5)中退火的气氛为含有0.5％～20％氧气的氮气或氩气；退火时间为1～24小时。高温退火后在MOSFET的源漏和沟道下方形成了连续的埋氧。由于沟道区域没有掩模，两次氧离子都注入到硅衬底中。而源漏区域由于掩模的存在，第二次氧离子注入被完全阻挡住，没有离子注入到硅衬底中。这样，经高温退火后，沟道下方的埋氧比源漏下方的埋氧要厚。具体厚度差取决于第二次氧离子注入的剂量，当注入的剂量为1.5×10¹⁷～5×10¹⁷cm^-2时，所形成的埋氧厚度为30～100nm。相应的，源漏区的顶层硅比沟道区顶层硅厚30～100nm。最终器件的完成和第一种方法中的步骤(4)一样。

在第二中方法中，步骤(1)和(2)实际上就是制备常规的SOI材料所需的步骤，如果采用现成的SOI材料做衬底，就可以省去这两个步骤。相比较而言，第一种方法在工艺上要简单一些；在器件的性能上也有一定的优点。第二种方法是通增加沟道下方埋氧的厚度来调节顶层硅厚度的，由于沟道下方的埋氧相对较厚，对器件的散热来说是不利的，从而导致了较为严重自热效应。所以，就以上两种方法而言，第一种方法是更有优势的。

从以上两种具体实现方法中可以看出，本发明所提出的结构是平面结构，所增加的工艺是半导体器件制造工艺中最简单的光刻工艺；同时，这种结构的形成与SOI材料埋氧的形成是同步的，减少了工艺步骤，降低了生产成本。

附图说明

附图1为第一种方法所得的埋氧结构示意图，其中埋氧是连续的。

附图2为第一种方法所得的埋氧结构示意图，其中沟道下方与源漏下方的埋氧之间是不连续的。

附图3为第二种方法所得的埋氧结构示意图。

附图4为第二种方法所制得的器件结构示意图。

在所附的图1至图4中，1为硅衬底；2为掩埋氧化层；3为顶层硅；4为SiO₂掩模；5为注入的氧离子；6为器件的源区；7为器件的漏区；8为多晶硅栅；9为栅氧化层(其下面为沟道区域)。

具体实施方式

下面的实施例将有助于理解本发明，但本发明并不局限于此。

实施例1

在4英寸p型(100)单晶硅片上1000℃热氧化生成厚30nm的SiO₂薄膜，并在器件的沟道区光刻生成SiO₂掩模。然后注入氧离子，注入的能量为45keV，注入剂量为1.8×10¹⁷cm^-2，注入时衬底的温度为680℃。用稀释的HF漂去掩模，并在氩气氛(其中含有1％的氧气)中经1320℃退火5个小时。高温退火后在硅衬底中形成了连续的埋氧，沟道下方的埋氧比源漏区下方的埋氧高约30nm；即沟道区的顶层硅厚约30nm，而源漏区的顶层硅厚约60nm。最后采用常规的CMOS工艺完成这种新结构的全耗尽SOIMOSFET器件的制作。

实施例2

在4英寸p型(100)单晶硅片中注入氧离子，注入能量为70keV，注入剂量为2.5×10¹⁷cm^-2，注入时衬底温度为680℃。在氩气氛(其中含有0.5％的氧气)中经1320℃第一次退火5个小时，形成SOI结构。然后在硅片上沉积500nm厚的SiO₂薄膜，在沟道区以外的地方光刻形成掩模。接着进行第二次氧离子注入，注入条件同第一次注入。漂去掩模后进行第二次高温退火处理。在氩气氛(其中含有1％的氧气)中经1320℃退火5个小时。在硅衬底中所形成的埋氧在沟道区下方比源漏区下方厚约60nm；沟道区的顶层硅厚约80nm，源漏区顶层硅厚约120nm。最后，这种新结构的全耗尽SOIMOSFET器件采用常规的CMOS工艺完成。

以上两个实施例中，最后均形成了新的SOI器件结构。可以看出，沟道区的硅膜厚度在100nm以内，适合制作全耗尽的SOI MOSFET；而源漏区的硅膜都相应要厚，可以起到明显降低源漏串联电阻的目的。

Claims (10)

1.一种降低全耗尽SOI MOSFET源漏串联电阻的结构，包括硅衬底，栅氧化层，多晶硅栅，源区、漏区和沟道区，掩埋氧化层，其特征在于：

(1)SOI MOSFET源漏区的顶层硅比沟道区的顶层硅厚，从而有效地降低了源漏串联电阻；

(2)SOI MOSFET具有平面结构，即源漏区和沟道区的表面在同一平面上。

2.按权利要求1所述的降低全耗尽SOI MOSFET源漏串联电阻的结构，其特征在于SOI MOSFET沟道区顶层硅的厚度为10～100nm；源漏区顶层硅的厚度为40～200nm。

3.按权利要求1所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于在SIMOX技术中通过控制不同区域埋氧的深度使SOIMOSTET源漏区的顶层硅比沟道区的顶层硅厚，包括以下4个工艺步骤：

(1)在器件的沟道区域光刻生成掩模；

(2)离子注入；

(3)高温退火；

(4)按常规CMOS工艺完成器件的制作。

4.按权利要求3所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于掩埋绝缘层的形成是采用注氧隔离技术，注入的离子为O⁺，O₂ ⁺，HO⁺，H₂O⁺，N⁺，N₂ ⁺中的一种以形成掩埋氧化硅或氮化硅层，优选的注入离子是O⁺。

5.按权利要求3所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于沟道区的掩模为SiO₂薄膜、Si₃N₄薄膜、多晶硅薄膜或金属薄膜；优选的掩模是热氧化的SiO₂薄膜；对于热氧化的SiO₂薄膜，其厚度为30～100nm。

6.按权利要求3或4所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于：(1)注入离子的能量为30～200keV，剂量为1×10¹⁷～1.8×10¹⁸cm^-2；注入时衬底温度为400～700℃；(2)退火的温度为1200～1375℃；退火的气氛为含有0.5％～20％氧气的氩气或氮气；退火的时间为1～24个小时。

7.按权利要求3所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于高温退火后沟道区下方的埋氧与源漏区下方的埋氧之间是连续的；或者是不连续的。

8.按权利要求1所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于在注氧隔离技术中通过控制不同区域埋氧的厚度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚，包括以下6个工艺步骤：

(1)第一次离子注入；

(2)高温退火；

(3)在器件沟道区以外的地方光刻生成掩模；

(4)第二次离子注入；

(5)高温退火；

(6)按常规CMOS工艺完成器件的制作。

9.按权利要求8所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于沟道区以外的掩模为沉积的SiO₂薄膜、Si₃N₄薄膜、多晶硅薄膜或金属薄膜；厚度为100～600nm以完全阻挡离子的注入。

10.按权利要求8所述的降低全耗尽SOI MOSFET源漏串联电阻的结构的实现方法，其特征在于(1)第一次注入离子的能量为30～200keV，剂量为1×10¹⁷～1.8×10¹⁸cm^-2；第二次离子注入的能量与第一次相同或略低，剂量的范围是1.5×10¹⁷～5×10¹⁷cm^-2；注入时衬底温度相同，均为400～700℃；(2)退火的温度为1200～1375℃；退火的气氛为氩气或氮气，或含有0.5％～20％氧气的氩气或氮气；退火的时间为1～24个小时。

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