CN1357910A - 可防止溢胶的基板式半导体装置封装方法 - Google Patents

可防止溢胶的基板式半导体装置封装方法 Download PDF

Info

Publication number
CN1357910A
CN1357910A CN00134545A CN00134545A CN1357910A CN 1357910 A CN1357910 A CN 1357910A CN 00134545 A CN00134545 A CN 00134545A CN 00134545 A CN00134545 A CN 00134545A CN 1357910 A CN1357910 A CN 1357910A
Authority
CN
China
Prior art keywords
substrate
semiconductor device
type semiconductor
molds
electrical insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00134545A
Other languages
English (en)
Other versions
CN1163953C (zh
Inventor
黄建屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNB001345451A priority Critical patent/CN1163953C/zh
Publication of CN1357910A publication Critical patent/CN1357910A/zh
Application granted granted Critical
Publication of CN1163953C publication Critical patent/CN1163953C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种可防止溢胶的基板式半导体装置封装方法,其特征在于形成一延伸的空洞部分于基板表面上的电性绝缘层中的一特定位置上;该特定位置即为该基板式半导体装置固定于模具中的一定位置时,其中的电性绝缘层、模具的实体部分、与模具的模穴三者之间的交会的处。于封装胶体制造过程中,使得流入至此空洞部分的胶质封装材料可更快速地吸收模具中的热量,而使得其黏度变大而减缓其流速;因此使得胶质封装材料不易进而溢流入电性绝缘层与模具之间的压合间隙之中而产生溢胶现象。

Description

可防止溢胶的基板式半导体装置封装方法
本发明涉及一种半导体封装技术，特别是一种可防止溢胶的基板式半导体装置封装方法，其可用以封装一基板式半导体装置，但不会使制出的封装单元的露出表面上产生溢胶现象。
基板式半导体装置为一种建构于基板(substrate)上的半导体装置，亦即以基板为底材来安置其中的半导体晶片。于置晶程序完成之后，一般须再进行一封装胶体制造过程(encapsulation process)，通过模铸方法(molding)来形成一封装胶体(molded compound，或称encapsulation body)，用以包覆半导体芯片，由此而保护半导体芯片不会受到外部环境的湿气或污染的影响而损坏。
然而已知的基板式半导体装置封装方法的一项问题在于封装胶体制造过程中所采用的胶质封装材料，一般为环氧树脂(epoxy resin)，易于溢流至封装胶体以外的露出表面上，甚至而溢流至外露的电性连接垫上，使得所制成的封装单元具有不佳的外观，并使得外露的电性连接垫具有不佳的电性连接效果。以下即配合附图的图1A至1C、图2A至2B、图3A至3B、及图4A至4C，分别简述四种不同型式的基板式半导体装置的封装过程中的溢胶问题。
图1A至1C显示一种已知单芯片焊线型基板式半导体装置封装方法。
请首先参阅图1A，此种型式的半导体装置的组成构件包括：(a)一基板100，其具有一正面100a和一背面100b；(b)一半导体芯片110，其安置于基板100的正面100a上方；(c)一第一电性绝缘层121，其形成于基板100的正面100a上，用以作为一顶部焊垫罩幕(solder mask，S/M)；(d)一第二电性绝缘层122，其形成于基板100的背面100b上，用以作为一底部焊垫罩幕；以及(e)多个电性连接垫130，其设置于基板100的背面100b上，并通过第二电性绝缘层122而互相电性隔离。
上述的尚未封装的半导体装置采用一特制的模具组140来进行封装胶体制造过程。此模具组140包含一下模具141和一上模具142；其中下模具141具有一平坦的上表面141a，而上模具142则具有一预定的模穴142a。
请参阅图1B，接着即进行一封装胶体制造过程，其中将图1A所示的尚未封装的半导体装置安放于模具组140的一定位置上，亦即将底部的第二电性绝缘层122压置于下模具141的平坦表面141a上，并将上模具142压置于下模具141的上方，并使得半导体芯片110位于上模具142的模穴142a中。接着即可将一胶质封装材料，例如为环氧树脂，经由箭头M所示的通道而注入至模穴142a之中，由此而形成一封装胶体150，用以包覆半导体芯片110和基板100。
然而，由于第二电性绝缘层122与下模具141之间并无法达到气密性的压合，因此二者之间仍存在有一极狭小的缝隙(如图1B中的S所指的处)，使得一少量的封装材料会渗入至此缝隙S之中，亦即溢胶至第二电性绝缘层122的底部表面上。
请接着参阅图1C，于封装胶体制造过程完成之后，即可将完成封装的半导体装置自模具组140中取出。但由于上述的溢胶问题，因此会有一些残留溢胶150a覆盖于第二电性绝缘层122的底部表面上，甚至而覆盖于电性连接垫130的露出表面上，使得所制成的封装单元具有不佳的外观，并同时使得电性连接垫130具有不佳的电性连接效果。
上述的溢胶问题的一种解决方法为于封装胶体制造过程完成之后，接着即采用砂磨机或雷射装置来进行一溢胶清除程序(de-flashprocess)，由此将残留溢胶150a清除掉。
然而此种解决方法的缺点在于其易于损伤基板的底部表面，使得所制成的封装单元仍具有不佳的外观。已知堆迭双芯片焊线型基板式半导体装置封装方法图2A至2B为剖面结构示意图，其中显示一已知堆迭双芯片焊线型基板式半导体装置封装方法；且此封装方法亦存在有前述的溢胶问题。
如图2A所示，此种型式的半导体装置的组成构件包括：(a)一基板200，其具有一正面200a和一背面200b；(b)二个半导体芯片211、212，其以堆迭方式安置于基板200的正面200a上；以及(c)一电性绝缘层220，其形成于基板200的背面200b上，用以作为一底部焊垫罩幕。
上述的尚未封装的半导体装置，采用与前述的图1A所示者相同的模具组来进行一封装胶体制造过程，因此于此将不对其作重复的说明。然而，由于此堆迭双芯片焊线型的基板式半导体装置的底部架构大致相似于前述的图1A所示的单芯片焊线型半导体装置，因此其亦存在有前述的溢胶问题。
如图2B所示，封装胶体制造过程完成之后，即可形成一封装胶体250，用以包覆基板200和半导体芯片211、212。但由于上述的溢胶问题，底部的电性绝缘层220的露出表面的周围边缘上会存在一些残留溢胶250a。
图3A至3B为剖面结构示意图，其中显示一已知覆晶型(flip chip)半导体装置封装方法；且此封装方法亦存在有前述的溢胶问题。
如图3A所示，此种型式的半导体装置的组成构件包括：(a)一基板300，其具有一正面300a和一背面300b；(b)一半导体芯片310，其以一倒置的覆晶方式安置于基板300的正面300a上；以及(c)一电性绝缘层320，其形成于基板300的背面300b上，用以作为一底部焊垫罩幕。
上述的尚未封装的半导体装置，采用与前述的图1A所示者相同的模具组来进行一封装胶体制造过程，因此于此将不对其作重复的说明。然而，由于此覆晶型的底部架构大致相似于前述的图1A所示的单芯片焊线型及图2A所示的堆迭双芯片焊线型，因此其亦有前述的溢胶问题。
如图3B所示，封装胶体制造过程完成之后，即可形成一封装胶体350，用以包覆基板300和半导体芯片310。但由于上述的溢胶问题，底部的电性绝缘层320的露出表面的周围边缘上会存在一些残留溢胶350a。
上述三种半导体装置的溢胶现象均发生于其基板的下方。然而，此种溢胶现象亦可能发生某些半导体装置的基板的上方，例如以下图4A至4C所述的球栅阵列型半导体装置。
图4A至4C为剖面结构示意图，其中显示一已知球栅阵列型(BallGrid Array，BGA)半导体装置封装方法；且此封装方法亦存在有前述的溢胶问题。
请首先参阅图4A，此种型式的半导体装置的组成构件包括：(a)一基板400，其具有一正面400a和一背面400b；(b)一半导体芯片410，其安置于基板400的正面400a上；(c)一第一电性绝缘层421，其形成于基板400的正面400a上，用以作为一顶部焊垫罩幕；(d)一第二电性绝缘层422，其形成于基板400的背面400b上，用以作为一底部焊垫罩幕；以及(e)多个焊球垫(solder-ball pads)430，其形成于基板400的背面400b，并通过第二电性绝缘层422而互相电性隔离。
上述的尚未封装的球栅阵列型半导体装置采用一特制的模具组440来进行封装胶体制造过程。此模具组440包含一下模具441和一上模具442；其中下模具441具有一平坦的上表面441a，而上模具442则具有一预定的模穴442a和一平坦的下表面442b。
请参阅图4B，接着即进行一封装胶体制造过程，其中将图4A所示的尚未封装的球栅阵列型半导体装置安置于模具组440的一定位置上，使得基板400的背面400b上的第二电性绝缘层422置放于下模具441的平坦表面441a上，并使得半导体芯片410位于上模具442的模穴442a中。接着即可将一胶质封装材料，例如为环氧树脂，经由箭头M所示的通道而注入至模穴442a之中，由此而形成一封装胶体450，用以包覆半导体芯片410和基板400。
然而，由于第一电性绝缘层421与上模具442的下表面442b之间并无法达到气密性的压合，因此二者之间仍存在有一极狭小的缝隙(如图4B中的S所指的处)，使得一少量的封装材料会渗入至此缝隙S之中，亦即溢胶至第一电性绝缘层421的表面上。
请接着参阅图4C，于封装胶体制造过程完成之后，即可将完成封装的球栅阵列型半导体装置自模具组440中取出。但由于上述的溢胶问题，因此会有一些残留溢胶450a覆盖于第一电性绝缘层421的表面上，使得所制成的封装单元具有不佳的外观。
相关的专利技术例如包括美国专利第6,040,622号。此专利技术描述了一种多媒体电路卡(multi-media card，MMC)所用的基板式半导体装置的封装方法。然而此专利技术的缺点在于其中的封装胶体制造过程仍会产生前述的溢胶现象。
鉴于以上所述已知技术的缺点，本发明的主要目的在于提供一种基板式半导体装置封装方法，其可防止前述的溢胶现象，以使得制成的封装单元具有干净的外观。
本发明的另一目的在于提供一种基板式半导体装置封装方法，其可防止前述的溢胶现象，以使得外露的电性连接垫不会受残留溢胶所覆盖而影响其电性连接效果。根据以上所述的目的，本发明即提供了一种新颖的基板式半导体装置封装方法。
一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一半导体芯片安置于该基板、以及至少一电性绝缘层形成于该基板的一表面上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的空洞部分于该电性绝缘层中的一特定位置上；该特定位置为该基板式半导体装置于固定于该模具组中的一定位置时，该电性绝缘层、该模具组的实体部分、与该模具组的模穴三者之间的交会的处；且该空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该空洞部分便于该基板与该模具组的实体部分之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组之间的压合间隙之中，因此而防止溢胶现象。
一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一半导体芯片安置于该基板的顶部表面上、以及一电性绝缘层形成于该基板的底部表面上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的阶梯状空洞部分于该电性绝缘层的周围边缘上；且该阶梯状空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该阶梯状空洞部分便于该基板与该模具组之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该阶梯状空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组二者之间的压合间隙之中，因此而防止溢胶现象。
一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一电性绝缘层形成于该基板的顶部表面上、以及至少一半导体芯片安置于该电性绝缘层上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的沟槽状空洞部分于该电性绝缘层中的一特定位置上；该特定位置为该基板式半导体装置于固定于该模具组中的一定位置时，该电性绝缘层、该模具组的实体部分、与该模具组的模穴三者之间的交会的处；且该沟槽状空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该沟槽状空洞部分便于该基板与该模具组的实体部分之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该沟槽状空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组二者之间的压合间隙之中，因此而防止溢胶现象。
本发明的基板式半导体装置封装方法的特点在于形成一延伸的空洞部分于基板表面上的电性绝缘层中的一特定位置上；该特定位置即为该基板式半导体装置固定于模具中的一定位置时，其中的电性绝缘层、模具的实体部分、与模具的模穴三者之间的交会的处。
于封装胶体制造过程中，由于此空洞部分即相当于一狭窄化的流体通道，使得流入至此空洞部分的胶质封装材料可更快速地吸收模具中的热量，而使得其黏度变大而减缓其流速；因此使得胶质封装材料不易进而溢流入电性绝缘层与模具之间的压合间隙之中，亦即不易于电性绝缘层的露出表面上产生溢胶现象。
本发明的实质技术内容及其实施例已用图解方式详细描述绘制于本说明书附图之中。这些图式的内容简述如下：
图1A至1C(已知技术)为剖面结构示意图，其中显示一已知的单芯片焊线型基板式半导体装置封装方法；
图2A至2B(已知技术)为剖面结构示意图，其中显示一已知的堆迭双芯片焊线型基板式半导体装置封装方法；
图3A至3B(已知技术)为剖面结构示意图，其中显示一已知的覆晶型半导体装置封装方法；
图4A至4C(已知技术)为剖面结构示意图，其中显示一已知的球栅阵列型半导体装置封装方法；
图5A至5C为剖面结构示意图，其中显示本发明的基板式半导体装置封装方法的第一实施例；
图6A至6B为剖面结构示意图，其中显示本发明的基板式半导体装置封装方法的第二实施例；
图7A至7B为剖面结构示意图，其中显示本发明的基板式半导体装置封装方法的第三实施例；
图8A至8C为剖面结构示意图，其中显示本发明的基板式半导体装置封装方法的第四实施例。
附图标号说明
100  基板                 100a基板100的顶部表面
100b 基板100的底部表面110半导体芯片
121  第一电性绝缘层(焊垫罩幕)
122  第二电性绝缘层(焊垫罩幕)
122a 阶梯状空洞部分       130电性连接垫
140  模具组141下模具
141a 下模具141的上表面142上模具
142a 模穴                 150封装胶体
150a 残留溢胶             200基板
200a 基板200的顶部表面    200b基板200的底部表面
211  第一半导体芯片       212第二半导体芯片
220  电性绝缘层(焊垫罩幕) 220a阶梯状空洞部分
250  封装胶体             250a残留溢胶
300  基板                 300a基板300的顶部表面
300b 基板300的底部表面    310  半导体芯片
320  电性绝缘层(焊垫罩幕) 320a阶梯状空洞部分
350  封装胶体             350a残留溢胶
400  基板                   400a 基板400的顶部表面
400b 基板400的底部表面      410  半导体芯片
421  第一电性绝缘层(焊垫罩幕)
421a 沟槽状空洞部分
422  第二电性绝缘层(焊垫罩幕)
430  焊球垫440模具组
441  下模具      441a 下模具441的上表面
442  上模具      442a 模穴
442b 上模具442的下表面   450 封装胶体
450a 残留溢胶
以下即配合附图的图5A至5C、图6A至6B、图7A至7B、和图8A至8C，分别详细描述说明本发明应用于封装各种不同型式的基板式半导体装置的实施例。
第一实施例(图5A至5C)以下即配合附图的图5A至5C，详细描述说明本发明的第一实施例。此实施例也是应用于封装一单晶片焊线型的基板式半导体装置，但可防止图1A至1C所示的已知技术中的溢胶问题。图5A至5C与图1A至1C中，相同的构件标示以相同的标号。
请首先参阅图5A，此单芯片焊线型的基板式半导体装置的组成构件包括：(a)一基板100，其具有一正面100a和一背面100b；(b)一半导体芯片110，其安置于基板100的正面100a上方；(c)一第一电性绝缘层121，其形成于基板100的正面100a上，用以作为一顶部焊垫罩幕(solder mask，S/M)；(d)一第二电性绝缘层122，其形成于基板100的背面100b上，用以作为一底部焊垫罩幕；以及(e)多个电性连接垫130，其设置于基板100的背面100b上，并通过第二电性绝缘层122而互相电性隔离。
本发明的关键技术要点即在于形成一阶梯状空洞部分122a于底部的第二电性绝缘层122的周围边缘上，且使得此阶梯状空洞部分122a具有一预定的高度H和宽度W。基本上，此阶梯状空洞部分122a的高度H须大致为介于0.01mm与0.05mm之间，最佳为0.03mm，且宽度W须大致为介于0.4mm与1.2mm之间，但最佳为0.6mm。
上述的尚未封装的半导体装置采用一特制的模具组140来进行封装胶体制造过程。此模具组140包含一下模具141和一上模具142；其中下模具141具有一平坦的上表面141a，而上模具142则具有一预定的模穴142a。请参阅图5B，接着即进行一封装胶体制造过程，其中将图5A所示的尚未封装的半导体装置安放于模具组140的一定位置上，亦即将底部的第二电性绝缘层122置放于下模具141的平坦表面141a上，并将上模具142压置于下模具141的上方，并使得半导体芯片110位于上模具142的模穴142a中。接着即可将一胶质封装材料，例如为环氧树脂，经由箭头M所指的通道而注入至模穴142a之中，由此而形成一封装胶体150，用以包覆半导体芯片110和基板100。
于上述的封装胶体制造过程中，由于阶梯状空洞部分122a即相当于一狭窄化的流体通道，使得流入至此阶梯状空洞部分122a的胶质封装材料可更快速地吸收下模具141中的热量，而使得其黏度变大而减缓其流速；因此使得胶质封装材料不易进而溢流入第二电性绝缘层122与下模具141之间的压合间隙之中，亦即不易于第二电性绝缘层122和电性连接垫130上产生溢胶现象。
请接着参阅图5C，于封装胶体制造过程完成之后，即可将完成封装的半导体装置自模具组140中取出。相比于图1A至1C所示的已知技术，本发明可使得底部的第二电性绝缘层122和电性连接垫130上不会存在有残留溢胶；因此可使得所制成的封装单元具有干净的外观，并同时使得电性连接垫130可确保其电性连接效果。
以下即配合附图的图6A至6B，详细描述说明本发明的第二实施例。此实施例也是应用于封装一堆迭双芯片焊线型的基板式半导体装置，但可防止图2A至2B所示的已知技术中的溢胶问题。图6A至6B与图2A至2B中，相同的构件标示以相同的标号。
如图6A所示，此堆迭双芯片焊线型基板式半导体装置的组成构件包括：(a)一基板200，其具有一正面200a和一背面200b；(b)二个半导体芯片211、212，其以堆迭方式安置于基板200的正面200a上；以及(c)一电性绝缘层220，其形成于基板200的背面200b上，用以作为一底部焊垫罩幕。
本发明的关键技术要点即在于形成一阶梯状空洞部分220a于底部的电性绝缘层220的周围边缘上；且此阶梯状空洞部分220a具有一预定的高度H和宽度W。基本上，此阶梯状空洞部分220a的高度H须大致为介于0.01mm与0.05mm之间，最佳为0.03mm，且宽度W须大致为介于0.4mm与1.2mm之间，但最佳为0.6mm。
上述的尚未封装的半导体装置，采用与图5A至5C所示的实施例相同的模具组来进行一封装胶体制造过程，因此于此将不对其作重复的说明。于此封装胶体制造过程中，阶梯状空洞部分220a即相当于一狭窄化的流体通道；因此亦可达到与第一实施例相同的防溢胶效果。
如图6B所示，封装胶体制造过程完成之后，即可形成一封装胶体250，用以包覆基板200和半导体芯片211、212。但相比于图2A至2B所示的已知技术，本发明可使得底部的电性绝缘层220的露出表面上不会存在有溢胶现象。
以下即配合附图的图7A至7B，详细描述说明本发明的第三实施例。此实施例也是应用于封装一覆晶型半导体装置，但可防止图3A至3B所示的已知技术中的溢胶问题。图7A至7B与图3A至3B中，相同的构件标示以相同的标号。
如图7A所示，此覆晶型半导体装置的组成构件包括：(a)一基板300，其具有一正面300a和一背面300b；(b)一半导体芯片310，其以一倒置的覆晶方式安置于基板300的正面300a上；以及(c)一电性绝缘层320，其形成于基板300的背面300b上，用以作为一底部焊垫罩幕。
本发明的关键技术要点即在于形成一阶梯状空洞部分320a于底部的电性绝缘层320的周围边缘上；且此阶梯状空洞部分320a具有一预定的高度H和宽度W。基本上，此阶梯状空洞部分320a的高度H须大致为介于0.01mm与0.05mm之间，最佳为0.03mm，且宽度W须大致为介于0.4mm与1.2mm之间，但最佳为0.6mm。
上述的尚未封装的半导体装置，采用与图5A至5C所示的实施例相同的模具组来进行一封装胶体制造过程，因此于此将不对其作重复的说明。于此封装胶体制造过程中，阶梯状空洞部分320a即相当于一狭窄化的流体通道；因此亦可达到与第一实施例相同的防溢胶效果。
如图7B所示，封装胶体制造过程完成之后，即可形成一封装胶体350，用以包覆基板300和半导体芯片310。但相比于图3A至3B所示的已知技术，本发明可使得底部的电性绝缘层320的露出表面上不会存在有溢胶现象。
以下即配合附图的图8A至8C，详细描述说明本发明的第四实施例。此实施例也是应用于封装一球栅阵列型半导体装置，但可防止图4A至4C所示的已知技术中的溢胶问题。于图8A至8C与图4A至4C中，相同的构件标示以相同的标号。
请首先参阅图8A，此球栅阵列型半导体装置的组成构件包括：(a)一基板400，其具有一正面400a和一背面400b；(b)一半导体芯片410，其安置于基板400的正面400a上；(c)一第一电性绝缘层421，其形成于基板400的正面400a上，用以作为一顶部焊垫罩幕；(d)一第二电性绝缘层422，其形成于基板400的背面400b上，用以作为一底部焊垫罩幕；以及(e)多个焊球垫(solder-ball pads)430，其形成于基板400的背面400b，并通过第二电性绝缘层422而互相电性隔离。
上述的尚未封装的球栅阵列型半导体装置采用一特制的模具组440来进行封装胶体制造过程。此模具组440包含一下模具441和一上模具442；其中下模具441具有一平坦的上表面441a，而上模具442则具有一预定的模穴442a和一平坦的下表面442b。
本发明的关键技术要点即在于形成一沟槽状空洞部分421a于第一电性绝缘层421中的一特定位置上；此特定位置亦即为将尚未封装的半导体装置固定于模具组440中的一定位置上时，第一电性绝缘层421、上模具442的下表面442b、与上模具442的模穴442a三者之间的交会的处。此沟槽状空洞部分421a具有一预定的高度H和宽度W。基本上，此沟槽状空洞部分421a的高度H须大致为介于0.01mm与0.05mm之间，最佳为0.03mm，且宽度W须大致为介于0.4mm与1.2mm之间，但最佳为0.6mm。
请接着参阅图8B，接着即进行一封装胶体制造过程，其中将图8A所示的尚未封装的半导体装置固定于模具组440的一定位置上，使得上模具442的下表面442b压置于第二电性绝缘层422上，并使得半导体芯片410置于上模具442的模穴442a中。接着即可将一胶质封装材料，例如为环氧树脂，经由箭头M所指的通道而注入至模穴442a之中，由此而形成一封装胶体450，用以包覆半导体芯片410和基板400。
在上述的封装胶体制造过程中，沟槽状空洞部分421a即相当于一狭窄化的流体通道，使得流入至此沟槽状空洞部分421a的胶质封装材料可更快速地吸收上模具442中的热量，而使得其黏度变大而减缓其流速；因此使得注入的胶质封装材料不易进而溢流入第一电性绝缘层421与上模具442的下表面442b之间的压合间隙之中，亦即不易于第一电性绝缘层421的露出表面上产生溢胶现象。
请接着参阅图8C，于封装胶体制造过程完成之后，即可将完成封装的半导体装置自模具组440中取出。相比于图4A至4C所示的已知技术，本发明可使得基板顶部的第一电性绝缘层421的露出表面上不会存在有残留溢胶；因此可使得所制成的封装单元具有干净的外观。
在前面的数个实施例中，本发明系分别应用于四种不同型式的基板式半导体装置。广义而言，本发明所适用的半导体装置为包括一基板、至少一半导体芯片安置于该基板、以及至少一电性绝缘层形成于该基板的一表面上(可为顶部表面或底部表面)，藉以防止该电性绝缘层上存在溢胶现象。
本发明的特点在于形成一延伸的空洞部分于基板表面上的电性绝缘层中的一特定位置上；该特定位置即为该基板式半导体装置固定于模具中的一定位置时，其中的电性绝缘层、模具的实体部分、与模具的模穴三者之间的交会的处。于封装胶体制造过程中，由于此空洞部分即相当于一狭窄化的流体通道，使得流入至此空洞部分的胶质封装材料可更快速地吸收模具中的热量，而使得其黏度变大而减缓其流速；因此使得胶质封装材料不易进而溢流入电性绝缘层与模具之间的压合间隙之中，亦即不易于电性绝缘层的露出表面上产生溢胶现象。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容系广义地定义所述的权利要求中。任何他人所完成的技术实体或方法，若是与所述的 所定义者为完全相同、或是为一种等效的变更，均将被视为涵盖于此权利要求范围之中。

Claims (17)

1.一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一半导体芯片安置于该基板、以及至少一电性绝缘层形成于该基板的一表面上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的空洞部分于该电性绝缘层中的一特定位置上；该特定位置为该基板式半导体装置于固定于该模具组中的一定位置时，该电性绝缘层、该模具组的实体部分、与该模具组的模穴三者之间的交会的处；且该空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该空洞部分便于该基板与该模具组的实体部分之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组之间的压合间隙之中，因此而防止溢胶现象。
2.如权利要求1所述的基板式半导体装置封装方法，其中于步骤(2)中，该电性绝缘层中的空洞部分的高度介于0.01mm与0.05mm之间，而宽度则为介于0.4mm与1.2mm之间。
3.如权利要求2所述的基板式半导体装置封装方法，其中该电性绝缘层中的空洞部分的高度为0.03mm，宽度为0.6mm。
4.如权利要求1所述的基板式半导体装置封装方法，其中该基板式半导体装置为一单芯片焊线型。
5.如权利要求1所述的基板式半导体装置封装方法，其中该基板式半导体装置为一堆迭双芯片焊线型。
6.如权利要求1所述的基板式半导体装置封装方法，其中该基板式半导体装置为一覆晶型。
7.如权利要求1所述的基板式半导体装置封装方法，其中该基板式半导体装置为一球栅阵列型。
8.一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一半导体芯片安置于该基板的顶部表面上、以及一电性绝缘层形成于该基板的底部表面上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的阶梯状空洞部分于该电性绝缘层的周围边缘上；且该阶梯状空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该阶梯状空洞部分便于该基板与该模具组之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该阶梯状空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组二者之间的压合间隙之中，因此而防止溢胶现象。
9.如权利要求8所述的基板式半导体装置封装方法，其中于步骤(2)中，该阶梯状空洞部分的高度介于0.01mm与0.05mm之间，而宽度则为介于0.4mm与1.2mm之间。
10.如权利要求9所述的基板式半导体装置封装方法，其中该阶梯状空洞部分的高度为0.03mm，宽度为0.6mm。
11.如权利要求8所述的基板式半导体装置封装方法，其中该基板式半导体装置为一单芯片焊线型。
12.如权利要求8所述的基板式半导体装置封装方法，其中该基板式半导体装置为一堆迭双芯片焊线型。
13.如权利要求8所述的基板式半导体装置封装方法，其中该基板式半导体装置为一覆晶型。
14.一种基板式半导体装置封装方法，其适用于封装一基板式半导体装置；该基板式半导体装置包括一基板、至少一电性绝缘层形成于该基板的顶部表面上、以及至少一半导体芯片安置于该电性绝缘层上；
此基板式半导体装置封装方法包含以下步骤：
(1)预制一模具组，其具有一预定的模穴；
(2)形成一延伸的沟槽状空洞部分于该电性绝缘层中的一特定位置上；该特定位置为该基板式半导体装置于固定于该模具组中的一定位置时，该电性绝缘层、该模具组的实体部分、与该模具组的模穴三者之间的交会的处；且该沟槽状空洞部分具有一预定的高度和宽度；
(3)将该基板式半导体装置固定于该模具组的模穴中；其中该沟槽状空洞部分便于该基板与该模具组的实体部分之间作用为一狭窄化的流体通道；以及
(4)将一胶质封装材料注入至该模具组的模穴之中，藉以形成一封装胶体，用以包覆该基板式半导体装置；其中该胶质封装材料于流入至该沟槽状空洞部分所定义的狭窄化流体通道时，其流速将受到减缓而不易溢流至该电性绝缘层与该模具组二者之间的压合间隙之中，因此而防止溢胶现象。
15.如权利要求14所述的基板式半导体装置封装方法，其中于步骤(2)中，该沟槽状空洞部分的高度介于0.01mm与0.05mm之间，而宽度则为介于0.4mm与1.2mm之间。
16.如权利要求15所述的基板式半导体装置封装方法，其中该沟槽状空洞部分的高度为0.03mm，宽度为0.6mm。
17.如权利要求14所述的基板式半导体装置封装方法，其中该基板式半导体装置为一球栅阵列型。
CNB001345451A 2000-12-11 2000-12-11 可防止溢胶的基板式半导体装置封装方法 Expired - Lifetime CN1163953C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB001345451A CN1163953C (zh) 2000-12-11 2000-12-11 可防止溢胶的基板式半导体装置封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB001345451A CN1163953C (zh) 2000-12-11 2000-12-11 可防止溢胶的基板式半导体装置封装方法

Publications (2)

Publication Number Publication Date
CN1357910A true CN1357910A (zh) 2002-07-10
CN1163953C CN1163953C (zh) 2004-08-25

Family

ID=4596268

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001345451A Expired - Lifetime CN1163953C (zh) 2000-12-11 2000-12-11 可防止溢胶的基板式半导体装置封装方法

Country Status (1)

Country Link
CN (1) CN1163953C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433304C (zh) * 2004-09-07 2008-11-12 日月光半导体制造股份有限公司 适用于透明封装的基板条
CN100576477C (zh) * 2005-10-28 2009-12-30 半导体元件工业有限责任公司 形成引脚模块阵列封装的方法
CN103107132A (zh) * 2011-11-11 2013-05-15 Snu精密股份有限公司 用于制造平板显示器的设备
CN103367264A (zh) * 2012-03-27 2013-10-23 南亚科技股份有限公司 一种可避免胶材溢流的封装载板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433304C (zh) * 2004-09-07 2008-11-12 日月光半导体制造股份有限公司 适用于透明封装的基板条
CN100576477C (zh) * 2005-10-28 2009-12-30 半导体元件工业有限责任公司 形成引脚模块阵列封装的方法
CN103107132A (zh) * 2011-11-11 2013-05-15 Snu精密股份有限公司 用于制造平板显示器的设备
CN103367264A (zh) * 2012-03-27 2013-10-23 南亚科技股份有限公司 一种可避免胶材溢流的封装载板
CN103367264B (zh) * 2012-03-27 2016-08-31 南亚科技股份有限公司 一种可避免胶材溢流的封装载板

Also Published As

Publication number Publication date
CN1163953C (zh) 2004-08-25

Similar Documents

Publication Publication Date Title
CN1283004C (zh) 半导体装置及其制造方法、线路基板及电子机器
CN1202566C (zh) 指纹传感器设备
CN1512580A (zh) 半导体装置及其制造方法
CN1337741A (zh) 具有可注入导电区的半导体封装件及其制造方法
CN1601711A (zh) 制造半导体器件的方法
CN1835222A (zh) 半导体器件及其制造方法
CN1505150A (zh) 半导体装置及其制造方法
CN1270418A (zh) 半导体器件及其制造方法
CN1832659A (zh) 电路装置及其制造方法
CN1577840A (zh) 半导体器件的堆叠封装
CN1956178A (zh) 光电芯片封装构造、制造方法及其芯片承载件
CN1163953C (zh) 可防止溢胶的基板式半导体装置封装方法
CN210167324U (zh) 一种芯片封装产品
EP3660887A1 (en) Method for forming a semiconductor package
CN101030565A (zh) 高频集成电路封装构造及其制造方法
CN1111823A (zh) 树脂封装半导体器件及其制造方法
CN1171294C (zh) 薄型球栅阵列式集成电路封装的制作方法
CN1267086A (zh) 电子封装方法
CN2585407Y (zh) 用以改善冲线的封装基板及所制造的封装体
US7514299B2 (en) Chip package structure and manufacturing method thereof
CN1139983C (zh) 集成电路封装基板上的倒装芯片焊垫
CN101064259A (zh) 半导体封装件及其芯片承载结构与制法
CN1314108C (zh) 半导体芯片承载件,半导体封装件及半导体封装方法
CN1180475C (zh) 高密度集成电路封装结构及其方法
CN101043010A (zh) 无胶带黏晶方式的集成电路封装方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20040825

CX01 Expiry of patent term