CN1171294C - 薄型球栅阵列式集成电路封装的制作方法 - Google Patents

Abstract

一种薄型球栅阵列式集成电路封装的制作方法，其可用以制作一具有内嵌散热片的薄型球栅阵列式集成电路封装结构体。此集成电路封装制作程序的特点在于采用一特制的散热片架，其由偶数个一体成型的散热片所构成，分别对应于基板上预定的封装区域。于封装胶体制作程序中，此散热片架是与基板一同置放于封装模具的模穴中，同时被包覆于封装胶体之中。最后进行一个切割制作程序，藉此将封装胶体沿基板上的封装区域的分界线切割成个别的封装结构体。此集成电路封装制作程序可让每一个微小的薄型球栅阵列式封装结构体中均包含一内嵌的散热片于其封装胶体的中。

Description

薄型球栅阵列式集成电路封装的制作方法

本发明涉及一种集成电路封装技术，特别是有关于一种薄型球栅阵列式(Thin & Fine Ball-Grid Array，TFBGA)集成电路封装制作方法，其可用以制作一具有内嵌散热片(heat spreader)的薄型球栅阵列式集成电路封装结构体。

球栅阵列(Ball Grid Array，BGA)为一种先进的集成电路封装技术，其特点在于采用来安置半导体晶片，并于基板背面植置多个焊球，以藉由这些焊球将整个的封装结构体焊结及电性连接至印刷电路板。

薄型球栅阵列式集成电路封装技术(Thin & Fine Ball-Grind Array，TFBGA)则为一种更新型的封装技术，其可提供更为轻薄短小的集成电路封装结构体。TFBGA封装结构体一般是以成批方式建构于一基板上；此基板上预先划分出多个封装区域，分别用以定义出个别的TFBGA封装结构体的位置。

然而于制作方法上，由于单一个TFBGA封装结构体的尺寸相当地小，其长宽尺寸一般为5mm×5mm至15mm×15mm(millimeter)之间，且基板上的各个封装区域的间隔距离一般仅为0.2mm至0.3mm的间，因此非常不易个别地将相对尺寸的散热片内嵌于晶片的封装胶体之中。

相关的专利技术，例如包括美国专利第5,977,626号＂THERMALLYAND ELECTRICALLY ENHANCED PBGA PACKAGE＂；美国专利第5,216,278号＂SEMICONDUCTOR DEVICE HAVING A PAD ARRAYCARRIER PACKAGE＂；以及美国专利第5,776,798号＂SEMICONDUCTOR PACKAGE AND METHOD THEREOF＂；等等。

美国专利第5,977,626号所公开的技术方法包括如何将一散热片内嵌于一BGA封装结构体中，藉以散发半导体晶片于实际操作时所产生的热量；而美国专利第5,216,278号所公开的技术方法则包括如何将一散热片安置于半导体晶片上。然而，此二个专利技术均非应用于TFBGA封装制作方法。美国专利第5,776,798号所公开的专利技术则包括TFBGA封装结构体的组合方式及其制造方法。然而，此专利技术却未包括如何在TFBGA封装结构体中加装一内嵌的散热片。

鉴于以上所述公知技术的缺点，本发明的目的便是在于提供一种新颖的薄型球栅阵列式集成电路封装制作方法，其可在每一个微小的TFBGA封装结构体中加装一内嵌的散热片。

本发明的薄型球栅阵列式集成电路封装制作方法包含以下步骤：(1)预制一基板，其具有一正面及一背面，且其上预先定义出多个封装区域；(2)预制一散热片架，其包括多个一体成型的散热片，具有一正面及一背面；且其中每一个散热片对应至该基板上的一个区域；(3)将多个半导体晶片分别电性连接至该基板正面上的各个封装区域上；(4)将该散热片架组合至该基板上，使得其中每一个散热片置于基板上的一个半导体晶片的上方；(5)进行一封装胶体制作程序，藉以形成一连续的封装胶体，用以封装这些半导体晶片及该散热片架；(6)进行一植球制作程序，藉此将多个焊球植置于该基板的背面；以及(7)进行一切割制作程序，藉此将该封装胶体沿该基板上的封装区域分界线切割开来，形成个别的封装结构体。

上述的集成电路封装制作方法可让每一个微小的TFBGA封装结构体均包含一内嵌的散热片于其封装胶体之中。由于本发明的集成电路封装制作方法所采用的散热片架的整体的尺寸远大于其中的个别散热片的尺寸，因此其较为易于处理，使得制作方法易于进行。

本发明的实质技术内容及其实施例已用图解方式详细绘制于本说明书所附的附图之中。这些附图的内容简述如下：

图1A至图1F为结构示意图，其用以公开本发明的薄型球栅阵列式集成电路封装制作方法的图一实施例；

图2A至图2E为结构示意图，其用以公开本发明的薄型球栅阵列式集成电路封装制作方法的图二实施例；

图3A至图3C为结构示意图，其用以公开本发明的薄型球栅阵列式集成电路封装制作方法的图三实施例；

图4A至图4B为结构示意图，其用以公开本发明的薄型球栅阵列式集成电路封装制作方法的图四实施例；

图5为一立体结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式；

图6A至图6C为结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式及其用途；

图7A至图7C为结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式及其用途；

图8A至图8C为结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式及其用途；

图9A至图9C为结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式及其用途；

图10A至图10C为结构示意图，其用以显示本发明所采用的凸脚式散热片架的另一实施方式及其用途。

附图标号

10基板

10a基板10的正面

10b基板10的背面

11基板10上的预定封装区域

12基板10上的预定封装区域

13基板10上的预定封装区域

14基板10上的预定封装区域

15基板10上的预定封装区域

16基板10上的预定封装区域

20散热片架

20a支撑脚

20b溢胶屏障层

20c残留溢胶

20d突块

20e凹穴

20f沟槽

20g突块

20h通孔

21散热片架20上个别的散热片

22散热片架20上个别的散热片

23散热片架20上个别的散热片

24散热片架20上个别的散热片

25散热片架20上个别的散热片

26散热片架20上个别的散热片

31半导体晶片

32半导体晶片

33半导体晶片

40焊线

41焊块(solder bumps)

50封装模具

50a下凹模穴

51封装模具

51a上凹模穴

60封装胶体

70焊球

81个别的TFBGA封装结构体

82个别的TFBGA封装结构体

83个别的TFBGA封装结构体

以下将配合所附附图详细说明本发明的薄型球栅阵列式集成电路封装制作方法(以下简称为集成电路封装制作方法)的实施例。第一实施例(图1A至图1F)

以下将配合所附附图中的图1A至图1F详细说明本发明的集成电路封装制作方法的第一实施例。

图1A至图1F为结构示意图，其用以说明本发明的集成体电路封装制作方法的图一实施例中的各个程序步骤。

请首先参阅图1A，本发明的集成电路封装制作方法的第一个步骤为预制一基板10(或一晶片载具)，它可以是一BT基板、或一FR4基板、或一聚酰亚胺胶片(polyimide tape)，其上预先定义出多个封装区域(于图1A所示的实施例中，此基板10上是定义出六个封装区域11、12、13、14、15、16；但须注意的是，基板10上的预定封装区域的数目可视基板10的尺寸大小而任意做设计上的变更)。这些封装区域11、12、13、14、15、16即用以分别定义出个别的TFBGA封装结构体的位置。

请接着参阅图1B，下一个步骤为预制一散热片架20，其由多个一体成型的散热片所构成(于图1B所示的实施例中，散热片架20包括六个散热片21、22、23、24、25、26，是分别对应于基板10上的封装区域11、12、13、14、15、16而设置)。

上述的散热片架20可为一凸脚式或一无凸脚式。于此第一实施例中，所采用的散热片架20是为凸脚式(无凸脚式散热片架是采用于后述的图二实施例)。如图1B所示，此凸脚式散热片架20的周缘上形成有多个垂直弯曲的支撑脚20a。

请接着参阅图1C，下一个步骤为进行一焊晶制作程序(die-bondingprocess)，藉以将一批半导体晶片(其数量等于基板10上的封装区域的个数；但于图1C所示的剖面图中，仅显示出其中三个，分别以标号31、32、33表示)分别焊接于基板10的正面10a上的封装区域(于图1C所示的剖面图中，仅显示出其中三个封装区域11、12、13)。接着进行一焊线制作程序(wire-bonding process)，藉以利用焊线40将半导体晶片31、32、33电性连接至基板10。

接着进行一封装胶体制作程序(encapsulation process)，其中利用一特制的封装模具50，其具有一预定尺寸的下凹模穴50a。于此封装胶体制作程序中，是首先将散热片架20置放于封装模具50的下凹模穴50a中，并使其支撑脚20a朝向上方；接着将基板10连同其上焊结的半导体晶片31、32、33以倒置方式(即让基板10的背面10b朝向上方)置放于散热片架20上，并让基板10的正面10a的边缘抵触于散热片架20的支撑脚20a上，使得基板10被散热片架20的支撑脚20a所支撑。

请接着参阅图1D，当散热片架20和基板10均安置于封装模具50的下凹模穴50a中的定位后，便可将一胶质封装材料，例如为树脂，注入至封装模具50的下凹模穴50a中藉此而形成一连续的封装胶体60，其将整个散热片架20和所有的半导体晶片31、32、33均包覆于其中。

请接着参阅图1E，上述的封装胶体制作程序完成之后，接着便可将封装胶体60自封装模具50的下凹模穴50a中取出来。接着进行一植球制作程序(ball-implantation process)，藉以将多个焊球70植置于基板10的背面10b上。

请接着参阅图1F，下一个步骤为进行一切割制作程序(singulationprocess)，藉以将封装胶体60沿图1E中所示的虚线(即基板10上的封装区域分界线)切割开来，形成个别的TFBGA封装结构体81、82、83。而包含支撑脚20a的封装胶体部分则抛弃不用。这就完成了一批TFBGA封装结构体81、82、83的制造，其中TFBGA封装结构体81包含晶片31及散热片21；TFBGA封装结构体82包含晶片32及散热片22；而TFBGA封装结构体83则包含晶片33及散热片23。

由以上的说明可知，本发明的集成电路封装制作方法可让每一个微小的TFBGA封装结构体均包含一内嵌的散热片于其封装胶体之中。由于本发明的集成电路封装制作程序所采用的散热片架20的整体的尺寸远大于其中的个别散热片21、22、23的尺寸，因此其较为易于处理，使得制作程序易于进行。

第二实施例(图2A至图2E)

以下将配合所附附图中的图2A至图2E详细说明本发明的集成电路封装制作方法的第二实施例。于图2A至图2E中，与第一实施例相同的构件是标示以相同的标号。

如图2A所示，图二实施例与前一实施例不同之处在于此处所采用的散热片架20为一无凸脚式(亦即无图1B的第一实施例中所示的支撑脚20a)。除此的外，此散热片架20的其它结构部分均相同于第一实施例，亦即其亦包括多个一体成型的散热片21、22、23、24、25、26。除此散热片架20之外，第二实施例中所采用的其它构件，包括基板10及封装模具50，均与第一实施例相同，因此以下将不对其作重复的说明。

请接着参阅图2B，为了防止后续的封装胶体制作程序中所用的胶质封装材料渗溢于散热片架20上，因此首先须在散热片架20上形成一可耐高温的溢胶屏障层20b，其例如可为一聚酰亚胺胶片(polyimidetape)或一环氧树脂涂布层(epoxy coating)。接着将散热片架20连同其上所形成的溢胶屏障层20b置放于封装模具50的下凹模穴50a中，并使溢胶屏障层20b接触于下凹模穴50a的底面。

请接着参阅图2C，当散热片架20和基板10置放于封装模具50的下凹模穴50a的定位后，便可将一胶质封装材料，例如树脂，注入至封装模具50的下凹模穴50a中，藉此而形成一连续的封装胶体60，其将整个散热片架20和所有的半导体晶片31、32、33均包覆于其中。于此注胶过程中，有一小部分的树脂可能会渗溢至溢胶屏障层20b与下凹模穴50a底面的间的间隙中，并残留于溢胶屏障层20b的表面上。

请接着参阅图2D，上述的封装胶体制作程序完成之后，便可将整个的封装胶体60自封装模具50的下凹模穴50中取出来。残留于溢胶屏障层20b上的溢胶即如标号20c所指的部分。接着便须进行一清除程序，其中利用一特别的溶剂或其它适当的清除方法，将溢胶屏障层20b连同其上的残留溢胶20c一起清除掉。

请接着参阅图2E，将溢胶屏障层20b清除掉之后，便可让散热片架20的露出表面部分不残留有任何溢胶，因此不会影响其散热效能。

接着的植球制作程序和切割制作程序均相同于第一实施例，因此以下将不对其作重复的说明。

本发明的集成电路封装制作方法的第二实施例的优点在于每一个所制成的TFBGA封装结构体中，其内嵌的散热片的露出表面部分不会残留有任何溢胶，因此不会影响其散热效能。

第三实施例(图3A至图3C)

以下将配合所附附图中的图3A至图3C详细说明本发明的集成电路封装制作方法的第三实施例。于图3A至图3C中，与前述实施例相同的构件是标示以相同的标号。

此第三实施例与前述的第一实施例大部分为相同，不同之处在于第三实施例于封装胶体制作程序中，可不必将基板10翻转成正面朝下的倒置方式。详细技术内容如下所述。

请首先参阅图3A，于基板10安置好半导体晶片31、32、33之后，接着将凸脚式散热片架20的支撑脚20a的尖端藉由黏胶(未显示)而黏贴至基板10的正面10a上。

请接着参阅图3B，下一个步骤为进行一封装胶体制作程序，其中将基板10连同其上的半导体晶片31、32、33和凸脚式散热片架20，以正面朝上的方式放置于一封装模具51的底部的上凹模穴51a中。接着便可将一胶质封装材料，例如树脂，注入至封装模具51的上凹模穴51a中，藉此而形成一连续的封装胶体60，其将整个散热片架20和所有的半导体晶片31、32、33均包覆于其中。

请接着参阅图3C，上述的封装胶体制作程序完成之后，便可将整个的封装胶体60自封装模具51的模穴51a中取出来。接着进行一植球制作程序，藉以将多个焊球70植置于基板10的背面10b上。接着所进行的切割制作程序与前述实施例相同，因此以下将不对其作重复的说明。

第四实施例(图4A至图4B)

以下将配合所附附图中的图4A至图4B详细说明本发明的集成电路封装制作程序的第四实施例。于图4A至图4B中，与前述实施例相同的构件是标示以相同的标号。

请参阅图4A，此第四实施例与前述实施例不同之处仅在于此处的半导体晶片31、32、33是采用覆晶技术(flip-chip technology)，藉由焊块(solder bumps)41而电性连接至基板10(前述实施例则为采用焊线技术)。图4B即显示一个采用覆晶技术且完成切割的TFBGA封装结构体的剖面示意图。除此之外，其它各个制作程序步骤均与前述实施例相同，因此以下将不对其作重复的说明。

凸脚式散热片架的其它实施方式

除了图1B所示的形状外，凸脚式散热片架20另可有许多不同的设计方式，分别显示于图5、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、和图10A至图10C。

图5为一立体结构示意图，其显示本发明所采用的凸脚式散热片架20的另一设计方式。如图所示，于此实施例中，这些散热片21、22、23、24、25、26是为一体成型的平坦薄片，其边缘上形成多个向下延伸的支撑脚20a。

图6A至图6C为结构示意图，其用以显示本发明所采用的凸脚式散热片架20的另一实施方式及其用途；其中图6A显示此凸脚式散热片架20的上视图；图6B显示其侧视图；而图6C则显示一完成切割的TFBGA封装结构体，其中包含一个自土6A及图6B所示的凸脚式散热片架20上切割开来的散热片21。此实施例的凸脚式散热片架20的特点在于其正面及背面均为平坦状。

图7A至图7C为结构示意图，其用以显示本发明所采用的凸脚式散热片架20的另一实施方式及其用途；其中图7A显示此凸脚式散热片架20的下视图；图7B图显示其侧视图；而图7C则显示一完成切割的TFBGA封装结构体，其中包含一自图7A及图7B所示的凸脚式散热片架20上切割开来的散热片21。此实施例的凸脚式散热片架20的特点在于其正面为平坦状，而背面则对应于散热片21、22、23、24、25、26而分别形成有多个突块20d。

如图7C所示，TFBGA封装结构体中的散热片21中的突块20d可减小半导体晶片31与散热片21的间的距离，使得散热效率增加。

图8A至图8C为结构示意图，其用以显示本发明所采用的凸脚式散热片架20的另一实施方式及其用途；其中图8A显示此凸脚式散热片架20的下视图；图8B显示其侧视图；而图8C则显示一完成切割的TFBGA封装结构体，其中包含一自图8A及图8B所示的凸脚式散热片架20上切割开来的散热片21。此实施例的凸脚式散热片架20的特点在于其正面为平坦状，而背面则形成有多个凹穴20e。如图8C所示，TFBGA封装结构体中的散热片21中的凹穴20e可增加散热片21与封装胶体60的间的接触面积，亦即可增加其间的结合强度，使得散热片21不易脱离封装胶体60。

图9A至图9C为结构示意图，其用以显示本发明所采用的凸脚式散热片架20的另一实施方式及其用途；其中图9A显示此凸脚式散热片架20的下视图；图9B显示其侧视图；而图9C则显示一完成切割的TFBGA封装结构体，其中包含一自图9A及图9B所示的凸脚式散热片架20上切割开来的散热片21。此实施例的凸脚式散热片架20的特点在于其正面为平坦状，而背面则形成有多个纵向及横向交叉的沟槽20f。如图9C所示，TFBGA封装结构体中的散热片21中的沟槽20f可更进一步增加散热片21与封装胶体60的间的接触面积，亦即可增加其间的结合强度，使得散热片21不易脱离封装胶体60。

图10A至图10C为结构示意图，其用以显示本发明所采用的凸脚式散热片架20的另一实施方式及其用途；其中图10A显示此凸脚式散热片架20的下视图；图10B显示其侧视图；而图10C则显示一完成切割的TFBGA封装结构体，其中包含一自图10A及图10B所示的凸脚式散热片架20上切割开来的散热片21。此实施例的凸脚式散热片架20的特点在于其正面对应于散热片21、22、23、24、25、26而分别形有多个突块20g，且于每一个突块20g的周围形成有多个通孔20h。如图10C所示，TFBGA封装结构体中的散热片21中的突块20g可减小半导体晶片31与散热片21的间的距离，使得散热效率增加；而通孔20h则可作为一栓孔，藉以使得散热片21不易脱离封装胶体60。

以上所述仅为本发明的较隹实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容是广义地定义于下述的权利要求中。任何他人所完成的技术实体或方法，若是与下述权利要求所限定的专利保护范围完全相同、或是为一种等效的变更，均将被视为涵盖于此专利保护范围之中。

Claims (17)

1.一种薄型球栅阵列式集成电路封装制作方法，包含以下步骤：

(1)预制一基板(10)，其具有一正面及一背面，且其上预先定义出多个封装区域(11、12、13、14、15、16)；

(2)预制一散热片架(20)，其包括多个一体成型的散热片，具有一正面及一背面；且其中每一个散热片对应至该基板(10)上的一个封装区域(11、12、13、14、15、16)；

(3)将多个半导体晶片(31、32、33)分别电性连接至该基板正面上的各个封装区域上；

(4)预制一具有凹模穴的模具，并令该散热片架(20)与该基板(10)位于模具的凹模穴中，使得其中每一个散热片置于基板上的一个半导体晶片的上方；

(5)进行一封装胶体制作程序，藉以形成一连续的封装胶体(60)，用以封装这些半导体晶片及该散热片架；

(6)进行一植球制作程序，藉以将多个焊球(70)植置于该基板的背面；以及

(7)进行一切割制作程序，藉此将该封装胶体(60)沿该基板上的封装区域分界线切割开来，形成个别的封装结构体。

2.如权利要求1所述的集成电路封装制作方法，其中于步骤(1)中，该基板(10)为一聚酰亚胺胶片。

3.如权利要求1所述的集成电路封装制作方法，其中于步骤(2)中，该散热片架(20)为一凸脚式散热片架，其背面延伸出多个支撑脚(20)。

4.如权利要求3所述的集成电路封装制作方法，其中该凸脚式散热片架的正面及背面均为平坦状。

5.如权利要求3所述的集成电路封装制作方法，其中该凸脚式散热片架的正面为平坦状，而背面则形成有多个突块(20d)。

6.如权利要求3所述的集成电路封装制作方法，其中该凸脚式散热片架的正面为平坦状，而背面则形成有多个凹穴(20e)。

7.如权利要求3所述的集成电路封装制作方法，其中该凸脚式散热片架的正面为平坦状，而背面则形成有多个纵向及横向交叉的沟槽(20f)。

8.如权利要求3所述的集成电路封装制作方法，其中该凸脚式散热片架的正面形成有对应于各个散热片的多个突块(20g)，且于每一个突块的周围形成有多个通孔(20h)。

9.如权利要求1所述的集成电路封装制作方法，其中于步骤(2)中，该散热片架为一无凸脚式散热片架。

10.如权利要求9所述的集成电路封装制作方法，更进一步包含以下步骤：

形成一溢胶屏障层(20b)于该无凸脚式散热片架(20)的一表面上；且该溢胶屏障层(20b)于该封装制作程序中，是接触于该封装模具的模穴的底面。

11.如权利要求10所述的集成电路封装制作方法，其中该溢胶屏障层(20b)为一聚酰亚胺胶片。

12.如权利要求10所述的集成电路封装制作方法，其中该溢胶屏障层(20b)为一环氧树脂涂布层。

13.如权利要求1所述的集成电路封装制作方法，其中于步骤(3)中，是采用焊线技术将这些半导体晶片(31、32、33)电性连接至该基板(10)。

14.如权利要求1所述的集成电路封装制作方法，其中于步骤(3)中，是采用覆晶技术将这些半导体晶片(31、32、33)电性连接至该基板(10)。

15.如权利要求3所述的集成电路封装制作方法，其中该步骤(4)包含以下的小步骤：

预制一封装模具(50)，其具有一下凹模穴(50a)；

将该散热片架(20)置放于该封装模具(50)的下凹模穴(50a)中；以及

将该基板(10)连同其上的半导体晶片(31、32、33)以倒置方式置放于该封装模具(50)的下凹模穴(50a)中所置放的该散热片架(20)上。

16.如权利要求3所述的集成电路封装制作方法，其中该步骤(4)包含以下小步骤：

将该凸脚式散热片架(20)的支撑脚(20a)的尖端黏结至该基板(10)的正面上。

17.如权利要求16所述的集成电路封装制作方法，其中该步骤(5)中的封装胶体制作程序包含以下小步骤：

预制一封装模具(51)，其底部具有一上凹模穴(51a)；以及将该基板(10)连同其上的这些半导体晶片(31、32、33)及该散热片架(20)置放于该封装模具(51)的上凹模穴(51a)中。

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