CN1139983C - 集成电路封装基板上的倒装芯片焊垫 - Google Patents

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Abstract

一种集成电路封装基板上的倒装芯片焊垫，其上可焊结一焊料突点阵列，用以将一半导体晶片以倒装芯片方式同时固接及电性连接至基板。此倒装芯片焊垫结构可于焊料突点掩膜因工艺上的对位误差而产生位置偏移时，仍可保持焊料突点焊盘的预定表面积。此外，其亦可减少相邻的焊料突点之间形成电性短路的机率，以及增大相邻的焊料突点之间的间隙宽度，以提供更大的填料流动空间，利于后续的倒装芯片底部填胶工艺的进行。

Description

集成电路封装基板上的倒装芯片焊垫
本发明涉及一种倒装芯片式晶片级集成电路封装技术(Flip-ChipChip-Scale Package，FCCSP)，特别是有关于一种封装基板上的倒装芯片焊垫结构，其上可用以焊结一焊料突点阵列，用以将一半导体晶片以倒装芯片方式固接及电性连接至基板。
倒装芯片式晶片级集成电路封装技术为一种先进的集成电路封装技术，其可让所形成的封装结构体的整体尺寸极为接近晶片尺寸，因此可达到轻薄短小的封装需求。此种封装技术是将一半导体晶片以倒置方式安置于基板上，并利用焊料突点来将半导体晶片固接及电性连接至基板。
图1A即显示一现有的倒装芯片型集成电路封装结构的剖面示意图。如图所示，此倒装芯片型集成电路封装结构包括一基板(substrate)10，其上表面设置有多个焊料突点焊盘(solder-bump pads)20。如图1B所示，这些焊料突点焊盘20是设置于基板10的周围边缘处。于此倒装芯片型集成电路封装结构中，是将一半导体晶片30以一倒置方式安置于基板10上(亦即半导体晶片30的电路面是面对基板10的上表面)，并利用焊结于半导体晶片30上的焊料突点(solder bumps)40将半导体晶片30同时固接及电性连接至基板10的焊料突点焊盘20。
现有技术上，已有许多的制造方法可用来形成上述的焊料突点焊盘20，例如包括焊料突点掩膜定义方法(Solder Mask Define，以下简称SMD)及非焊料突点掩膜定义方法(Non-SMD，以下简称NSMD)。
请参阅图2A，SMD型倒装芯片焊垫结构包括一焊料突点掩膜(solder mask)51，其形成有一圆形开口52，用以定义出焊料突点焊盘的布局位置；而此圆形开口52中则形成一圆形导电层53，用以作为一个焊料突点焊盘；且此圆形导电层53连接至一导电迹线54。
上述的SMD型倒装芯片焊垫结构的优点在于其工艺较为简易。但其主要之一项缺点为焊料突点焊盘须占据较多的布局区域，因此使得其所相连的导电迹线54的布局设计较为困难。此缺点的一个解决方法即为采用NSMD型的倒装芯片焊垫结构。
请参阅图2B，NSMD型倒装芯片焊垫结构包括一焊料突点掩膜61，其亦形成有一圆形开口62，用以定义出焊料突点焊盘的布局位置；此外另包括一圆形导电层63及一长条形导电迹线64，其中圆形导电层63形成于掩膜开口62之中，而导电迹线64则包括一外露于掩膜开口62的露出部分64a和一被焊料突点掩膜61完全盖住的隐盖部分64b。
以上须注意的一点是，图2B所示的NSMD型倒装芯片焊垫结构中，是以圆形导电层63与长条形导电迹线64的露出部分64a，二者相加所得的整体表面区域作为焊料突点焊盘；亦即于后续工艺中，施加于圆形导电层63上的焊料，于回流焊工艺(reflow)中，亦将扩散至导电迹线64的露出部分64a。换言之，长条形导电迹线64的露出部分64a的表面积大小，亦会影响到焊料突点的塌陷程度。
上述的NSMD型倒装芯片焊垫结构的优点在于圆形导电层63会占用较少的可布线区域，因此使得其相连的导电迹线64的布局设计较为简易。但其主要之一项缺点为其整体的焊料突点焊盘表面积易于受到焊料突点掩膜的对位误差(misalignment)的影响而增大或减小，进而影响到后续所形成的焊料突点阵列的平整度(coplanarity)。
理论上，若将一定量的焊料施加至一焊料突点焊盘上，则回流焊工艺后所形成的焊料突点的塌陷程度将与焊料突点焊盘总表面积大致成正比；换言之，焊料突点焊盘的总表面积愈大，则所形成的焊料突点的塌陷程度也就愈大。因此若一焊料突点焊盘阵列之中，有一些焊料突点焊盘的表面积因工艺误差而不同于其它焊料突点焊盘的表面积，则将导致后续形成的焊料突点阵列具有不佳的平整度，进而造成封装结构体的变形问题。
图3显示二个相邻的圆形焊料突点焊盘71、72，其上分别焊结二个焊料突点81、82。此圆形焊料突点焊盘71、72是利用前述的NSMD技术而制成。于图3中，假设P代表此相邻的焊料突点焊盘71、72之间的间隔宽度；D代表圆形焊料突点焊盘71、72的直径；W代表焊料突点81、82的横向宽度；且G代表焊料突点81、82之间的间隙宽度。于一现有的倒装芯片式集成电路封装布局中，P＝125μm、D＝75μm、且W＝93μm；因此G＝32μm。于回流焊工艺之后，焊料突点81、82的横向宽度W会更进一步扩散至大约105μm；亦即焊料突点81、82之间的间隙宽度G将更进一步减小至20μm。
上述的焊料突点间隙宽度G过于窄化的结果将产生二个问题：(1)易于造成相邻的焊料突点81、82形成电性短路；(2)过于窄化的焊料突点间隙宽度G将不利于后续的倒装芯片底部填胶工艺(flip-chipunderfill)的进行。
如图4A所示，当图2A所示的SMD型的倒装芯片焊垫结构中的焊料突点焊盘(即圆形导电层53)，于焊料突点掩膜51因工艺上的对位误差而产生位置偏移时，其整体的表面积不会受到影响。
反之，如图4B所示，当图2B所示的NSMD型的倒装芯片焊垫结构中的焊料突点掩膜61因工艺上的对位误差而产生向下的位置偏移时，其会使得导电迹线64中预定的隐盖部分64b外露于掩膜开口62，因此而增加了整体的焊料突点焊盘表面积。
如前所述，总表面积愈大的焊料突点焊盘将使得其上所焊结的焊料突点具有愈大的塌陷程度，因此会造成所形成的焊料突点阵列具有不佳的平整度。
相关的专利技术如下所列：
美国专利第5,834,849号″HIGH DENSITY INTEGRATEDCIRCUIT PAD STRUCTURES″；
美国专利第5,637,832号″SOLDER BALL ARRARY ANDMETHOD OF PREPARATION″；
美国专利第5,783,865号″WIRING SUBSTRATE ANDSEMICONDUCTOR DEVICE″；
美国专利第5,915,977号″SYSTEM AND INTERCONNECT FORMAKING TEMPORARY ELECTRICAL CONNECTIONS WITHBUMPED SEMICONDUCTOR COMPONENT″；
美国专利第5,535,101号″LEADLESS INTEGRATED CIRCUITPACKAGE″；
美国专利第5,011,066号″ENHANCED COLLAPOSESOLDER INTERCONNECTION″；
美国专利第5,926,694号″SEMICONDUCTOR DEVICE AND AMANUFACTURING METHOD THEREOF″；以及
美国专利第5,489,750号″METHOD OF MOUNTING ANELECTRONIC PART WITH BUMPS ON A CIRCUIT BOARD″。
然而上述的专利技术均未提供有如何于焊料突点掩膜因工艺上的对位误差而产生位置偏移时，用来保持焊料突点焊盘的预定表面积的方法。
鉴于以上所述现有技术的缺点，本发明的主要目的便是在于提供一种集成电路封装基板上的倒装芯片焊垫，该新颖倒装芯片焊垫结构，其可于焊料突点掩膜因工艺上的对位误差而产生位置偏移时，仍可保持焊料突点焊盘的预定表面积。
本发明的另一目的在于提供一种集成电路封装基板上的倒装芯片焊垫，该新颖的倒装芯片焊垫结构，其可减少相邻的焊料突点之间形成电性短路的机率。
本发明的又一目的在于提供一种集成电路封装基板上的倒装芯片焊垫，该新颖的倒装芯片焊垫结构，其可增大焊料突点之间的间隙宽度，以提供更大的填料流动空间，利于后续的倒装芯片底部填胶工艺的进行。
根据以上所述的目的，本发明即提供了一种新颖的倒装芯片焊垫结构。
本发明的目的可以通过以下措施来达到：
一种集成电路封装基板上的倒装芯片焊垫，包含：
一焊料突点掩膜，其具有一开口；该掩膜开口具有一对相对的平行直线形边缘，包括一第一直线形边缘及一第二直线形边缘；且该掩膜开口的位置会因工艺上的对位误差而于一预求得的最大可能位置误差范围内变动；以及
一导电层，其表面区域划分为一焊料突点焊盘、一第一导电迹线、及一第二导电迹线；其中该焊料突点焊盘位于该焊料突点掩膜开口之中，而该第一及第二导电迹线则被该焊料突点掩膜所盖住；
其中，
该焊料突点焊盘的表面区域划分为：
一露出的第一平行四边形区域，其一侧边重叠至至该掩膜开口的第一直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；
一露出的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一露出的中段区域，其位于该露出的第一平行四边形区域与该露出的第二平行四边形区域之间；
且其中，
该第一及第二导电迹线的表面区域划分为：
一隐盖的第一平行四边形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且邻接至该露出的第一平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一隐盖的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且邻接至该露出的第二平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围。
一种集成电路封装基板上的倒装芯片焊垫，包含：
一焊料突点掩膜，其具有一开口；该掩膜开口具有一对相对的平行直线形边缘，包括一第一直线形边缘及一第二直线形边缘；且该掩膜开口的位置会因工艺上的对位误差而于一预求得的最大可能位置误差范围内变动；以及
一导电层，其表面区域划分为一正方形焊料突点焊盘、一第一导电迹线、及一第二导电迹线；其中该正方形焊料突点焊盘位于该焊料突点掩膜的开口之中，而该第一及第二导电迹线则被该焊料突点掩膜所盖住；
其中，
该正方形焊料突点焊盘的边长表面区域划分为：
一露出的第一长方形区域，其一侧边重叠至至该掩膜开口的第一直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；
一露出的第二长方形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一露出的中段区域，其位于该露出的第一长方形区域与该露出的第二长方形区域之间；
且其中，
该第一及第二导电迹线的表面区域划分为：
一隐盖的第一长方形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且邻接至该露出的第一长方形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一隐盖的第二长方形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且邻接至该露出的第二长方形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围。
一种集成电路封装基板上的倒装芯片焊垫，包含：
一焊料突点掩膜，其具有一开口；该掩膜开口具有一对相对的平行直线形边缘，包括一第一直线形边缘及一第二直线形边缘；且该掩膜开口的位置会因工艺上的对位误差而于一预求得的最大可能位置误差范围内变动；以及
一导电层，其表面区域划分为一焊料突点焊盘、一第一导电迹线、及一第二导电迹线；其中该焊料突点焊盘位于该焊料突点掩膜的开口之中，而该第一及第二导电迹线则被该焊料突点掩膜所盖住；
其中，
该焊料突点焊盘的表面区域划分为：
一露出的第一长方形区域，其一侧边重叠至至该掩膜开口的第一直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；
一露出的第二长方形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一露出的向内窄化的中段区域，其位于该露出的第一长方形区域与该露出的第二长方形区域之间；
且其中，
该第一及第二导电迹线的表面区域划分为：
一隐盖的第一长方形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且邻接至该露出的第一长方形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一隐盖的第二长方形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且邻接至该露出的第二长方形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围。
广义而言，本发明的倒装芯片焊垫结构包含：一焊料突点掩膜，其具有一开口；该掩膜开口具有一对相对的平行直线形边缘，包括一第一直线形边缘及一第二直线形边缘；且该掩膜开口的位置会因工艺上的对位误差而于一预求得的最大可能位置误差范围内变动；以及一导电层，其表面区域划分为一焊料突点焊盘、一第一导电迹线、及一第二导电迹线；其中该焊料突点焊盘位于该焊料突点掩膜的开口之中，而该第一及第二导电迹线则被该焊料突点掩膜所盖住。
该焊料突点焊盘的表面区域划分为：一露出的第一平行四边形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；一露出的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及一露出的中段区域，其位于该露出的第一平行四边形区域与该露出的第二平行四边形区域之间。
该第一及第二导电迹线的表面区域则划分为：一隐盖的第一平行四边形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且邻接至该露出的第一平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及一隐盖的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且邻接至该露出的第二平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围。
本发明的倒装芯片焊垫结构可于焊料突点掩膜因工艺上的对位误差而产生位置偏移时，仍可保持焊料突点焊盘的预定表面积。此外，本发明的倒装芯片焊垫结构亦可减少相邻的焊料突点之间形成电性短路的机率；并可增大相邻的焊料突点之间的间隙宽度，以提供更大的填料流动空间，利于后续的倒装芯片底部填胶工艺的进行。本发明因此较现有技术具有更进步的实用性。
本发明的实质技术内容及其实施例已用图解方式详细揭露绘制于本说明书所附的图示之中。这些图示的内容简述如下：
图1A(现有技术)显示一现有的倒装芯片型集成电路封装结构的剖面示意图；
图1B(现有技术)显示第1A图中的基板上所形成的焊料突点焊盘阵列的上视示意图；
图2A(现有技术)显示一现有的SMD型倒装芯片焊垫结构的上视示意图；
图2B(现有技术)显示一现有的NSMD型倒装芯片焊垫结构的上视示意图；
图3(现有技术)为一结构示意图，其用以说明二相邻的焊料突点，于采用现有技术来形成其焊垫结构时，所会产生的问题；
图4A(现有技术)显示第2A图的SMD型倒装芯片焊垫结构，于焊料突点掩膜产生位置偏移时的情况；
图4B(现有技术)显示第2B图的NSMD型倒装芯片焊垫结构，于焊料突点掩膜产生位置偏移时的情况；
图5为一结构示意图，其中显示一基板上，采用本发明的倒装芯片焊垫结构所形成的焊料突点焊盘阵列；
图6为一结构示意图，其中显示本发明的倒装芯片焊垫结构的基本结构形态；
图7显示图6的倒装芯片焊垫结构，于焊料突点掩膜产生位置偏移时的情况；
图8显示第5图的焊料突点焊盘阵列，于焊料突点掩膜产生位置偏移时的情况；
图9为一示意图，其用以说明为何本发明所提供的正方形的焊料突点焊盘，于相同的表面积下，较圆形的焊料突点焊盘具有更小的横向宽度；且
图10A至10C为结构示意图，其中显示本发明的倒装芯片焊垫结构其它三种不同的实施方式。
以下将配合所附图示的图5、图6、图7、图8、图9、和图10A至10C详细揭露说明本发明的实施例。
图5为一结构示意图，其中显示一基板上，采用本发明的倒装芯片焊垫结构所形成的焊料突点焊盘阵列。如图所示，本发明的倒装芯片焊垫结构包含一焊料突点掩膜100，其形成于基板(未显示)上，并具有一长条状的掩膜开口101延伸于基板(未显示)的周围边缘上。于此掩膜开口101上，形成多个正方形的焊料突点焊盘210，其中每一个焊料突点焊盘210的二端均分别连接至延伸于焊料突点掩膜100下方的导电迹线221、222(于图5中，导电迹线221、222是以虚线表示)。本发明的一项技术要点在于掩膜开口101必须具有一对平行的直线形边缘101a、101b。
图6即显示本发明的倒装芯片焊垫结构的基本结构形态。如图所示，每一个焊料突点焊盘210及其相连的导电迹线221、222是为一连续的长条形导电层200所构成；其中导电层200露出于掩膜开口101的部分即作为该焊料突点焊盘210，而被焊料突点掩膜100所盖住的隐盖部分即作为该导电迹线221、222。于图6中，焊料突点焊盘210的预定表面积是以□ABCD表示。
假设焊料突点掩膜100因工艺上的对位误差而可能导致的最大位置误差范围为Dmax。此最大可能位置误差范围Dmax的值可预先利用实际工艺的误差资料经统计方法而求得。
本发明的另一项技术要点在于焊料突点焊盘210的预定表面积必须包括一第一平行四边形区域，其最佳的实施方式为长方形，例如为图6所示的长方形区域□AA′BB′，其一侧边AB须重叠于掩膜开口101的第一直线形边缘101a上，且其面积范围须至少等于或大于焊料突点掩膜100的最大可能位置误差范围Dmax(亦即侧边AA′和BB′的长度须至少等于或大于Dmax)；且须另外包括一第二平行四边形区域，其最佳的实施方式为长方形，例如为图6所示的长方形区域□CC′DD′，其一侧边CD须重叠于掩膜开口101的第二直线形边缘101b上，且其面积范围须至少等于或大于焊料突点掩膜100的最大可能位置误差范围Dmax(亦即侧边CC′和DD′的长度须至少等于或大于Dmax)。
此外，导电迹线221、222的预定表面积必须相对地包括一第一平行四边形区域，例如为图6所示的长方形区域□AA″BB″，其一侧边AB须重叠于掩膜开口101的第一直线形边缘101a上，且邻接至焊料突点焊盘210中的第一长方形区域□AA′BB′，且其面积范围须至少等于或大于焊料突点掩膜100的最大可能位置误差范围Dmax(亦即长方形侧边AA″和BB″的长度须至少等于或大于Dmax)；且须另外包括一第二平行四边形区域，例如为图6所示的长方形区域□CC″DD″，其一侧边CD须重叠于掩膜开口101的第二直线形边缘101b上，且邻接至焊料突点焊盘210中的第二长方形区域□CC′DD′，且其面积范围须至少等于或大于焊料突点掩膜100的最大可能位置误差范围Dmax(亦即侧边CC″和DD″的长度须至少等于或大于Dmax)。
除了上述的四个长方形区域□AA′BB′、□AA″BB″、□CC′DD′、和□CC″DD″之外，导电层200的其它各个区域的形状均可视实际布局需要而作任意的设计变更。
如图7所示，当图6中的焊料突点掩膜100因工艺上的对位误差而在X轴方向上产生位置偏移时，其将不会影响到焊料突点焊盘预定表面积□ABCD。而在Y轴方向上产生位置偏移时(图6中，假定掩膜开口101的第一直线形边缘101a偏移至虚线AB所示的位置，而第二直线形边缘101b则偏移至虚线CD所示的位置)，则其将致使第一导电迹线221中的长方形区域□AA″BB″的部分面积(即□AABB)外露于掩膜开口101，并同时致使焊料突点焊盘210中的长方形区域□CC′DD′的部分面积(即□CCDD)被偏移的焊料突点掩膜100所盖住。由于□AA″BB″和□CC″DD″均为平行四边形的几何形态，因此会使得□AABB大致等于□CCDD；亦即导电层200于焊料突点掩膜100偏移后，其所提供的外露面积□ABCD仍然等于预定的焊料突点焊盘表面积□ABCD。
因此，如图8所示，当第5图中的焊料突点掩膜100因工艺上的对位误差而同时在X轴方向及Y轴方向上产生位置偏移时，无论是直向排列或横向排列的焊料突点焊盘210，均将保持其预定的表面积，不会受任何影响。
除了上述的优点之外，图6所示的正方形焊料突点焊盘210更可让其上所焊结的焊料突点(未显示)减小横向宽度。以下将配合图9说明此优点。
如图9所示，假设有需要设计一具有预定表面积A的焊料突点焊盘，则显然地正方形的焊料突点焊盘将比圆形的焊料突点焊盘具有较小的横向宽度。于图9中，假设正方形焊料突点焊盘的边长为L，而圆形焊料突点焊盘的直径为D；则理论上可推导出L＝0.89*D(可由关系式A＝L2＝π*(D/2)2推导而得)。
举例来说，假设焊料突点焊盘预定表面积为6400μm2(squaremicrometer)，则圆形焊料突点焊盘的直径须大致为90μm(micrometer)，而正方形焊料突点焊盘的边长则须大致为80μm。
若将图3所示的圆形焊料突点焊盘以正方形焊料突点焊盘来取代，则焊料突点焊盘的横向宽度可由D＝75μm减小至大约66μm；亦即可使得相邻的焊料突点81、82之间的间隙宽度由G＝20μm增大至大约29μm。此增大的焊料突点间隙宽度即可减少相邻的焊料突点81、82之间形成电性短路的机率，并可提供更大的填料流动空间，利于后续的倒装芯片部填胶工艺的进行。
图10A至10C分别显示本发明的倒装芯片焊垫结构其它三种不同的实施方式。这些实施方式可更进一步增大焊料突点间隙宽度，其技术要点在于将每一个焊料突点焊盘的中段区域□A′B′C′D′形成一向内窄化的表面形状。
图10A所显示的实施方式为将焊料突点焊盘210的中段区域□A′B′C′D′形成一圆弧状内凹的表面区域。但须注意的一点是，焊料突点焊盘210的整体表面积须设计为等于规格预定的表面积。图10B所显示的实施方式为将焊料突点焊盘210的中段区域□A′B′C′D′形成一长方形状内凹的表面区域。图10C所显示的实施方式为将焊料突点焊盘210的中段区域□A′B′C′D′形成一三角形状内凹的表面区域。
上述三种的实施例中，以图10A所示的内凹的圆弧状为最佳的实施方式。这是由于圆弧状的边缘可让施加于焊料突点焊盘210的焊料具有较滑顺的回流焊路径。
综而言之，本发明提供了一种新颖的倒装芯片焊垫结构，其可于焊料突点掩膜因工艺上的对位误差而产生位置偏移时，仍可保持焊料突点焊盘的预定表面积。此外，本发明的倒装芯片焊垫结构亦可减少相邻的焊料突点之间形成电性短路的机率，以及增大相邻的焊料突点之间的间隙宽度，以提供更大的填料流动空间，利于后续的倒装芯片底部填胶工艺的进行。本发明因此较现有技术具有更进步的实用性。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容是广义地定义于下述的权利要求范围中。任何他人所完成的技术实体或方法，若是与下述的权利要求范围所定义为完全相同、或是为一种等效的变更，均将被视为涵盖于此权利要求范围之中。

Claims (7)

1.一种集成电路封装基板上的倒装芯片焊垫，其特征在于包含：
一焊料突点掩膜，其具有一开口；该掩膜开口具有一对相对的平行直线形边缘，包括一第一直线形边缘及一第二直线形边缘；且该掩膜开口的位置会因工艺上的对位误差而于一预求得的最大可能位置误差范围内变动；以及
一导电层，其表面区域划分为一焊料突点焊盘、一第一导电迹线、及一第二导电迹线；其中该焊料突点焊盘位于该焊料突点掩膜开口之中，而该第一及第二导电迹线则被该焊料突点掩膜所盖住；
其中，
该焊料突点焊盘的表面区域划分为：
一露出的第一平行四边形区域，其一侧边重叠至至该掩膜开口的第一直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；
一露出的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一露出的中段区域，其位于该露出的第一平行四边形区域与该露出的第二平行四边形区域之间；
且其中，
该第一及第二导电迹线的表面区域划分为：
一隐盖的第一平行四边形区域，其一侧边重叠至该掩膜开口的第一直线形边缘，且邻接至该露出的第一平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围；以及
一隐盖的第二平行四边形区域，其一侧边重叠至该掩膜开口的第二直线形边缘，且邻接至该露出的第二平行四边形区域，且其区域范围至少等于或大于该焊料突点掩膜的最大可能位置误差范围。
2.如权利要求1所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该露出的第一和第二平行四边形区域、以及该隐盖的第一和第二平行四边形区域均为一长方形区域。
3.如权利要求1所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该焊料突点焊盘的表面区域为正方形。
4.如权利要求1所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该焊料突点焊盘的中段区域是形成一向内窄化的表面区域。
5.如权利要求4所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该向内窄化的中段区域为一圆弧状内凹的表面区域。
6.如权利要求4所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该向内窄化的中段区域为一长方形状内凹的表面区域。
7.如权利要求4所述的一种集成电路封装基板上的倒装芯片焊垫，其特征在于该向内窄化的中段区域为一三角形状内凹的表面区域。
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US8441127B2 (en) * 2011-06-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures with wide and narrow portions
US9257385B2 (en) * 2011-12-07 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Landing areas of bonding structures
CN109526142B (zh) * 2018-11-30 2021-07-13 中国科学院深圳先进技术研究院 一种晶片与电路板的连接方法

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