CN1324810C - 多采样sigma－delta模／数变换器 - Google Patents

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Abstract

利用单环路或MASH结构的一种带通∑ΔADC，其中，将谐振器实现成延迟单元谐振器，基于延迟元件的谐振器，前向欧拉谐振器，双通路交错谐振器，或四路交错谐振器。可用模拟电路技术，例如有源RC，gm-C，MOSFET-C，开关电容器，或开关电流，来综合所述谐振器。可用单采样，双采样，或多采样电路设计所述开关电容器或所述开关电流电路。使用开关电容器电路的∑ΔADC的非严格要求允许在CMOS处理中实现所述ADC，以使成本降低到最少，并减小功耗。双采样电路改善了匹配性能，并改善了对采样时钟抖动的容忍度。特别地，带通MASH 4-4∑ΔADC对CDMA应用中，在32的过采样率上提供85dB的仿真信噪比。所述带通∑ΔADC也可与欠采样一起使用，以提供下变频。

Description

多采样SIGMA-DELTA模／数变换器
技术领域
本发明涉及电子电路。本发明尤其涉及一种新颖的和改进的sigma-delta模/数变换器(∑ΔADC)。
背景技术
模/数变换器(ADC)是众多电子电路中的重要器件，并在数字通信系统中尤其重要。ADC将连续的模拟波形转换成等时间间隔的离散采样，并且还对该信号的幅度进行数字化。随后由其他数字信号处理模块处理这些采样，以提供采样数据的放大、压缩和/或检错/纠错。需用ADC的示范性应用是码分多址(CDMA)通信系统和高清晰度电视(HDTV)。
ADC的一些重要性能参数包括线性度、DC偏置以及信噪比(SNR)。这些参数的不最理想的值会使通信系统的性能降低。线性度涉及实际转换曲线(数字输出对模拟输入)和理想转换曲线之间的差异。对于快闪(flash)ADC，当ADC中的比特数增加时，很难获得良好的线性度。DC偏置能使锁相环路的捕获和跟踪性能，以及解码器(诸如维特比(Viterbi)解码器)的检错/纠错能力降低。SNR能影响通信系统中的比特误码率(BER)性能，因为来自ADC的量化和电路噪声导致采样数据恶化。
在许多通信系统中，量化前将所接收的RF信号下变频为基带信号。通常，在第一下变频级中，将所接收的信号从RF频率下变频成中频(IF)。第一下变频允许接收机将各种RF频率的信号下变频为能够进行信号处理的固定IF频率。例如，固定的IF频率允许使用固定的带通滤波器，例如表面声波(SAW)滤波器，以在第二下变频级前从IF信号中除去不需要的镜像和伪信号响应。然后，将IF信号下变频至基带，以进行采样，来提供数字化的基带采样。
在大多数通信应用中，接收机中需要ADC。在某些应用中，接收机是商用单元，因为生产的单元数量，接收机的成本和可靠性是重要的设计指标。此外，在某些应用中，例如CDMA移动通信系统，由于接收机的远程/可携带特性，所以功耗是关键性的。
在现有技术中，快闪ADC或逐次近似法ADC用于采样所接收的信号。在快闪ADC中，L-1个比较器将输入信号与L-1个基准电压进行比较，该L-1个基准电压是由梯形电阻(resistive ladder)产生的。因为需要L-1个比较器和L个电阻器，因此快闪ADC的体积大，并且它的功耗也很大。此外，如果梯形电阻(resistive ladder)中的L个电阻器不匹配，则快闪ADC就会具有差的线性度和差的直流偏置特性。然而，因为快闪ADC较为流行，因为它的速度快。
逐次近似法ADC也常用于通信系统中。通过对输入信号进行两级或多级的近似，这些ADC使复杂程度降低到最低程度。然而，这些ADC如同快闪ADC一样，同样呈现出差的线性度和差的直流偏置特性。因此，逐次近似法ADC和快闪ADC在许多通信应用中是不理想的。
发明内容
本发明是一种新颖的和改进的sigma-delta模/数变换器(∑ΔADC)，该∑ΔADC设计具有高性能、高运行速度和低成本。∑ΔADC呈现出的高性能包括：高信噪比(SNR)，良好的性线度，和低DC偏置。在带通状态∑Δ调制器中，DC偏置通常不是个问题。能使用单环结构或MASH(多级噪声整形)结构来设计∑ΔADC。可根据在反馈环路内所使用的滤波器的选择，将∑ΔADC实现成带通或基带ADC。该滤波器确定该∑ΔADC的噪声传递函数，该噪声传递函数确定量化噪声的频率响应。∑ΔADC可以与许多模拟电路技术综合，例如有源RC，gm-C，MOSFET-C，开关电容器，和开关电流。此外，开关电容器和开关电流电路可以用单采样，双采样，四采样，或多采样电路实现。
本发明的一个实施例提供sigma-delta模/数变换器，该变换器包括至少一个环路。每个环路接收一环路输入信号，并提供一环路输出信号。每个环路包括耦合至一量化器的至少一个环路段。每个环路段包括N条信号通路，在某一环路段中的每条信号通路由一组时钟信号计时，该组时钟信号具有的相位不同于该特定环路段中的其余信号通路中的信号的时钟信号的相位。量化器接收并量化从最后的环路段来的信号，以提供环路输出信号。在具体设计中，该变换器包括两个环路，每个环路包括两个环路段，以及每个环路段由一谐振器实现。
N可以是2，4或某些其他整数。对于N＝4，第一条信号通路由具有第1和第3相位的时钟信号计时，第二条信号通路可由具有第2和第4相位的时钟信号计时，第三条信号通路可由具有第3和第1相位的时钟信号计时，而第四条信号通路可由具有第4和第2相位的时钟信号计时。
每个环路段可包括一低通电路和一谐振器电路。这些电路可以用双采样，四采样，或多采样开关电容器电路技术来实现。例如，基于所需的动态范围，可选择性地禁止一个或多个环路，并将一个或多个电路的电流偏置也可调整以节省功率。
本发明另一个实施例提供一种sigma-delta模/数变换器，该变换器包括若干环路，至少一个前馈增益元件，和一噪声消除逻辑。这些环路级联耦合，并由N采样电路实现。每个环路实现一滤波器功能。每个环路的N采样电路在时钟信号的N个相位上对各自环路输入信号进行采样。一个前馈增益元件耦合在每对连续环路的之间。噪声消除逻辑耦合至这些环路。每个环路包括至少一个级联耦合的环路段和一耦合至环路段的量化器。每个环路段可由一带通或低通滤波器实现。
附图说明
通过下面结合附图阐述的详细说明，本发明的特点、目的和优点将变得更清楚，附图中相同的参考符号在各处均作相同标识并且其中：
图1是一张示范性的单环路sigma-delta模/数变换器(∑ΔADC)的结构框图；
图2是一张示范性的MASH ∑ΔADC的结构框图；
图3A-3D分别是积分器的极点-零点(pole-zero)图和频率响应曲线，以及带通谐振器的极点-零点图和频率响应曲线；
图4是一张本发明的示范性双环路带通MASH ∑ΔADC的框图；
图5A-5E分别是带通MASH ∑ΔADC内的谐振器的框图，以及具有延迟单元谐振器的谐振器，无损离散积分器揩振器，前向欧拉谐振器和双通路交错谐振器实现框图；
图5F示出一张图5E的双通路交错谐振器的简化数学框图；
图5G示出一张四通路交错谐振器的实施例框图；
图5H示出一张图5F的四通路交错谐振器的简化数学框图；
图6A-6B分别是使用双采样开关电容器模拟电路技术的延迟元件原理图，和延迟元件所需的时钟信号时序图；
图7A-7B分别是带通MASH ∑ΔADC内的谐振器电路和前馈增益电路的原理图，两种电路都用双采样开关电容器模拟电路技术实现；
图8是一张本发明的示范性第8阶带通MASH 4-4 ∑ΔADC的框图；
图9是一张本发明的带通MASH 4-4 ∑ΔADC的仿真信噪比(SNR)性能的曲线图；
图10A-10B分别是基于延迟元件的谐振器和前向欧拉谐振器的示范性原理图，两种谐振器都用单采样开关电容器模拟电路技术实现；
图10C-10D分别是用伪双通路单采样开关电容器模拟电路实现的双通路交错谐振器的示范性原理图和伪双通路电路所需的时钟信号的时序图；
图10E-10F是用两个单独通路双采样开关电容器模拟电路实现的双通路交错谐振器的示范性原理图；
图10G-10H分别是基于双采样延迟元件的谐振器电路的示范性原理图和该谐振器电路所需的时钟信号时序图；
图11示出支持N采样的多采样∑ΔADC的一具体实施例的框图，其中N为2，4，8或任何其他整数；
图12A示出四采样谐振器电路的详细实施例的原理图，该谐振器电路能用于实现带通∑ΔADC；
图12B示出一张量化器的实施例的原理图；
图12C示出一张用于四采样∑ΔADC的时钟信号的实施例的图；以及
图13示出一张8阶带通∑ΔADC的频谱响应曲线。
具体实施方式
高速sigma-delta模/数变换器(∑ΔADC)以比输入信号的带宽高许多倍的采样速率，通过对输入信号的幅度变化采用逐比特近似法，在前一采样已被近似的前提下，对该输入信号进行模/数转换。输出采样包括输入信号和量化噪声。可将∑ΔADC设计成能将量化噪声移动(或噪声整形)到极易进行滤波的频带之外。
因为∑ΔADC固有结构，它能提供高信噪比(SNR)，良好的线性度，和低DC偏置。例如，可通过选择足够的过采样率(OSR)和合适的噪声整形滤波器，能获得高SNR。另外，因为在∑ΔADC内的简单的单比特量化器，可获得良好的线性度和低的DC偏置。
高速带通∑ΔADC可用于对在中频(IF)的窄带信号进行所需的模/数转换。示范应用包括CDMA通信系统和HDTV。在带通∑ΔADC中，输入信号是IF频率的信号，而不是基带信号。在IF的采样可省去通信系统中的下变频级，这样减少了电路的复杂性，降低了成本，并改善了可靠性。此外，可以将带通∑ΔADC内的噪声整形滤波器设计成将有效频带附近的量化噪声移到极易进行滤波的频带之外。
∑ΔADC连续地采样模拟波形，以提供均匀时间间隔的离散采样。∑ΔADC具有下列的传递函数：
Y(z)＝G(z)·X(z)+H(z)·E(z)            (1)
式中，Y(z)是∑ΔADC在z变换域的输出，X(z)是对ADC的输入，E(z)是量化噪声，G(z)是从输入到输出的传递函数，及H(z)是从量化器到输出的噪声传递函数。这样，ADC的输出Y(z)包括输入信号X(z)加上量化噪声E(z)，其中，输入信号X(z)是经过传递函数G(z)整形的，而量化噪声E(z)是经过噪声传递函数H(z)整形的。为了避免输入信号X(z)失真，通常将传递函数G(z)设计成与频率无关。例如，G(z)可以是全通函数，包括一个固定增益(A1)和延迟单元(z-1)，例如A1·Z-m。量化噪声E(z)可由噪声传递函数H(z)进行整形，这样可将有效频带(如存在输入信号的频带)中的量化噪声移到极易进行滤波的频带之外。依据实际应用选择噪声传递函数H(z)的特性，在该实际应用中，使用并设计∑ΔADC，以提供所需的性能。
I、∑ΔADC结构
能用多种结构中的一种设计∑ΔADC。图1示出示范性单环路∑ΔADC 10的框图。单环路∑ΔADC 10包括输入加法器22，从ADC输入中减去量化的ADC输出。将从加法器22来的误差信号提供给第一滤波器24，依据第一滤波器24的传递函数对该误差信号进行滤波。第一滤波器24的输出提供给加法器26，从第一滤波器24的输出中减去量化的ADC输出。从加法器26来的误差信号提供给第二滤波器28，依据第二滤波器28的传递函数对该误差信号进行滤波。对第二滤波器28的输出进行量化，虽然可以使用多比特，但是通常按一个比特量化，并提供作为量化的ADC输出。
图1描述带有两个滤波器部分的单环路∑ΔADC。滤波器部分确定∑ΔADC的噪声整形特性，并依据使用∑ΔADC的实际应用进行设计。在第二滤波器28和量化器30之间可以插入更多的滤波器部分。然而，通常将单环路∑ΔADC设计成具有两个或更少的滤波器部分，因为考虑到较高阶单环路∑ΔADC的不稳定性。
图2示出示范性MASH ∑ΔADC结构的框图。依据所需的噪声传递函数H(z)，将MASH ADC设计成具有两条或多条环路。然而，通常不使用具有多于3条环路的MASH ADC，因为多于3条的附加环路只能小量改善性能。MASH结构较佳，用于较高阶的∑ΔADC，是因为该MASH结构固有的稳定性。
如图2所示，MASH ADC12包括3条环路40a，40b，和40c。环路40a量化ADC输入，并给噪声消除逻辑90提供输出Y1。下面将详细描述噪声消除90的操作。来自环路40a的ADC输入和量化噪声(X2)的一小部分提供给环路40b，在环路406b中进行附加的噪声整形。最后，将来自环路40b的ADC输入和量化噪声(X3)的一小部分提供给环路40c，在环路40c中进一步进行噪声整形。环路40b的输出Y2和环路40c的输出Y3提供给噪声消除逻辑90，将这两个输出与环路40a的输出Y1相结合，以产生ADC的输出。在示范实施例中，ADC的输出对每个环路包括1比特。在消除噪声后，动态范围，以及从而，MASH ADC12的输出可以是3比特或更多。
在每条环路40内，加法器42接收输入信号和来自量化器46的量化器输出。加法器42从输入信号中减去量化器输出，并给环路滤波器44提供误差信号。环路滤波器44对误差信号进行滤波，并给量化器46提供滤波的输出，量化器46将它量化成1比特的值。将环路滤波器44设计成能基于使用∑ΔADC的实际应用产生所需的噪声传递函数H(z)。除最后一条环路40C外的所有环路滤波器44的滤波输出提供给增益元件52，并用第一增益刻度进行缩放。除最后一条环路滤波器40c外，所有环路滤波器中的量化器46的输出提供给增益元件54，并用第二增益进行缩放。由加法器56从增益元件52来的缩放的信号减去从增益元件54来的缩放的信号，并将误差信号提供给增益元件56。增益元件56用第三增益对误差信号进行缩放，并给后面的环路40提供缩放的误差信号。增益元件52，54，和58的增益影响MASH ADC 12的噪声传递函数H(z)。
每条环路滤波器44可以包括一个或多个滤波器部分，取决于所需的噪声传递函数。更多的滤波器部分，允许实现更高阶的∑ΔADC，以产生所需的性能，例如高SNR。下面将详细描述环路滤波器的设计。
在本说明书中，按照下列名称标明MASH ∑ΔADC。MASH A-B-C表示三条环路(A，B和C)，具有由A，B和C值指定的阶数。例如，MASH 4-2-2表示三环路结构，其中，第一条环路有一个四阶滤波器，第二条环路有一个二阶滤波器，而第三条环路有一个二阶滤波器。总的说来，MASH 4-2-2是8阶∑ΔADC。本发明可以直接针对MASH 2-2，MASH 4-2，MASH 4-4，MASH 4-2-2，MASH 4-4-2，MASH 4-4-4及其他阶的MASH ∑ΔADC。
对所需的∑ΔADC结构，单环路或MASH的选择，取决于多个因素。一个重要的因素是所需的信噪比(SNR)。SNR定义为最大输入信号功率与量化噪声功率之比。对于满刻度正弦波输入，∑ΔADC的SNR可以按下面的公式计算：
SNR = 3 2 · 2 L + 1 π 2 L · ( OSR ) 2 L + 1 - - - ( 2 )
式中，L是用于噪声整形的环路滤波器的阶数，而OSR是过采样率。OSR定义为采样率与双边信号带宽之比， OSR = f s 2 f EW · 公式(2)是基于简单的原理，仅用在白量化噪声和单增益量化器中。
用公式(2)，为示范性CDMA应用计算SNR，在该应用中，双边信号带宽2fBW＝2.4576MHz，和采样率约为78.64MHz。这些频率产生一个32的OSR。对各种环路滤波器阶L计算SNR，其结果列在表1中。环路滤波器的阶数是∑ΔADC内所有滤波器阶数的总和。对于带通∑ΔADC，环路滤波器阶L是带通滤波器总阶数的一半。n阶带通滤波器的有效阶数L＝n/2，因为带通传递函数的极点数在z平面上半部和z平面的下半部是平分的。在表1中的计算出的SNR值表示可以达到的上界。实际的SNR可以比计算值小10dB到15dB，这是由于非理想的电路元件，以及受到小于满刻度值的输入信号的限制。
对于上述的CDMA应用，带通MASH 4-2 ADC的仿真SNR为70dB，MASH 4-4的SNR为85dB，6阶单环路带通∑ΔADC的SNR为60dB，而8阶单环路ADC的SNR为62dB。仿真结果也列在表1中。仿真结果假定输入信号比满刻度低-10dB，以及噪声传递函数H(z)中的零点重叠(即，所有的零点都位于z＝±j)。如果零点分散在信号带宽内，6阶单环路∑ΔADC的仿真SNR值可以改善到70dB。相似地，零点分散的8阶单环路∑ΔADC的仿真SNR值可以改善到80dB。然而，由于非理想的电路元件，很难达到零点分散分布。MASH结构的仿真SNR好于单环路结构。
表1-计算的和仿真的各阶∑ΔADC的SNR
  信噪比(SNR)(dB)
 环路阶L   BPF阶   计算的  仿真MASH4-2  仿真MASH4-4   仿真单环路
 2   4   64
 3   6   85  70   60
 4   8   107  85   62
在实际实施中，MASH结构具有固有稳定性和易于设计环路滤波器的附加优点。然而，因为需要消除多环路间的量化噪声，MASH结构中的电路匹配更加严格。单一环路结构对二阶或较低阶环路是稳定的，但对于较高阶环路或许是不稳定的。通过仔细地进行电路设计和仿真，能使较高阶单环路的设计稳定。然而，单环路结构更能容忍电路的失配。单环路结构或MASH结构的选择取决于应用的要求。大多数应用中，MASH结构较佳，而不是单环路结构。
MASH ADC 12的噪声传递函数H(z)是通过环路滤波器44的设计确定的。例如可以通过实现带有低通滤波器的环路滤波器44来设计基带MASH ∑ΔADC。相似地，可以通过实现带有带通滤波器的环路滤波器44来设计带通∑ΔADC。因为环路滤波器驻留在环路内，所以量化器的噪声传递函数H(z)是滤波器特性的逆。
通过实现带有一个或多个具有低通传递函数 的积分器的环路滤波器44来设计示范性基带MASH ∑ΔADC。环路滤波器44内积分器的数量取决于所需的噪声传递函数H(z)。如图3A所示，低通传递函数在z＝+1处有一个极点，并在原点z＝0处有一个零点。低通传递函数的频率响应在图3b由实线示出。因为在z＝+1的极点，低通滤波器在DC时的增益最高，在fs/6处的增益为1.0，而在fs/2处的增益为0.5，其中fs为采样频率。噪声传递函数的频率响应在图3b中由虚线示出。在DC附近的量化噪声推向较高的频率。
可以通过实现带有一个或多个具有带通传递函数 的谐振器的环路滤波器44来设计示范性的带通MASH ∑ΔADC。环路滤波器44内的谐振器的数量取决于所需的噪声传递函数H(z)。例如，四阶环路需要两个谐振器部分，每个谐振器部分含有如上所述的带通传递函数。通过用-z-2替代低通传递函数中的z-1，可从低通传递函数中获得带通传递函数。如图3C所示，带通传递函数在z＝±j处具有一对极点，而在原点z＝0处有两个零点。低通传递函数的频率响应在图3D中由实线示出。因为在z＝±j的极点，带通滤波器在fs/4的增益最高，在DC和fs/2处的增益为0.5。噪声传递函数的频率响应在图3D中用虚线示出。fs/4附近的量化噪声远离fs/4，有效频带推向DC和fs/2。
II、带通MASH ∑ΔADC结构
图4示出示范性双环路带通MASH ∑ΔADC的框图。MASH ADC 100包括两个环路110a和110b，前馈元件150；和噪声消除逻辑160。在示范实施例中，MASH ADC 100接收模拟ADC的输入，并产生数字ADC输出，该输出至少有2比特，每条环路110至少有1比特。
ADC输入提供给环路110a，该环路110a产生响应于输入的1比特输出Y1。将来自环路110a的ADC输入和量化噪声(X2)的一小部分提供给环路110b，该环路110b进行附加的噪声整形。从环路110a和110b来的输出Y1和Y2分别提供给噪声消除逻辑160。噪声消除逻辑160将输出Y1和Y2相组合，并产生ADC的输出。
在环路110a内，加法器128a接收ADC的输入和从量化器140a来的1比特输出Y1。加法器128a从ADC的输入中减去Y1，并给谐振器130a提供误差信号。谐振器130a对该误差信号进行滤波，并给加法器128b提供滤波的输出(V1)。加法器128b也接收来自量化器140a的Y1，并从V1中减去Y1。来自加法器128b的误差信号提供给谐振器130b，进一步对误差信号进行滤波。来自谐振器130b的滤波输出(V2)提供给量化器140a，该量化器140a响应滤波的输出(V2)，产生1比特的输出Y1。环路110b按与环路110a相似的方式连接。
谐振器130b的滤波输出V2也提供给增益元件144，由比例因子1/k1k2缩放V2。量化器140a的输出Y1提供给增益元件144，由比例因子h缩放Y1。增益元件142和144的输出提供给加法器146，该加法器146从来自增益元件142的输出中减去来自增益元件144的输出。来自加法器146的误差信号提供给增益元件148，由比例因子1/G缩放该误差信号。增益元件148的输出包括提供给环路110b的X2。
在噪声消除逻辑160内，将输出Y1提供给延迟元件172，该延迟元件172将Y1延迟达等于环路110b的处理延迟的时间间隔。来自延迟元件172的延迟的Y1是与Y2在时间上对准。输出Y2提供给增益元件162，由比例因子G缩放Y2。延迟的输出Y1提供给增益元件166，由比例因子h-1缩放延迟的Y1。来自增益元件162和166的输出提供给加法器164，对这两个缩放的输出求和。来自加法器164的组合信号提供给元件168，用传递函数N(z)对该组合信号进行滤波。元件168的输出和延迟的Y1提供给加法器170，对这两个信号求和，以产生ADC的输出。
对于带通∑ΔADC，MASH ADC 100中的每个谐振器130，用带通传递函数实现，其中kn是环路110内第n个谐振器130的增益，而m＝1或2。每个谐振器130包括一对极点，并且为2阶。因为每条环路110含有2个谐振器130，所述每条环路为4阶。总的说来，MASH ADC 100是8阶MASH 4-4 ADC。依据∑ΔADC的特性选择元件168内的传递函数N(z)。对于带通∑ΔADC，N(z)＝(1+z-2)2，延迟元件172的传递函数为z-2m。
反映在增益元件142，144，148，162和166的比例因子中的增益k1，k2，h，和G确定噪声传递函数H(z)零点的位置。因为谐振器驻留在反馈环路内，所述将谐振器130的极点转换为噪声传递函数H(z)中的零点。最初，对于带通∑ΔADC，将H(z)的零点选择在z＝±j处。
如图4所述，MASH ADC 100是带通∑ΔADC。可以用相同的拓扑实现基带∑ΔADC。通过用具有低通传递函数
Figure C0181581000161
的积分器替代每个谐振器130，通过实现带有传递函数N(z)＝(1-z-1)2的元件168，及通过提供带有传递函数z-2的延迟元件172，极易实现基带∑ΔADC。用这些替代元件，将MASH ADC100转换成四阶基带MASH 2-2 ADC。
III、带通谐振器设计
通过实现MASH ADC 100内的带有上述带通传递函数 的谐振器130，可设计带通MASH 4-4 ADC，如上所述。这样，谐振器130a，130b，130c，和130d具有相同的结构。然而，谐振器130a和130c的增益为k1，而谐振器130b和103d的增益为k2。在图5A中描述谐振器130。可用多种谐振结构实现谐振器130，在图5B-5E中描述其中的四种。谐振器131，132，133，和134接收输入信号Rin，并产生输出信号Rout。
图5B示出示范性延时单元谐振器131的框图。输入信号Rin提供给增益元件192，用增益kn缩放输入信号。缩放的Rin提供给加法器194，该加法器194也接收输出信号Rout，并从缩放的Rin中减去Rout。来自加法器193的误差信号提供给延迟元件200a，将该信号延迟达采样时钟的一个时钟周期。来自延迟元件200a的延迟的误差信号提供给延迟元件200b，进一步将该信号延迟达一个采样时钟周期。来自延迟元件200b的信号包含输出信号Rout。
图5C示出示范性无损离散积分器(LDI)谐振器132的框图。输入信号Rin提供给增益元件260，用增益kn缩放输入信号。缩放的Rin提供给加法器262，该加法器也接收缩放的输出信号Rout，并从缩放的Rin中减去缩放的Rout。来自加法器262的误差信号提供给滤波器264，用传递函数 对该信号进行滤波。来自滤波器264的滤波误差信号提供给滤波器266，用传递函数 进一步对该信号进行滤波。来自滤波器266的信号包含输出信号Rout。将Rout提供给增益元件268，用增益β缩放Rout。在示范实施例中，β＝2，并且谐振器132的总传递函数为
Figure C0181581000172
通过适当选择β，噪声传递函数的零点可在信号带宽内分散分布。
图5D示出示范性前向欧拉(FE)谐振器133的框图。输入信号Rin提供给增益元件270，用增益kn缩放输入信号。缩放的Rin提供给加法器272a，该加法器272a也接收缩放的输出信号Rout，并从缩放的输入信号Rin中减去缩放的输出信号Rout。来自加法器272a的误差信号提供给滤波器274a，用传递函数
Figure C0181581000173
对该信号进行滤波。来自滤波器274a的滤波误差信号提供给加法器272b，该加法器272b也接收缩放的Rout，并从滤波的误差信号中减去缩放的Rout。来自加法器272b的误差信号提供给滤波器274b，用传递函数 对该信号进行滤波。来自滤波器274b的信号包含输出信号Rout。Rout提供给增益元件276，用增益β缩放该输出信号Rout。在示范性实施例中，β＝2，并且谐振器133的总传递函数为
Figure C0181581000175
图5E示出示范性双通路交错谐振器134的框图。输入信号Rin提供给增益元件280，用增益kn缩放输入信号。缩放的Rin提供给开关282a和282b，将缩放的Rin分别连接到加法器284a和284b。加法器284也接收来自延迟元件286的延迟误差信号，并从缩放的Rin中减去延迟误差信号。来自加法器284的误差信号提供给延迟元件286，将误差信号延迟一个采样时钟周期。来自延迟元件286a和286b的延迟误差信号分别提供给开关288a和288b。开关288a和288b连接在一起，并构成谐振器134的输出。开关282a和288a由开关时钟的一个相位计时，而开关282b和288b由开关时钟的第二个相位计时。在下面将详细描述时钟信号。谐振器134的总传递函数为
Figure C0181581000176
图5F示出双通路交错谐振器134的简化数学框图。输入信号Rin提供给两个并行信号通路。每个通路包括具有传递函数 的元件292。元件292串联耦合到开关294和296，在该元件的每端各有一个开关。开关294a和294b耦合在一起，并接收输入信号Rin，而开关296a和296b耦合在一起，提供输出信号Rout。带有开关294a和296a的第一条信号通路由开关时钟一个相位计时，而带有开关294b和296b的第二条信号通路由该开关时钟的第二个相位计时。为了简化，图5F中未示出增益元件。
图5G示出四路交错谐振器135实施例的框图。输入信号Rin提供给增益元件281，用增益kn缩放输入信号。缩放的Rin提供给开关283a到283d，各开关分别将缩放的Rin耦合到加法器285a至285d。每个加法器285也从延迟元件287接收各自的延时误差信号，并从缩放的Rin中减去延时误差信号。来自加法器285的误差信号提供给延迟元件287，将该误差信号延迟半个采样时钟周期。来自延迟元件287a到287d的延时误差信号分别提供给开关289a到289d。开关289a到289b连接在一起，并构成谐振器135的输出。如图5G所示，开关283a和289c是由开关时钟的第一个相位计时的，开关283b和289d由该开关时钟的第二个相位计时的，开关283c和289a是由该开关时钟的第三个相位计时的，而开关283d和289b是由该开关时钟的第四个相位计时的。下面将详细描述时钟信号。谐振器135的总传递函数为
图5H示出四路交错谐振器135的简化数学框图。输入信号Rin提供给四路平行信号通路。每条通路包括具有传递函数
Figure C0181581000183
的元件293。元件293串联连接到开关295和297，该元件的每端有一个开关。开关295a到295d连接在一起，并接收输入信号Rin，而开关297a到297d连接在一起，提供输出信号Rout。这些开关是由时钟信号计时，时钟信号具有上述的并由位于开关旁的带圆圈的数字1，2，3，或4标明的相位。为了简化，在图5H中未示出增益元件。
谐振器131，132，133，和134可由众多模拟电路技术实现。例如，可以用连续时间模拟电路技术，如有源RC，gm-C和MOSFET-C，实现谐振器131，132，133，和134。也可用采样数据模拟电路技术，如开关电容器和开关电流，实现谐振器131，132，133，和134。模拟电路技术的选择取决于使用∑ΔADC的应用中的要求。对示范性CDMA应用，12比特的∑ΔADC工作于80MHz的采样速率，各种电路技术的性能列在表2中。
表2-各种模拟电路技术性能
  模拟电路技术  分辨率SNR   精度(时间常数)   速度   工艺
  有源RC  有   无   有   双极/CMOS
  gm-C  可能   有(带调谐)   有   双CMOS
  开关电容器  有   有   有   CMOS
  开关电流  可能   有   有   数字CMOS
用表2中列出的任何一种技术或其等价技术实现如这儿所述的功能都在本发明的范畴内。在较佳实施例中，由于SNR，精度，速度，成本上具有较高的性能，用开关电容器电路技术实现谐振器131，132，133，和134。
下面将详细描述用开关电容器电路技术设计谐振器131。可由众多模拟电路技术中的一种实现谐振器131内的每个延迟元件200。在较佳实施例中，用双采样开关电容器延迟电路210实现延迟元件200。如图6A所述。为了优化线性度和噪声性能，将延迟电路210实现成全差分电路，其中，输入包括Rin+和Rin-，而输出包括Rout+和Rout-。
在延迟电路210内，输入信号Rin+通过开关220a和224a提供给两条信号通路。开关220a连接到电容器228a的一端和开关236a。电容器228a的另一端连接到开关222a和开关232a。开关222a也连接到AC地202。开关232a也连接到放大器250的反相输入端，及开关236a也连接到放大器250的非反相输出端。以相似的方式，开关224a连接到电容器230a的一端和开关238a。电容器230a的另一端连接到开关226a和234a。开关226a也连接到AC地202。开关234a也连接到放大器250的反相输入端，而开关238a也连接到放大器250的非反相输出端。延迟电路210是全差分电路。延迟电路210的下半部分是上半部分的镜像。
用一个对地旁路的电容器将AC地202实现为一DC偏置电压。该DC偏置电压确定该节点的差分信号的中刻度电压。为了最佳的线性度，通常将信号Rin+和Rin-偏置在放大器250的工作中心点附近。在某些电路设计中，差分输出Rout+和Rout-可能具有与输入Rin不同的最佳DC偏置电压。
延迟电路210在开关时钟的两个相位上对输入信号Rin进行采样。参考图6B，将采样时钟进行2分频，以获得开关时钟。在示范实施例中，具有第一时钟相位φ1的时钟信号CLK1提供给不带有小泡的示出的开关(例如，开关224a)。具有第二相位φ2的时钟信号CLK2提供给带有小泡的示出的开关(例如，开关220a)。每个时钟信号的占空比应小于50％。由电容器的充电时间确定时钟信号的最小宽度，该充电时间由电容器的电容器值和开关的导通电阻的大小确定。
参考图6A。在第一时钟相位φ1期间，开关224a和226a接通，用输入信号的Rin+对电容器230a进行充电。在第二时钟相位φ2期间，开关224a和开关226a断开，开关234a和238a接通，电容器230a上的电压提供给输出Rout+。电容器230a在第一时钟相位φ1期间进行充电，在第二时钟相位φ2期间提供输出Rout+。因此，由延迟电路210提供的延迟是半个开关时钟周期，或一个采样时钟周期。相似地，电容器228a在第二时钟相位φ2期间进行充电，而在第一时钟相位φ1期间提供输出Rout+。两条信号通路，一条通过电容器230a，而第二条通过电容器228a，工作于不同的时钟相位，仅共享放大器250。
用双采样开关电容器电路，输入信号Rin在开关时钟的两个相位上通过两条信号通路提供给输出Rout，因此将导致：即使以半采样时钟(fs/2)频率将开关接通和断开，也是以采样时钟频率(fs)对Rin进行采样。双采样开关电容器电路允许以半采样频率对开关计时，这样允许电容器和放大器有更多的时间建立最终值。因为开关电容器的工作速度是由用在电路中的放大器的建立时间(settling time)确定的，在开关时钟的两个相位期间使用相同的放大器可以将采样速率增加一倍，而不需用建立时间更快的放大器。
然而，双采样开关电容器电路对通路的失配是很敏感的。在∑ΔADC的第一采样级中的失配能使输出采样降级。在随后级中的失配是噪声整形的，并不导致性能的显著降低。两条信号通路间的任何失配，例如电容器的失配或由于不均匀时钟相位引起的失配，在第一级中产生输入信号的镜像，出现在输出信号采样中。通过使用良好的电路设计规则，能使电容器失配降低到百分之一或更低，从而使镜像幅度降低到-40dB或更低于输入信号幅度。能设计开关时钟，以使不均匀时钟相位减少到最小。作为替代，在2分频获得开关时钟之前，可由主时钟计时第一采样级。可用净的外部时钟源减小时钟抖动。因为放大器的载荷较小，这种布局也比单采样布局具有更快的建立时间。
IV、带通MASH 4-4 ADC设计
参考图4，每条环路110包括2个谐振器部分120。每个谐振器部分120包括加法器128和谐振器130。可将谐振器130实现成如图5B所示的延迟单元谐振器131。每个延迟单元谐振器131包括2个延迟元件200。每个延迟元件200可用双采样开关电容器延迟电路210实现，如图6A所示。
图7A示出双采样开关电容器谐振器电路121的原理图，它实现谐振器部分120。谐振器电路121包括延迟元件和加法器电路300及延迟电路310。电路300并入有加法器128，增益元件192，加法器194，和延迟元件200a(见图4和5B)。延迟电路310实现延迟元件200b。
参考图7A，在电路300内，输入信号Vip提供给两条信号通路，第一条信号通路经过开关324a。开关324a连接到电容器330a的一端和开关314a。电容器330a的另一端连接到开关326a和334a。开关326a也连接到AC地202，而开关334a也连接到放大器350a的反相输入端。开关314a连接到量化器输出Ypφ1，将在下面描述。开关326a和334a连接到电容器318a的一端。电容器318a的另一端连接到开关344a和338a。开关338a也连接到放大器350a的非反相输出端。开关344a也连接到延迟电路310内的放大器350b的反相输出端。
电路300中的第一条信号通路的工作原理将按下面进行描述。在第一时钟相位φ1期间，开关324a和326a接通，用输入信号Vip对电容器330a进行充电。在第二时钟相位φ2期间，开关324a和326a断开，开关314a，334a和338a接通。输入信号Yxpφ1和电容器330a上的电压由电容器330a和318a之比(Cs/Cf)来缩放，并提供给放大器350a的非反相输出端。同样在第一时钟相位φ1期间，开关344a接通，并且从放大器350b的反相输出端反馈来的信号，对电容器318a进行充电。在第二时钟相位φ2期间，电容器318a上的电压反映在放大器350a的非反相输出端上。
上述的讨论描述了电路300内第一条信号通路的电路连接和工作原理。为第二条信号通路提供等同电路，除了在开关时钟的交替相位时计时开关外，该电路以与第一条信号通路相同的方式工作。这样，在开关时钟的两个相位上将输入信号Vip提供给放大器350a的输出端，并导致按采样率对输入信号进行采样。
电路300是全差分电路。为反相输入信号Vin提供等同的电路。电路300的下半部分是上半部分的镜像。
电路300包含加法器128，增益元件192，和加法器194(见图4和5B)的功能。由开关342和344提供加法器194的功能，这两个开关将第二延迟元件的输出分别连接到电容器316和318。在第一时钟相位φ1期间，电压Von储存在电容器318a内，并在第二时钟相位φ2期间，从Vb点的电压减去电压Von。由开关312和314提供加法器128的功能，这两个开关将量化器输出分别连接到电容器328和330。在第二时钟相位φ2期间，量化器输出电压Ypφ1提供给电容器330a，并将该输出电压Ypφ1加到Vb点的电压。
延迟电路310等同于图6A的延迟电路210，并按与上述的延迟电路210相同的方式进行工作。延迟电路310将来自电路300的输出延迟半个开关时钟周期，或一个采样时钟周期。放大器350b的输出含有谐振器电路121的输出。
谐振器电路121具有下列的从Vip到Vop的传递函数：
H R ( z ) = C s C f · z - 2 1 + z - 2 - - - ( 3 )
从Yxpφ1到Vop的传递函数为-HR(z)。在这命名法中，Yx表示从第一(x＝1)或第二(x＝2)环路来的量化器输出，p或n表示(+)或(-)信号，而φ1或φ2表示量化器输出的时钟相位。从Yxpφ1到Vop的电压增益为-Cs/Cf，即电容器330a和电容器318a之比。这样，增益元件192的增益可设置为kn＝Cs/Cf。
用谐振器电路121实现了每个谐振器部分120后，可以将图4中的MASH ADC100实现成8阶带通MASH 4-4 ADC 101，如图8所示。用图8中的双采样开关电容器谐振器电路121替代图4中每个谐振器部分120。在谐振器电路121内，为了简化，未示出从延迟电路310到电路300的反馈。同样要注意：为了简化，未示出图4中的噪声消除逻辑160。
用含有两个同步比较器390a和390b的量化器141a实现图4中的量化器140a。比较器390a由具有第一相位φ1的CLK1计时，而比较器390b由具有第二相位φ2的CLK2计时(见图6B)。对比较器390a和390b的差分输入信号是由电路300b的输出提供。这是因为量化器141a具有半个开关时钟周期的延迟。在延迟电路310b之前接收量化器141a的输入，该延迟电路310b也提供半个开关时钟周期的延迟。按这种方式连接，量化器141a在时间上得到适当对齐。每个比较器390提供一差分输出。比较器390a提供差分输出信号Y1pφ1和Y1nφ1，而比较器390b提供差分输出信号Y1pφ2和Y1nφ2。这四个量化器输出，总称为Y1，提供给电路300a，300b和151，如图4和8所示。
参考图4和8，可将前馈增益元件150并入电路300C，以简化电路设计。参考图4，谐振器130b的输出(V2)到X2的增益为1/k1k2G，而从量化器140a的输出(Y1)到X2的增益为-h/G。前馈增益元件150的总传递函数可按X2＝Av1*V2-Av2*Y1计算，式中，Av1＝1/k1k2G，而Av2＝h/G。
为优化SNR及便于电路的实现，选择带通MASH 4-4 ADC 101的增益k1，k2，h，和G。使用组合的模拟和数字设计仿真工具，为增益选择下列示范性数值：
k1＝0.5，k2＝0.5，h＝2，G＝4                                (4)
也可利用增益k1，k2，h，和G的其他值，并都在本发明的范畴内。采用公式(4)所示的增益值，和32的过采样率，在图9中画出SNR对输入信号电平的曲线。峰值的SNR超过90dB。
图7B示出示范性前馈增益电路151的原理图，该电路连同电路300c一起实现前馈增益元件150。来自量化器141a(见图8)的量化器输出Y1pφ2，Y1pφ1，Y1nφ1，和Y1nφ2分别提供给开关372a，376a，376b，和372b。开关372a，376a，376b，和372b接到电容器380a，382a，382b，和380b的一端，各电容器还分别连接到图7A谐振器电路121内的节点Va，Vb，Vc，和Vd。电容器380a，382a，382b，和380b的另一端分别连接到开关374a和384a，378a和386a，378b和386b，及374b和384b。开关374a，378a，378b，374b，384a，386a，386b，和384b也连接到AC地202。
可以计算增益值Av1和Av2，并将这两个增益值并入前馈增益电路151。使用来自公式(4)的k1＝0.5，k2＝0.5，h＝2，和G＝4的数值，增益值变成Av1＝1.0及Av2＝0.5。参考图7A和7B，从量化器141a的输出Y1pφ1到放大器350a的非反相输出的增益是由电容器382a和318a的比率，或Av2＝Cq/Cf＝0.5，来确定。因此，电容器382a的电容量合成为电容器318a电容量的一半。参考图8，从谐振器电路121b的输出V2p(对应于图7A的Vip)到放大器350a的非反相输出端的增益是由电容器330a和318a的比率，或Av1＝Cs/Cf＝1.0，来确定。这样，电容器330a的电容量合成为与电容器318a相同的电容量。然而，电容器330a和318a也可实现增益元件192(见图5B)。在示范性实施例中，如公式(4)所示的增益kn＝k1＝k2＝0.5。因此，将电容器330a的电容量选择为电容器318a的一半。
在示范性实施例中，图4中的噪声消除电路160是用数字逻辑实现的。对于8阶带通MASH ∑ΔADC，延迟元件172具有z-4的传递函数，并能用级联连接的四个D触发器来实现，本领域已知该延迟元件的设计和实现方法。元件168的传递函数为N(z)＝(1+z-2)2，可用两个加法器和四套D触发器实现，本领域已知该元件的实现方法。
如上所述，双采样开关电容器电路对通路的失配是敏感的。然而，在第一采样级后的几级中的通路失配是噪声整形的，不会引起明显的镜像。参考图8，在延迟元件和加法器电路300a内(在图7A中描述)只有输入采样电容器328和330对电容器值中的失配敏感，以及只有输入采样开关320，322，324，和326对开关时钟的不均匀时钟相位是敏感的。通过使用下面描述的电路设计技术可使通路失配减小到最少。
参考图3D，带通MASH 4-4 ADC 101提供对量化噪声进行噪声整形，这样，将fs/4附近的频谱分量推向DC和fs/2。为了最优的性能，进行采样的输入信号应当置于接近fs/4的位置。对于欠采样的应用，将输入信号居中在IF处，该点的频率比采样频率高，并用采样的混叠特性将输入信号从IF下变频为较低的频率，输入信号应当放置于接近IF＝(2n+1)*fs/4处，这儿n是大于或等于零的整数。
V、替代的带通谐振器设计
可用各种其他结构合成带通谐振器，在图5C-5E中描述其中的三种。在示范性实施例中，用图10A中单采样开关电容器LDI谐振器电路实现图5C中的无损离散积分器(LDI)谐振器132，用图10B中的单采样开关电容器FE谐振器电路403实现图5D中的前向欧拉(FE)谐振器133，以及用图10C中的伪双通路开关电容器谐振器电路502和图10E-10F中的两个单独通路谐振器电路503实现图5E中的双通路交错谐振器134。这些是谐振器132，133和134的示范实施例。利用表2中列出的电路技术的其他实施例都在本发明的范围内。
图10A示出用单采样开关电容器电路实现基于延迟单元的谐振器132的实施例。在LDI谐振器电路402的第一部分内，输入信号Vip提供给开关414a。开关414a连接到电容器422a的一端和开关418a。电容器422a的另一端连接到开关424a和426a。开关418a和424a也连接到AC地202。开关426a和430a及电容器436a的一端连接到放大器450a的反相输入端。电容器436a的另一端连接到开关440a和444a。开关440a也连接到AC地202，而开关444a也连接到放大器450a的非反相输出端。开关430a也连接到开关432a和电容器434a的一端。电容器434a的另一端连接到开关438a和442a。开关432a和438a也连接到AC地202，而开关442a也连接到放大器450a的非反相输出端。
与第一部分相同的第二部分与第一部分串联连接。第二部分的输出反馈给第一部分。放大器450b的反相输出端连接到开关412a。开关412a也连接到开关416a和电容器420a的一端。开关416a也连接到AC地202。电容器420a的另一端连接到开关424a和426a。LDI谐振器电路402是全差分电路。LDI谐振器电路402的下半部分是上半部分的镜像。放大器450b的输出组成谐振器电路402的输出。
LDI谐振器电路402按采样频率计时。LDI谐振器电路402的谐振频率是采样频率和电容器比率的函数。LDI谐振器电路402的传递函数为：
H LDI ( z ) = z - 1 1 + ( 2 - β ) z - 1 + z - 2 - - - ( 5 )
这儿，Cs＝Ch＝Ci，及β＝Cf/Cs。通过改变β值，利用LDI谐振器，能将∑ΔADC的噪声传递函数H(z)的零点散布在fs/4附近。因为对电容器失配的敏感性，LDI谐振器电路402对大于16的过采样率是无效的。
图10B示出用单采样开关电容器电路实现FE谐振器133。在FE谐振器电路403的第一部分内，输入信号Vip提供给开关472a。开关472a连接到电容器476a的一端和开关474a。电容器476a的另一端连接到开关478a和482a及电容器480a的一端，开关474a和478a也连接到AC地202。开关482a也连接到放大器490a的反相输入端。电容器484a连接到放大器490a的反相输入端及非反相输出端。
与第一部分相同的第二部分串联连接到第一部分。第二部分的输出反馈给第一部分。放大器490b的反相输出连接到开关488c。开关488c连接到开关486c和电容器480a和480c的另一端。开关486c也连接到AC地202。FE谐振器电路403是全差分电路。FE谐振器电路403的下半部分是上半部分的镜像。放大器490b的输出组成谐振器电路403的输出。
FE谐振器电路403是按采样频率计时。FE谐振器电路403的谐振频率是采样频率和电容器比率的函数。FE谐振器电路403的传递函数是：
H FE ( z ) = z - 2 1 + ( 2 - β ) z - 1 + z - 2 - - - ( 6 )
这儿，Cf1＝Cf2＝Cf，Cs1＝Cs2＝Ci1＝Ci2＝Ci，而β＝Cf/Ci。通过改变β值，用FE谐振器可以将∑ΔADC的噪声传递函数H(z)的零点分布在fs/4附近。FE谐振器电路403的建立时间比LDI谐振器电路402更快。
图10C示出用伪双通路单采样开关电容器电路实现双通路交错谐振器134。在谐振器电路502内，输入信号Vip提供给开关512a。开关512a连接到电容器516a的一端和开关514a。电容器516a的另一端连接到开关518a和520a。开关514a和518a也连接到AC地202。开关520a和524a和电容器534a的一端连接到大器550的反相输入端。电容器534a的另一端连接到开关540a和546a。开关540a也连接AC地202，而开关546a也连接到放大器550的非反相输出端。开关524a也连接到开关522a，526a，和528a。开关522a也连接到放大器550的非反相输入端。开关526a和528a也分别连接到电容器530a和532a的一端。电容器530a的另一端连接到开536a和542a。电容器532a的另一端连接到开关538a和544a。开关536a和538a也连接到AC地202，而开关542a和544a也连接到放大器550的非反相输出端。谐振器电路502是全差分电路。谐振器电路502的下半部分是上半部分的镜像。放大器550的输出组成谐振器电路502的输出。
谐振器电路502按采样频率计时。谐振器电路502的谐振频率是采样频率和电容器比率的函数。谐振器电路502的优点是对两个延迟仅需要一个放大器550。其缺点是需要8个时钟相位，并且谐振器电路502需要以采样频率进行工作。图10D示出谐振器电路502所需要的时钟信号。谐振器电路502的传递函数是：
H PTP ( z ) = C s C h · z - 2 1 + z - 2 - - - ( 7 )
也可用图10E-10F所示的两个单独通路单采样开关电容器电路实现双通路交错谐振器134。在谐振器电路503a内，输入信号Vip提供给开关562a。开关562a连接到电容器566a的一端和开关564a。电容器566a的另一端连接到开关568a和570a。开关564a和568a也连接到AC地202。开关570a和电容器578a的一端连接到放大器590a的反相输入端。电容器578a的另一端连接到放大器590a的非反相输出端。开关574a连接到放大器590a的非反相输入端。开关574a也连接到开关572和电容器576a的一端，电容器576a的另一端连接到开关580a和582a。开关572a和580a也连接到AC地202。开关582a也连接到放大器590a的非反相输出端。放大器590a的非反相输出端连接到开关584a。开关584a的另一端含有输出信号Vop。
谐振器电路503a是全差分电路。谐振器电路503a的下半部分是上半部分的镜像。谐振器电路503a包括输入信号的一条信号通路。相同的谐振器电路503b包括第二条信号通路。谐振器电路503b是按与谐振器电路503a相同的方式连接的，但开关按交替的时钟相位进行工作。
谐振器电路503以半采样频率计时。谐振器电路503的谐振频率是采样频率和电容器比率的函数。谐振器电路503具有快的建立时间。然而，因为两个单独的通路，更难维持通路的匹配。谐振器电路503的传递函数是：
H TIP ( z ) = C 1 C 3 · z - 2 1 + z - 2 · - - - ( 8 )
VI、多采样带通谐振器设计
本发明的双采样开关电容器带通谐振器电路可进一步扩展成多采样谐振器电路。在图10G中描述示范性四采样开关电容器谐振器电路802的原理图。图10G仅描述谐振器电路802的上半部分。施加有差分输入的Vin的下半部分与上半部分等同，为了简化而未显示出。
在谐振器电路802内，输入信号Vip提供给四条信号通路，第一条信号通路经过开关820a。开关820a连接到电容器824a的一端和开关826a。开关826a连接到量化器输出Yxpφ1。电容器824a的另一端连接到开关822a和830a及电容器828a的一端。开关822a也连接到AC地202，而开关830a也连接到放大器850a的反相输入端。电容器828a的另一端连接到开关832a和834a。开关832a也连接到放大器850a的非反相输出端，而开关834a也连接到放大器850a的反相输出端。
下面将描述谐振器电路802中的第一条信号通路的工作原理。在第一时钟相位φ1期间，开关820a和822a接通，用输入信号Vip对电容器824a进行充电。在第三时钟相位φ3期间，开关820a和822a断开，开关826a，830a，和834a接通。输入信号Yxpφ1和电容器824a上电压由电容器824a和828a的比率(Cs/Cf)进行缩放，并提供给放大器850a的非反相输出端。同样，在第一时钟相位φ1期间，开关832a接通，并反馈来自放大器850a的反相输出端的信号，对电容器828a进行充电。在第三时钟相位φ3期间，电容器828a上的电压反映在放大器850a的反相输出端。来自放大器850a和850b的非反相输出分别组成输出Vop13和Vop23，提供给下一个谐振器部分。
其他的三条信号通路按图10G所示的相同方式连接。其他三条信号通路也按与第一条信号通路相同的方式进行工作。然而，在其他三条信号通路中的开关是用与图10H所示的不同相位的开关时钟进行切换的。这样，谐振器电路802中的每个开关按每四个采样时钟周期进行一次接通和断开。这允许放大器850有更多时间建立最终值。从另一方面看，能用具有特定性能的放大器实现一个∑ΔADC，该∑ΔADC能有效地以四倍于开关频率的频率进行采样。然而，由电容器值失配、开关时钟的不均匀相位、和放大器的失配引起的通路失配能使镜像出现在ADC的输出上。
VII、多采样∑ΔADC设计
图11示出支持N采样的多采样∑ΔADC 102的具体实施例的框图，这儿N为2，4，8或任何其他整数。依据环路滤波器的设计，∑ΔADC 102能实现8阶带通MASH 4-4 ADC，四阶低通MASH 2-2 ADC，或其他类型和阶数的∑ΔADC。能仅用含有环路段122a和122b及量化器142a的第一环路，或仅用含有环路段122c和122d及量化器142b的第二环路设计较低阶的∑ΔADC。也可用附加环路和/或环路段(图11中未示出)设计较高阶的∑ΔADC。
如图11所示，差分输入信号Vadc提供给环路段122a输入端。环路段122a输出耦合到环路段122b的输入端，并且环路段122b的输出耦合到量化器142a的输入端。量化器142a的输出组成第一环路的输出，并提供给环路段122a和122b及前馈增益电路152。第二环路的配置类似于第一环路。环路段122b的输出和前馈增益电路152的输出提供给环路段122c的输入端。环路段122c的输出耦合到环路段122d输入端，而环路段122b的输出耦合量化器142b的输入端。量化器142b的输出组成第二环路的输出，并提供给环路段122c和122d。
当多环路工作时，每个环路的输出提供给噪声消除逻辑(图11中未示出)，该噪声消除逻辑将环路的输出组合在一起，以提供ΔADC的输出。该噪声消除逻辑的实现类似于图4所示的噪声消除逻辑160。
每个环路段122包括耦合到延迟电路311的加法器301。每个加法器301接收量化器输出YxN(这儿x表示环路号，即图11中的1或2)，并从环路段输入(Vadc或Vy，这儿y表示环路段号，即图11中的1，2，或3)中减去该量化器输出。在第二条环路中的第一环路段的加法器301c也接收并组合来自前馈增益电路152的输出。延迟电路311实现所需的传递函数(例如，低通滤波器，谐振器或其他功能)。延迟电路311是用N采样电路实现的，并在某些实施例中，能用开关电容器模拟电路来实现。每个加法器301也可集成进相关的延迟电路311中，如下面所述。
图12A示出四采样谐振器电路900的具体实施例的原理图。该四采样谐振器电路900能用于实现带通∑ΔADC。谐振器电路900包括四条通路，并有时称作为4路谐振器。谐振器电路900能用于实现图11中的一个环路段122的加法器301和延迟电路311。为了清楚些，将谐振器电路900示作为单端电路。然而，谐振器可以并通常实现为差分电路，以改善线性度和噪声性能。对于差分电路实现，给互补信号通路提供相似的一组开关和电容器，按与图7A所示的谐振器电路121相同的方式，耦合到诸放大器的非反相输入端。
如图12A所示，输入信号Vip提供给四条信号通路。经放大器950a提供第一条和第二条信号通路，并经放大器950b提供第三条和第四条信号通路。信号通路的输出耦合到一起，并提供输出信号Vop。
在第一条信号通路中，开关920a的一端接收输入信号Vip，而开关920a的另一端耦合到开关912a的一端和电容器928a的一端。开关912a的另一端接收量化器的输出(Yxφ1)，而电容器928a的另一端耦合到节点Va。开关922a连接在节点Va和AC地202之间，而开关932a耦合在节点Va和放大器950a的反相输入端之间。电容器916a的一端耦合到节点Va，而电容器916a的另一端耦合到开关936a和942a的一端。放大器950a的输出耦合到开关936a的另一端和反相器944a的输入端。反相器944a的输出耦合到开关942a的另一端。第二条，第三条和第四条信号通路每条按与第一条信号通路相似的方式配置，如图12A所示。
谐振器电路900中的每个开关由采样时钟四个相位中的一个相位计时。每个开关的时钟相位由位于开关附近的带圆圈的数字1，2，3，或4标明。
谐振器电路900也可实现图11中的加法器301的求和功能。对应于采样时钟四个相位的量化器输出Yxφ1，Yxφ2，Yxφ3，和Yxφ4(其中，x表示环路号，即1或2)分别提供给开关912a，912b，912c，和912d。对于环路段122c，来自前馈增益电路152的四个输出提供给节点Va，Vb，Vc，和Vd。这种内部连接类似于上面有关谐振器电路121的描述。
图12B示出量化器960实施例的原理图。量化器960可用于实现图11中的量化器142a和142b。量化器960设计成能连同四采样谐振器电路一起使用，并包括四个同步比较器962a到962d。比较器962a到962d的非反相输入端耦合在一起，并接收量化器输入信号，该信号是环路段的输出Vop。比较器962a到962d的反相输入端耦合在一起，并连接到AC地202。每个比较器962由采样时钟四个相位中的一个相位计时，并提供各自的输出。具体来说，比较器962a由具有第一时钟相位的时钟信号CLK1计时，并提供量化器输出Yφ1，比较器962b是由具有第二时钟相位的时钟信号CLK2计时，并提供量化器输出Yφ2，比较器962c是由具有第三时钟相位的时钟信号CLK3计时，并提供量化器输出Yφ3，而比较器962d由具有第四时钟相位的时钟信号CLK4计时，并提供量化器输出Yφ4。依据量化器是位于第一条还是位于第二条环路中，四个量化器输出Yφ1，Yφ2，Yφ3和Yφ4统称为图11中的Y1N或Y2N。
参考图11，在一个实施例中，量化器142a和142b的时钟信号CLK1，CLK2，CLK3，和CLK4从提供给延迟元件311a到311d的时钟信号中稍作延迟。该微小的延迟考虑到用于实现量化器142的比较器的建立时间。同样，依据结构，可以给量化器定时赋予全延迟或半延迟。在单个特定时钟周期内，每个量化器在输入信号上作出判定，提供表明输入信号的数据值，并将该数据值反馈给环路内的延迟元件。
为了清楚些，将量化器960示作为单端电路，其中比较器962a到962d的反相输入端耦合到AC地202。通过将正输入信号Vop提供给比较器的非反相输入端，并将负输入信号Von提供给比较器的反相输入端，可以实现差分量化器。也可将比较器设计成提供差分输出信号。
图12C示出用于四采样∑ΔADC的时钟信号的实施例图。主时钟CLK用于产生采样或开关时钟的四个相位，其相位由带圆圈的数字1，2，3，和4在时钟边沿标明。时钟信号CLK1具有第一时钟相位，时钟信号CLK2具有第二时钟相位，时钟信号CLK3具有第三时钟相位，而时钟信号CLK4具有第四时钟相位。如图12C所示，时钟信号CLK1和CLK3是互补的，而时钟信号CLK2和CLK4是互补的。在某些实施例中，可以产生带有与图10H所示相类似脉冲的时钟信号CLK1，CLK2，CLK3，和CLK4。
前馈增益电路152的实现与图7B的前馈增益电路151相似，有几处要修改。具体来说，分别用来自量化器142a的信号Y1φ1，Y1φ2，Y1φ3，和Y1φ4替代信号Y1pφ2，Y1pφ1，Y1nφ1，和Y1pφ2。此外，开关372a，374a和386a是由采样时钟的第一相位计时的；开关376a，378a，和384a是由采样时钟的第三相位计时；开关376b，378b，和384b是由采样时钟的第二相位计时；而开关372b，374b，和386b是由采样时钟的第四相位计时。
参考图11，可以将前馈增益元件152并入环路段122c，以简化电路设计。参考图4，从环路段120b的输出V2到X2的增益为1/k1k2G，而从量化器140a的输出Y1到X2的增益为-h/G。前馈增益元件152的总传递函数可按下面公式计算：X2＝Av1*V2-Av2*Y1，式中，Av1＝1/k1k2G，而Av2＝h/G。
为了高SNR和简易的电路实现，选择带通MASH 4-4 ADC的增益k1，k2，h，和G。使用组合的模拟和数字设计仿真工具，为增益选择下列值：
k1＝0.5，k2＝0.5，h＝2，G＝4    (9)
也可以使用增益k1，k2，h，和G的其他值，并都在本发明范围内。
图13示出8阶带通∑ΔADC的频谱响应曲线图。该曲线图是用公式(9)所示的增益值获得的，而过采样率为40(即，OSR＝100MHz/(2×1.25MHz))。
VIII、最小化功耗
在许多应用中，例如CDMA通信系统，因为驻留有本发明的∑ΔADC的便携式电话的便携特性，功耗是设计中需重要考虑的方面。可设计∑ΔADC，当不需要高动态范围时，通过有选择性地禁用∑ΔADC的某些部分，使功耗降低到最少。此外，可将∑ΔADC设计成允许依据ADC输入的信号电平和所需的性能调整偏置电流。
在示范性实施例中，∑ΔADC提供12比特的分辨力。这种设计预料到较差的信号电平进入∑ΔADC的情况。对于CDMA的应用，所需的信号需要约4比特的分辨力(例如CDMA信号)，而其余的8比特分辨力用作大幅度的伪信号(或电气干扰)和用作AGC控制。在示范性实施例中，由双环路MASH 4-4结构提供12比特的分辨力。参考图4，环路110a提供高动态范围和低噪声限度。环路110b提供附加的动态范围，但具有比环路110a稍微较高的噪声限度。环路110a的较低噪声限度是因为具有较大电容器，并在环路110a内用较大的偏置电流偏置放大器的结果。
在本发明中，可依据ADC输入的信号电平和所需的性能，有选择地禁止每条环路，以使功耗降低到最少。此外，可依据ADC输入信号电平和所需的性能调整每个谐振器130内的放大器偏置电流。当需要高动态范围时，将ADC的输入提供给环路110a，将所有的放大器设置成高偏置电流，并使MASH ADC 100按上述的方式进行工作。这种情况可由含有CDMA信号和+58dBc的两个强电气干扰的ADC输入产生或可由含有CDMA信号和+72dBc的一个强电气干扰的ADC输入产生。这些要求是由“TIA/EIA/IS-98-A Intermodulation SpuriousResponse Attenuation”一文中规定的，下文称为IS-98-A标准。实际上，这种情况很少发生。作为一个特定例子，具有约78dB动态范围的一个13比特MASHADC能用于提供20dB的SNR，并可用于处理高达+58dBc的单音电气干扰或处理高达+52dBc的双音电气干扰。
随着电气干扰幅度减少，就不需要高动态范围。当这种情况发生时，可以禁用环路110b，而环路110a的输出Y1组成∑ΔADC的输出。替代地，可以禁用环路110a，将ADC的输入提供给环路110b，而环路110b的输出Y2组成∑ΔADC的输出。这样，可起动一条至二条环路，以提供所需的动态范围。
可调整每个谐振器130内的放大器偏置电流，当提供所需性能时，使功耗降低到最少。在示范性实施例中，设计环路110a，使其最多消耗10mA偏置电流，并设计第二条环路110b，使其最多消耗8mA偏置电流。在示范性实施例中，在环路110a内，设计谐振器130a内的放大器，使其消耗6mA，并设计揩振器130b内的放大器，使其消耗4mA。当需要高动态范围时，将每个放大器偏置电流设高。当不需要高动态范围时，可减小偏置电流。例如，可将谐振器130a内的放大器偏置电流从6mA降低到2mA，并将谐振器130b内的放大器偏置电流从4mA降低到2mA。相似地，当不需要高动态范围时，可相应地降低环路110b内的放大器偏置电流。
对放大器偏置电流的调整可与环路的禁用无关，或者与环路的禁用一起进行。实际上，可以进行分析和测量，以确定各种∑ΔADC配置的动态范围。然后，依据所需的动态范围，可相应地配置∑ΔADC。用于配置∑ΔADC以使功耗降低到最小的各种方法都在本发明的范围内。
在示范性实施例中，可以通过测量所需信号(例如CDMA信号)的功率电平和ADC输入的功率电平，估计所需的动态范围。可由功率检测仪测量ADC输入的功率电平。可以按本领域已知的方式实现功率检测仪。在对数字信号进行处理，移去不需要的镜像和伪信号后，可通过计算所需信号的RSSI来测量所需信号的功率电平。在美国专利号5107225中详细描述了RSSI测量，该专利标题为“HIGH DYNAMIC RANGE CLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT”，发布日期为1992年4月21日，转让给本发明受让人，并通过引用结合于此。替代地，可依据驻留有∑ΔADC的接收机的工作模式，确定所需的动态范围。
IX、其他考虑
用于本发明∑ΔADC的双采样开关电容器电路对通路失配是敏感的，通路失配是由电容器值中的失配和/或开关时钟的不均匀相位产生的。可通过利用本领域已知的电路设计技术，例如公共质心布局技术(the common centroidlayout technique)将电容失配减小到小于百分之一。
双采样开关电容器电路在开关时钟的两个相位上对信号进行采样。开关时钟是采样时钟的二分频(见图6B)。如果二分频引起相位的任何不对称，则该相位失配使输入信号的镜像出现在输出上。在二分频之前，用主时钟，例如采样时钟，计时第一采样级(图7A中的开关320，322，324，和326)，将解决该问题。
第一采样中的时钟抖动也是严格的。时钟抖动可转化成噪声。可通过用净的外部时钟源计时第一采样级来减少时钟抖动。对于欠采样的应用，在其中用ADC将IF的信号下变频到一个较低的频率，抖动谱密度将以欠采样率的平方而增加。例如，对于220MHz的IF和80MHz的采样速率，相位噪声将增加8.8dB[20log(220MHz/80MHz)]。对于欠采样应用，对时钟抖动的要求更加严格。
已详细描述用于带通MASH 4-4∑ΔADC的本发明的∑ΔADC，该MASH 4-4∑ΔADC是用双采样开关电容器电路实现的。上述的电路设计技术也可应用于如图1所示的单环路∑ΔADC结构。这样，单环路∑ΔADC是在本发明的范围内。
可通过用低通滤波器实现图1-2中的滤波器来设计基带∑ΔADC。例如，可通过用具有低通传递函数
Figure C0181581000341
的积分器替代图4中的谐振器130来设计基带MASH 2-2 ADC。这样，基带单环路和MASH ∑ΔADC是在本发明的范围内。
可用各种模拟电路设计技术，包括有源RC，gm-C，MOSFET-C，开关电容器，和开关电流，来实现本发明∑ΔADC中的滤波器。此外，开关电容器和开关电流电路可以是单采样，双采样，或多采样的设计。
因此，用单环路或MASH结构实现的各种带通和基带∑ΔADC的组合和排列都在本发明的范围内，这些单环路和MASH结构是用单采样，双采样或多采样设计，由有源RC，gm-C，MOSFET-C，开关电容器，或开关电流综合而成的。
给出了较佳实施例的先前说明，使本领域中的任何普通技术人员能够制造或使用本发明。对于本领域中的普通技术人员来说，这些实施例的各种修正是显而易见的，并且这里定义的一般原则可适用于其它实施例，而不使用创造能力。从而，本发明不限于这里示出的实施例，而是要被给予符合在此揭示的原理和新颖特点的最宽泛的范围。

Claims (33)

1.一种sigma-delta模/数变换器，其特征在于，包括：
至少一条环路，每条环路配置成接收环路输入信号，并提供环路输出信号，每条环路包括：
至少一个环路段，每个环路段包括N条信号通路，其中，在某一环路段中的每条信号通路由一组时钟信号计时，该组时钟信号的相位与该环路段中其余信号通路的时钟信号相位不同，以及
耦合到所述至少一个环路段中的一个环路段的量化器，所述量化器配置成接收并量化来自最后一个环路段的信号，以提供所述环路输出信号，
其中该组时钟信号包括：
具有第一相位的第一时钟信号；
具有第二相位的第二时钟信号；
具有第三相位并与所述第一时钟信号互补的第三时钟信号；
具有第四相位并与所述第二时钟信号互补的第四时钟信号。
2.如权利要求1所述的变换器，其特征在于，N等于或大于2。
3.如权利要求1所述的变换器，其特征在于，N等于4。
4.如权利要求1所述的变换器，其特征在于，每个环路段包括一低通电路。
5.如权利要求1所述的变换器，其特征在于，每个环路段包括一谐振器电路。
6.如权利要求5所述的变换器，其特征在于，所述谐振器电路中的每条信号通路包括：
第一开关；
一耦合到所述第一开关的加法器；
一耦合到所述加法器的延迟元件；及
耦合到所述延迟元件的第二开关。
7.如权利要求5所述的变换器，其特征在于，所述谐振器电路中的每条信号通路包括：
第一开关；
耦合到所述第一开关的第一电容器；
耦合到所述第一电容器和AC地的第二开关；
耦合到所述第一电容器和一放大器的反相输入端的第三开关；
耦合到所述第三开关的第二电容器；
耦合到所述第二电容器和所述放大器的一输出端的第四开关；及
耦合到所述第二电容器和所述放大器的反相输出端的第五开关。
8.如权利要求7所述的变换器，其特征在于，所述第一、第二和第五开关是由第一和第三时钟信号计时的，而第三和第四开关是由第二时钟信号计时的。
9.如权利要求7所述的变换器，其特征在于，所述谐振器电路配置成提供信号增益，所述信号增益是由所述第一电容器值与所述第二电容器值的比值所确定的。
10.如权利要求7所述的变换器，其特征在于，所述谐振器电路内的放大器实现成伸缩放大器，折叠式级联放大器，或两级极点分离放大器。
11.如权利要求1所述的变换器，其特征在于，每个环路段是用双采样开关电容器电路实现的。
12.如权利要求1所述的变换器，其特征在于，每个环路段是用四采样开关电容器电路实现的。
13.如权利要求1所述的变换器，其特征在于，每个环路段是由有源RC，gm-C，MOSFET-C，开关电容器，或开关电流模拟电路技术综合的电路来实现的。
14.如权利要求1所述的变换器，其特征在于，每个环路段是用差分电路实现的。
15.如权利要求1所述的变换器，其特征在于，进一步包括：
耦合在每对连续环路之间的前馈增益元件。
16.如权利要求15所述的变换器，其特征在于，每个前馈增益元件包括N条信号通路，其中，每条信号通路包括：
第一开关；
耦合到所述第一开关的第一电容器；
耦合到所述第一电容器和AC地的第二开关；及
耦合到所述第一电容器和AC地的第三开关。
17.如权利要求16所述的变换器，其特征在于，所述前馈增益电路配置成提供信号增益，其中，所述信号增益是由所述前馈增益电路内的第一电容器的值与谐振器电路内电容器的值的比值所确定的，所述前馈增益电路耦合到所述谐振器电路。
18.如权利要求1所述的变换器，其特征在于，每个量化器是用N个比较器实现的，其中，N个比较器的每一个是由具有与其余比较器的时钟信号相位不同相位的时钟信号计时的。
19.如权利要求1所述的变换器，其特征在于，每条环路包括四条信号通路，其中，第一条信号通路由第一和第三时钟信号计时，第二条信号通路由第二和第四时钟信号计时，第三条信号通路由第一和第三时钟信号计时，而第四条信号通路由第二和第四时钟信号计时。
20.如权利要求1所述的变换器，其特征在于，所述变换器包括两条环路。
21.如权利要求1所述的变换器，其特征在于，每条环路包括二个环路段。
22.如权利要求21所述的变换器，其特征在于，可以有选择地禁用所述至少一个环路中的一个或多个环路。
23.如权利要求22所述的变换器，其特征在于，依据所需动态范围，有选择地禁用某一环路。
24.如权利要求1所述的变换器，其特征在于，可以调整一个或多个环路段的电路的偏置电流。
25.如权利要求24所述的变换器，其特征在于，依据所需的动态范围，调整某一环路段的偏置电流。
26.一种sigma-delta模/数变换器，其特征在于，包括：
按串联耦合、并用N采样电路实现的多条环路，每条环路配置成实现滤波器功能，其中，将每条环路的N采样电路配置成用一组时钟信号来对各环路输入信号进行采样；
至少一个前馈增益元件，在每对连续环路之间耦合一个前馈增益元件；及
耦合到所述多条环路的噪声消除逻辑，
其中所述一组时钟信号包括：
具有第一相位的第一时钟信号；
具有第二相位的第二时钟信号；
具有第三相位并与所述第一时钟信号互补的第三时钟信号；
具有第四相位并与所述第二时钟信号互补的第四时钟信号。
27.如权利要求26所述的变换器，其特征在于，每条环路包括：
按级联耦合的至少一个环路段；及
耦合到所述至少一条环路中的一条环路的量化器。
28.如权利要求27所述的变换器，其特征在于，每个环路段是用带通滤波器实现。
29.如权利要求27所述的变换器，其特征在于，每个环路段是用低通滤波器实现。
30.如权利要求26所述的变换器，其特征在于，N等于4。
31.一种带通MASH sigma-delta模/数变换器，其特征在于，包括：
按级联耦合、并用N采样电路实现的两条环路，其中，每条环路的N采样电路配置成用一组时钟信号采样各自环路的输入信号；
耦合在所述两条环路之间的前馈增益元件；及
耦合到所述两条环路的噪声消除逻辑，
其中，所述一组时钟信号包括：
具有第一相位的第一时钟信号；
具有第二相位的第二时钟信号；
具有第三相位并与所述第一时钟信号互补的第三时钟信号；
具有第四相位并与所述第二时钟信号互补的第四时钟信号。
32.如权利要求31所述的变换器，其特征在于，每条环路包括：
按级联耦合的至少一个谐振器部分；及
耦合到所述至少一个谐振器部分的每一个谐振器部分的量化器。
33.如权利要求31所述的变换器，其特征在于，N等于4。
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