DE60124147T2

DE60124147T2 - Mehrfachabtastender sigma-delta analog-digital-wandler

Info

Publication number: DE60124147T2
Application number: DE60124147T
Authority: DE
Inventors: Seyfollah San Diego BAZARJANI
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2000-09-18
Filing date: 2001-09-18
Publication date: 2007-09-06
Anticipated expiration: 2021-09-19
Also published as: ES2273890T3; JP2004509500A; CN1324810C; WO2002023734A2; EP1374410B1; KR20030045073A; CN1470105A; AU2001292735A1; WO2002023734A3; EP1374410A2; HK1060452A1; KR100855918B1; DE60124147D1; US6538588B1; ATE343871T1

Description

HINTERGRUND DER ERFINDUNG
I. Gebiet der Erfindung
Die vorliegende Erfindung betrifft elektronische Schaltkreise. Insbesondere betrifft die vorliegende Erfindung einen neuen und verbesserten Sigma-Delta-Analog-zu-Digital-Wandler (ΣΔ ADC).
II. Beschreibung des relevanten Hintergrunds
Ein Analog-zu-Digital-Wandler (ADC) ist eine wichtige Komponente in vielen elektronischen Schaltkreisen, und ist insbesondere wichtig in digitalen Kommunikationssystemen. Ein ADC wandelt eine kontinuierliche analoge Wellenform in diskrete Samples in gleichmäßig beabstandeten Zeitintervallen und digitalisiert auch die Amplitude des Signals. Die Samples können nachfolgend durch andere digitale Signalverarbeitungsblöcke verarbeitet werden, um Verbesserung, Komprimierung und/oder Fehlerdetektion/-Korrektur der gesampleten bzw. abgetastetenbgetasteten Daten vorzusehen. Exemplarische Anwendungen, welche ADCs erfordern, sind Code-Multiplex-Vielfach-Zugriff (CDMA = code division multiple access) Kommunikationssysteme und hochauflösendes Fernsehen (HDTV = high-definition television). Das Dokument US 528 3578 gibt ein Beispiel eines Analog-zu-Digital-Wandlers.
Einige wichtige Performance-Parameter eines ADC sind Linearität, DC bzw. Gleichstrom-Versatz und Signal-zu-Rausch-Verhältnis (SNR = signal-to-noise ratio). Suboptiomale Werte für diese Parameter können Verschlechterung der Performance eines Kommunikationssystems verursachen. Linearität betrifft Differenz zwischen einer tatsächlichen Transferkurve (digitale Ausgabe gegenüber analoger Eingabe) und der idealen Transferkurve. Für einen Flash-ADC ist es schwieriger gute Linearität zu erhalten, wenn sich die Anzahl von Bits in dem ADC erhöht. Der DC Versatz kann die Akquisitions-und-Verfolgungs-Performance von phasenge koppelten bzw. phasenverriegelten Schleifen und die Fehlerdetektions-/-Korrekturfähigkeit des Decoders, wie dem Viterbi Decoder, verschlechtern. Das SNR kann die Bit-Fehlerraten (BER = bit-error-rate) Performance des Kommunikationssystems beeinflussen, weil das Quantisierungs- und Schaltkreisrauschen von dem ADC zur Verschlechterung der gesampelten Daten führt.
In vielen Kommunikationssystemen wird das empfangene HF Signal vor der Quantisierung auf das Basisband herunterkonvertiert. Typischerweise wird das empfangene Signal von einer HF Frequenz auf eine Zwischenfrequenz (IF = intermediate frequency) in der ersten Herunterkonvertierungsstufe herunterkonvertiert. Die erste Herunterkonvertierung erlaubt dem Empfänger, Signale bei verschiedenen HF Frequenzen auf eine feste IF Frequenz herunterzukonvertieren, wo Signalverarbeitung durchgeführt werden kann. Zum Beispiel ermöglicht die feste IF Frequenz einen festen Bandpassfilter, wie einen akustischen Oberflächenwellen-(SAW = surface acoustic wave)-Filter, um unerwünschte Bilder und falsche Antworten vor der zweiten Herunterkonvertierungsstufe von dem IF Signal zu entfernen. Das IF Signal wird dann auf das Basisband herunterkonvertiert, wo Sampling bzw. Abtastung durchgeführt wird, um die digitalisierten Basisbandsamples vorzusehen.
In den meisten Kommunikationsanwendungen wird ein ADC bei dem Empfänger benötigt. In einigen Anwendungen ist der Empfänger eine kommerzielle Einheit, wo Kosten und Zuverlässigkeit wichtige Designkriterien sind, aufgrund der Anzahl von Einheiten, welche produziert werden. Ferner ist in einigen Anwendungen, wie bei einem CDMA Mobilkommunikationssystem der Leistungsverbrauch kritisch, aufgrund der entfernten/portablen Natur des Empfängers.
Im Stand der Technik wird ein Flash-ADC oder ein ADC mit aufeinanderfolgender Approximation verwendet, um das empfangene Signal zu sampeln. In dem Flash-ADC wird das Eingabesignal durch L-1 Vergleicher mit L-1 Referenzspannungen verglichen, welche durch eine Widerstandsleiter erzeugt werden. Flash-ADCs sind sperrig und verbrauchen eine große Leistungsmenge, weil L-1 Vergleicher und L Widerstände benötigt werden. Ferner können Flash-ADCs schlechte Linearität und schlechte DC Versatzcharakteristika haben, wenn die L Widerstände in der Widerstandsleiter nicht passen. Jedoch sind Flash-ADCs aufgrund ihrer hohen Geschwindigkeit populär.
ADCs mit aufeinander folgender Approximation werden auch oft in Kommunikationssystemen verwendet. Diese ADCs minimieren die Komplexität durch Durchführung der Approximation des Eingabesignals über zwei oder mehr Stufen. Jedoch können diese ADCs auch die gleiche schlechte Linearität und schlechte DC Versatzcharakteristika haben, wie sie durch die Flash-ADCs gezeigt werden. Deshalb sind sowohl ADCs mit aufeinander folgender Approximation wie auch Flash-ADCs keine idealen Kandidaten zur Verwendung in vielen Kommunikationsanwendungen.
Das US Patent Nr. 5,283,578 offenbart eine Architektur für übersampelte Digital-Sigma- (DELTA – SIGMA) Analog-zu-Digital-(A/D)-Wandler zur Wandlung von Hochfrequenzen, schmalbandigen Signalen einschließlich mehrstufige DELTA – SIGMA Modulatoren, welche band-zurückweisende Rauschformung, zentriert bei einem Viertel der Taktfrequenz Fs, beinhalten. Diese Modulatoren, kaskadiert mit einem digitalen Bandpassfilter, welcher auch bei einer Frequenz Fs/4 zentriert ist, führen A/D Wandlung für hochfrequente schmalbandige Signale, welche bei der gleichen Frequenz zentriert sind, aus. Die Bandpassmodulatoren sind durch die Verwendung von Resonatoren in existierenden mehrstufigen Tiefpassmodulatoren implementiert.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung wie sie in den angefügten Ansprüchen gegeben ist, ist ein verbesserter Sigma-Delta-Analog-zu-Digital-Wandler (ΣΔ ADC). Das ΣΔ ADC Design ermöglicht hohe Performance, hohe Geschwindigkeit und niedrige Kosten. Die hohe Performance, welche durch ΣΔ ADCs gezeigt wird, schließt hohes Signal-zu-Rausch-Verhältnis (SNR), gute Linearität, und niedrigen DC Versatz ein. In einem Bandpasszustands-ΣΔ-Modulator spielt DC Versatz typischerweise keine Rolle. ΣΔ ADCs können unter Verwendung einer Einfach-Schleifenarchitektur oder einer MASH-(Multi-Stage noise Shaping = mehrstufige Rauschformung) Architektur ausgebildet sein. ΣΔ ADCs können als ein Bandpass oder als ein Basisband ADC implementiert sein, abhängig von der Wahl der Filter, welche innerhalb der Rückkopplungsschleifen verwendet werden. Die Filter bestimmen die Rauschtransferfunktion des ΣΔ ADCs, welche wiederum die Frequenzantwort des Quantisierungsrauschens bestimmt. ΣΔ ADCs können mit mehreren analogen Schaltkreistechniken wie Aktiv-RC, gm-C, MOSFET-C, geschalteter Kondensator und geschalteter Strom synthetisiert werden. Ferner können geschalteter Kondensator und geschalteter Strom Schaltkreise mit Einfach-Sampling-, Doppel-Sampling-, Vierfach-Sampling- oder Mulit-Sampling-Schaltkreisen implementiert sein.
Ein Ausführungsbeispiel der Erfindung sieht einen Sigma-Delta-Analog-zu-Digital-Wandler vor, welcher mindestens eine Schleife aufweist. Jede Schleife empfängt ein Schleifeneingabesignal und liefert ein Schleifenausgabesignal. Jede Schleife weist mindestens einen Schleifenabschnitt auf, welcher mit einem Quantisierer verbunden ist. Jeder Schleifenabschnitt weist N Signalpfade auf, wobei jeder Signalpfad in einem bestimmten Schleifenabschnitt durch einen Satz von getakteten Signalen getaktet ist, welche Phasen haben, welche einzigartig gegenüber solchen von verbleibenden Signalpfaden in dem bestimmten Schleifenabschnitt sind. Der Quantisierer empfängt und quantisiert das Signal von dem letzten Schleifenabschnitt, um das Schleifenausgabesignal vorzusehen. In einem bestimmten Design weist der Wandler zwei Schleifen auf, wobei jede Schleife zwei Schleifenabschnitte aufweist und jeder Schleifenabschnitt ist mit einem Resonator implementiert.
N kann zwei, vier oder irgendeine andere ganze Zahl sein. Für N = 4 kann der erste Signalpfad durch Taktsignale getaktet sein, welche erste und dritte Phasen haben, der zweite Signalpfad kann durch Taktsignale getaktet sein, welche zweite und vierte Phasen haben, der vierte Signalpfad kann durch Taktsignale getaktet sein, welche dritte und erste Phasen haben und der vierte Signalpfad kann durch Taktsignale getaktet sein, welche vierte und zweite Phasen haben.
Jeder Schleifenabschnitt kann einen Tiefpassschaltkreis oder einen Resonator-Schaltkreis aufweisen. Die Schaltkreise können durch Doppel-Sampling-, Vierfach-Sampling-, oder Multi-Sampling-geschalteteter-Kondensatortechnik (double sampling, quadruple-sampling or multisampling switched capacitor circuit techniques) implementiert sein. Basierend auf beispielsweise einem benötigen Dynamikbereich können eine oder mehrere Schleifen selektiv deaktiviert werden und der Bias- bzw. Vorspannstrom von einem oder mehreren Schaltkreisen können auch eingestellt werden, um Leistung zu sparen.
Ein anderes Ausführungsbeispiel der Erfindung sieht einen Sigma-Delta-Analog-zu-Digital-Wandler vor, welcher eine Anzahl von Schleifen, mindestens ein Vorwärtsschiebeverstärkungselement (feed forward gain element) und eine Rauschunterdrückungslogik aufweist. Die Schleifen sind in Kaskaden verbunden und sind mit N-Sampling-Schaltkreisen implementiert. Jede Schleife implementiert eine Filterfunktion. Die N-Sampling-Schaltkreise für jede Schleife tasten ein jeweiliges Schleifeneingabesignal bei N Phasen eines Taktsignals ab. Ein Vorwärtsschiebeverstärkungselement ist mit jedem Paar von sequentiellen Schleifen verbunden. Die Rauschunterdrückungslogik ist mit den Schleifen verbunden. Jede Schleife weist mindestens einen Schleifenabschnitt auf, welcher in Kaskade verbunden ist und einen Quantisierer, welcher mit den Schleifenabschnitten/dem Schleifenabschnitt verbunden ist. Jeder Schleifenabschnitt kann mit einem Bandpass- oder Tiefpassfilter implementiert sein.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Merkmale, Natur und Vorteile der vorliegenden Erfindung werden von der detaillierten Beschreibung, welche unten stehend gegeben wird, offensichtlich werden, wenn sie zusammengenommen wird mit den Zeichnungen, in welchen gleiche Bezugszeichen Korrespondierendes durchgängig identifizieren, wobei Folgendes gilt:
1 ist ein Blockdiagramm einer exemplarischen einschleifigen Sigma-Delta-Analog-zu-Digital-Wandler (ΣΔ ADC) Architektur;
2 ist ein Blockdiagramm einer exemplarischen MASH ΣΔ ADC Architektur;
3A–3D sind jeweils Pol-Null-Diagramm- und Frequenzantwortgraphen eines Integrators und Pol-Null-Diagramm- und Frequenzantwortgraphen eines Bandpass-Resonators; und
4 ist ein Blockdiagramm eines exemplarischen zweischleifigen Bandpass-MASH-ΣΔ ADC der vorliegenden Erfindung;
5A–5E sind jeweils Blockdiagramme eines Resonators innerhalb des Bandpass-MASH-ΣΔ ADC und Implementierungen des Resonators mit einem Verzögerungszellenresonator, einem Resonator mit verlustfreiem Integrator, einem Vorwärts-Euler-Resonator, und einem zweipfadigen verschachtelten Resonator;
5F zeigt ein vereinfachtes mathematisches Blockdiagramm des zweipfadigen verschachtelten Resonators von 5E;
5G zeigt ein Blockdiagramm eines Ausführungsbeispiels eines vierpfadigen verschachtelten bzw. interleavten Resonators;
5H zeigt ein vereinfachtes mathematisches Blockdiagramm eines vierpfadigen verschachtelten Resonators von 5F;
6A–6B sind jeweils schematische Diagramme einer Verzögerungszelle unter Verwendung einer Doppel-Samplinggeschalteter-Kondensator-Analog-Schaltkreistechnik und ein Zeitdiagramm des benötigten Taktsignals für die Verzögerungszelle;
7A–7B sind jeweils schematische Diagramme eines Resonatorschaltkreises innerhalb des Bandpass-Mash-ΣΔ ADCs und des Vorwärtsschiebeverstärkungsschaltkreises, wobei beide unter Verwendung einer Doppel-Sampling-geschalteter-Kondensator-Analog-Schaltkreistechnik implementiert sind.
8 ist ein Blockdiagramm eines exemplarischen Bandpass MASH 4-4 ΣΔ ADC achter Ordnung der vorliegenden Erfindung;
9 ist ein Graph der simulierten Signal-zu-Rausch-Verhältnis-(SNR)-Performance des Bandpass-Mash 4-4 ΣΔ ADCs der vorliegenden Erfindung;
10A–10B sind exemplarische schematische Diagramme eines verzögerungszellenbasierten Resonators und eines Vorwärts-Euler-Resonators, wobei beide unter Verwendung von Einfach-Sampling-geschalteter-Kondensator-Analog-Schaltkreistechnik implementiert sind;
10C–10D sind jeweils exemplarische schematische Diagramme eines zweipfadigen verschachtelten Resonators, welcher unter Verwendung eines Pseuo-Zweipfadigen-Einfach-Sampling-geschalteter-Kondensator-Analog- Schaltkreises implementiert ist, und das Zeitdiagramm der benötigten Taktsignale für den pseudozweipfadigen Schaltkreis;
10E–10F sind exemplarische schematische Diagramme eines zweipfadigen verschachtelten Resonators, welcher unter Verwendung von zwei Doppel-Samplinggeschalteter-Kondensator-Analog-Schaltkreisen mit unabhängigen Pfaden implementiert ist;
10G–10H sind jeweils exemplarische schematische Diagramme eines doppelt gesampelten Verzögerungszellenbasierten-Resonatorschaltkreises und das Zeitdiagramm des benötigten Taktsignals für den Resonator-Schaltkreis;
11 zeigt ein Blockdiagramm eines spezifischen Ausführungsbeispiels eines Multi-Sampling ΣΔ ADC, welcher N-Sampling unterstützt, wobei N zwei, vier, acht oder eine andere ganze Zahl ist;
12A zeigt ein schematisches Diagramm eines spezifischen Ausführungsbeispiels eines Vierfach-Sampling-Resonator-Schaltkreises, welches verwendet werden kann, um einen Bandpass-ΣΔ ADC zu implementieren;
12B zeigt ein schematisches Diagramm eines Ausführungsbeispiels eines Quantisierers;
12C zeigt ein Diagramm eines Ausführungsbeispiels der Taktsignale, welche für einen Vierfach-Sampling ΣΔ ADC verwendet werden; und
13 zeigt einen Graph der spektralen Antwort eines Bandpass-ΣΔ ADC achter Ordnung.
DETAILLIERTE BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSBEISPIELE
Ein Hochgeschwindigkeits-Sigma-Delta-Analog-zu-Digital-Wandler (sigma-delta analog-to-digital converter = ΣΔ ADC) führt Analog-zu-Digital-Wandlung des Eingabesignals aus, in dem er aufeinander folgende Ein-Bit-Approximationen der Veränderung in der Amplitude des Eingabesignals ausführt, weil das vorhergehende Sample bereits approximiert wurde, mit einer Sampling-Rate, welche vielfach höher ist als die Bandbreite des Eingabesignals. Ausgabe-Samples weisen das Eingabesignal und das Quantisierungsrauschen auf. Der ΣΔ ADC kann derart ausgebildet sind, dass das Quantisierungsrauschen zu einer Frequenz außerhalb des Bandes gedrückt wird (oder rauschgeformt), wo Filterung einfacher durchgeführt wird.
Ein ΣΔ ADC kann ein hohes Signal-zu-Rausch-Verhältnis (SNR), gute Linearität, und guten DC Versatz aufweisen, aufgrund der innewohnenden Struktur des ΣΔ ADC. Zum Beispiel kann ein hohes SNR zum Auswählen eines ausreichenden Über-Sampling-Verhältnis (OSR = oversampling ratio) und der geeigneten Rauschformungsfilter erhalten werden. Zusätzlich werden gute Linearität und geringer DC Versatz aufgrund des einfachen Ein-Bit-Quantisierers innerhalb des ΣΔ ADC erhalten.
Ein Hochgeschwindigkeitsbandpass-ΣΔ ADC kann verwendet werden, um die benötigte Analog-zu-Digital-Wandlung von schmalbandigen Signalen bei einer Zwischenfrequenz (IF) durchzuführen. Beispielhafte Anwendungen umfassen ein CDMA Kommunikationssystem und HDTV. In einem Bandpass-ΣΔ ADC, liegt das Eingabesignal bei einer IF Frequenz anstatt des Basisbands vor. Sampling bei IF ermöglicht die Eliminierung einer Herunterkonvertionsstufe in dem Kommunikationssystem wodurch Schaltkreis-Komplexität verringert wird, Kosten gesenkt werden und die Zuverlässigkeit verbessert wird. Ferner können die Rauschformungsfilter innerhalb des Bandpass-ΣΔ ADC derart ausgebildet sein, dass das Quantisierungsrauschen das Band, welches von Interesse ist, auf Frequenzen außerhalb des Bandes gedrückt werden, wo die Filterung leichter durchgeführt wird.
Der ΣΔ ADC sampelt eine analoge Wellenform in kontinuierlicher Zeit, um diskrete Samples bei gleichmäßig beabstandeten Zeitintervallen zu liefern. Der ΣΔ ADC hat folgende Transferfunktion: Y(z) = G(z)·X(z) + H(z)· E(z), (1)wobei Y(z) Ausgabe von dem ΣΔ ADC der z-Transformationsdomäne ist, X(z) die Eingabe zu dem ADC ist, E(z) das Quantisierungsrauschen ist, G(z) die Transferfunktion von der Eingabe zu der Ausgabe ist, und H(z) die Rauschtransferfunktion von dem Quantisierer zu der Ausgabe ist. Damit weist die ADC Ausgabe Y(z) das Eingabesignal X(z) auf, welches durch die Transferfunktion G(z) geformt ist, und zusätzlich das Quantisierungsrauschen E(z), welches durch die Rauschtransferfunktion H(z) geformt ist. Um Störung des Eingabesignals X(z) zu vermeiden, ist die Transferfunktion G(z) typischerweise derart ausgebildet, dass sie frequenzunabhängig ist. Zum Beispiel kann G(z) eine Allpassfunktion sein, welche eine feste Verstärkung (A₁) und Verzögerungselemente (z^–1) wie A₁·z^–1 enthält. Das Quantisierungsrauschen E(z) kann durch die Rauschtransferfunktion H(z) derart geformt sein, dass das Quantisierungsrauschen in dem Band von Interesse (zum Beispiel das Band, in welchem das Eingabesignal vorhanden ist) aus dem Band herausgedrückt wird, wo die Filterung einfacher durchgeführt wird. Die Charakteristika der Rauschtransferfunktion H(z) werden basierend auf der Anwendung, welche ΣΔ ADC verwendet und ausgebildet ist, ausgewählt um die benötigte Performance vorzusehen.
1. Σd ADC Architekturen
Ein ΣΔ ADC kann unter Verwendung von einer von vielen Architekturen ausgebildet sein. Ein Blockdiagramm eines exemplarischen Einfachschleifen-ΣΔ ADC 10 ist in 1 gezeigt. Der Einfachschleifen-ΣΔ ADC 10 enthält den Eingabesummierer 22, welcher die quantisierte ADC Ausgabe von der ADC Eingabe subtrahiert. Das Fehlersignal von dem Summierer 22 wird zu dem ersten Filter 24 geliefert, welcher das Fehlersignal gemäß der Transferfunktion des ersten Filters 24 filtert. Die Ausgabe des ersten Filters 24 wird zu dem Summierer 26 geliefert, welcher die quantisierte ADC Ausgabe von der Ausgabe des ersten Filters 24 subtrahiert. Das Fehlersignal von dem Summierer 26 wird zu dem zweiten Filter 28 geliefert, welcher das Fehlersignal gemäß der Transferfunktion des zweiten Filters 28 filtert. Die Ausgabe des zweiten Filters 28 wird quantisiert, typischerweise auf ein Bit, obwohl auch mehr Bits verwendet werden können, und wird als die quantisierte ADC Ausgabe geliefert.
1 zeigt einen Einfachschleifen-ΣΔ ADC mit zwei Filterabschnitten. Die Filterabschnitte bestimmen die Rauschformungscharakteristika des ΣΔ ADCs und sind basierend auf der Anwendung, für welche der ΣΔ ADC verwendet wird, ausgebildet. Mehr Filterabschnitte können zwischen dem zweiten Filter 28 und dem Quantisierer 30 eingefügt sein. Jedoch sind Einfachschleifen-ΣΔ ADCs typischerweise mit zwei oder weniger Filterabschnitten ausgebildet, aufgrund von Bedenken bezüglich der Instabilität von Einfachschleifen-ΣΔ ADCs höherer Ordnung.
2 zeigt ein Blockdiagramm einer exemplarischen MASH ΣΔ ADC Architektur. Ein MASH ΣΔ ADC kann mit zwei oder mehr Schleifen ausgebildet sein, abhängig von der gewünschten Rauschtransfertunktion H(z). Jedoch werden MASH ΣΔ ADCs mit mehr als drei Schleifen typischerweise nicht verwendet, weil kleine inkrementelle Verbesserungen für zusätzliche Schleifen größer als drei erreicht wird. Die MASH Architektur ist bevorzugt für ΣΔ ADC höherer Ordnung, weil die MASH Architektur inhärent stabil ist.
Wie in 2 gezeigt ist enthält ein MASH ADC 12 drei Schleifen, 40a, 40b und 40c. Die Schleife 40a quantisiert die ADC Eingabe und liefert die Ausgabe Y1 zu der Rauschunterdrückungslogik 90. Der Betrieb des Rauschunterdrückens 90 ist unten stehend detailliert beschrieben. Ein Teil der ADC Eingabe und des Quantisierungsrauschens (X2) von der Schleife 40a wird zu der Schleife 40b geliefert, wo zusätzliches Rauschformen durchgeführt wird. Schließlich wird ein Teil der ADC Eingabe und des Quantisierungsrauschens (X3) von der Schleife 40b zu der Schleife 40c geliefert, wo weitere Rauschformung durchgeführt wird. Die Ausgabe Y2 von der Schleife 40b und Y3 von der Schleife 40c werden an die Rauschunterdrückungslogik 90 geliefert, wo sie mit der Ausgabe Y1 von der Schleife 40a kombiniert werden, um die ADC Ausgabe zu erzeugen. In dem exemplarischen Ausführungsbeispiel enthält die ADC Ausgabe ein Bit für jede Schleife. Nach dem Rauschunterdrücken können der dynamische Bereich, und somit die Ausgabe des MASH ADC 12 drei Bit oder mehr sein.
Innerhalb jeder Schleife 40 empfangen der Summierer 42 das Eingabesignal und die Quantisiererausgabe von dem Quantisierer 46. Der Summierer 42 subtrahiert die Quantisiererausgabe von dem Eingabesignal und liefert das Fehlersignal zu dem Schleifenfilter 44. Der Schleifenfilter 44 filtert das Fehlersignal und liefert die gefilterte Ausgabe zu dem Quantisierer 46, wo sie auf Ein-Bit-Werte quantisiert wird. Der Schleifenfilter 44 ist ausgebildet, um die gewünschte Rauschtransferfunktion H(z) zu erzeugen, welche auf der Anwendung basiert, für welche der ΣΔ ADC verwendet wird. Die gefilterte Ausgabe von dem Schleifenfilter 44 in allen außer der letzten Schleife 40c wird zu dem Verstärkungselement 52 geliefert und mit einer ersten Verstärkung skaliert. Die Ausgabe von dem Quantisierer 46 in allen außer der letzten Schleife 40c wird zu dem Verstärkungselement 54 geliefert und mit einer zweiten Verstärkung skaliert.
Das skalierte Signal von dem Verstärkungselement 54 wird von dem skalierten Signal von dem Verstärkungselement 52 durch den Summierer 56 subtrahiert, und das Fehlersignal wird zu dem Verstärkungselement 56 geliefert. Das Verstärkungselement 56 skaliert das Fehlersignal mit einer dritten Verstärkung und liefert das skalierte Fehlersignal zu der nachfolgenden Schleife 40. Die Verstärkungen der Verstärkungselemente 52, 54 und 58 beeinflussen die Rauschtransferfunktion H(z) des MASH ADC 12.
Jeder Schleifenfilter 44 kann einen oder mehrere Filterabschnitte aufweisen, abhängig von der gewünschten Rauschtransferfunktion. Mehr Filterabschnitte ermöglichen die Implementierung von ΣΔ ADC höherer Ordnung, um die gewünschte Performance, wie hohes SNR, zu erzeugen. Ein Schleifenfilterdesign ist unten stehend detailliert beschrieben.
In dieser Spezifikation ist ein MASH ΣΔ ADC ausgebildet, gemäß der folgenden Nomenklatur. MASH A-B-C bezeichnet drei Schleifen (A, B, und C), welche von der durch die Werte von A, B und C bestimmten Ordnung sind. Zum Beispiel bezeichnet MASH 4-2-2 eine dreischleifige Architektur, wobei die erste Schleife einen Filter vierter Ordnung hat, die zweite Schleife hat einen Filter zweiter Ordnung und die dritte Schleife hat auch einen Filter zweiter Ordnung. Insgesamt ist MASH 4-2-2 ein ΣΔ ADC achter Ordnung. Die vorliegende Erfindung kann auf einen MASH2-2, MASH 4-2, MASH 4-4, MASH 4-2-2, MASH 4-4-2, MASH 4-4-4 und andere Ordnungen von MASH ΣΔ ADCs gerichtet sein.
Die Auswahl der gewünschten ΣΔ ADC Architektur, einfache Schleife oder MASH, hängt von einer Anzahl von Faktoren ab. Ein wichtiger Faktor ist das gewünschte Signal-zu-Rausch-Verhältnis (SNR). SNR ist definiert als das Verhältnis der Leistung des größten Eingabesignals zu der Leistung des Quantisierungsrauschens. Für eine Gesamt-Sinuswellen-Eingabe bzw. Sinuswellen-Eingabe über den gesamten Bereich (full scale sinewave input) kann das SNR für einen ΣΔ ADC gemäß der folgenden Gleichung berechnet werden:
wobei L die Ordnung des Schleifenfilters ist, welcher für die Rauschformung verwendet wird, und OSR ist das Oversampling-Verhältnis. OSR ist definiert als das Verhältnis der Sampling-Rate zu der zweiseitigen Signalbandbreite,
Gleichung (2) basiert auf der einfachen Theorie unter Verwendung von nur weisem Quantisierungsrauschen und eines Quantisierers mit Einheitsverstärkung.
Unter Verwendung der Gleichung (2) wird das SNR für eine exemplarische CDMA Anwendung berechnet, in welchem die 2-seitige Signalbandbreite 2f_BW = 2,4576 MHz ist, und die Sampling-Rate ist ungefähr 78,64 MHz. Diese Frequenzen erzeugen ein OSR von 32. Das SNR wird für verschiedene Schleifenfilterordnungen L berechnet und die Resultate sind in Tabelle 1 aufgeführt. Die Schleifenfilterordnung ist die Summation der Ordnung von allen Filtern innerhalb des ΣΔ ADCs. Für einen Bandpass-ΣΔ ADC ist die Schleifenfilterordnung L die Hälfte der gesamten Ordnung der Bandpassfilter. Ein Bandpassfilter n-ter Ordnung hat eine effektive Ordnung von L = n/2, weil die Pole in der Bandpasstransferfunktion gleichmäßig zwischen der oberen Hälfte der z-Ebene und der unteren Hälfte der z-Ebene aufgeteilt sind. Die berechneten SNR-Werte in Tabelle 1 repräsentieren die obere Grenze, welche erreicht werden kann. Das tatsächliche SNR kann 10 dB bis 15 dB weniger als die berechneten Werte sein, aufgrund von nichtidealen Schaltkreiskomponenten und der Einschränkung des Eingabesignals auf weniger als den vollskalierten Wert.
Für die oben beschriebene CDMA Anwendung ist das SNR derart simuliert, dass es 70 dB für einen Bandpass-MASH 4-2 ADC, 85 dB für eine MASH 4-4, 60 dB für einen Einfach-Schleifen-Bandpass-ΣΔ ADC sechster Ordnung und 62 dB für einen Einfach-Schleifen-ADC achter Ordnung ist. Die simulierten Resultate sind auch in Tabelle 1 aufgeführt. Die simulierten Resultate nehmen ein Eingabesignal bei –10 dB unter die gesamten und koinzidenten Nullen (z.B. alle Nullen sind bei z = ±j platziert) in der Rauschtransferfunktion H(z) an. Der simulierte SNR Wert für den Einfach-Schleifen-ΣΔ ADC sechster Ordnung kann auf 70 dB verbessert werden, wenn die Nullen über die Signalbandbreite gespreizt sind. Ähnlich kann der simulierte SNR Wert für den Einfach-Schleifen-ΣΔ ADC achter Ordnung auf 80 dB mit Null-Spreizen verbessert werden. Jedoch kann Null-Spreizen schwierig zu erreichen sein, aufgrund von nicht idealen Schaltkreiskomponenten. Das simulierte SNR einer MASH Architektur ist besser als diejenige einer Einfach-Schleifen-Architektur.
Tabelle 1 – Berechnetes und simuliertes SNR für ΣΔ ADC von verschiedenen Ordnungen
In der tatsächlichen Implementierung hat die MASH Architektur die zusätzlichen Vorteile von inhärenter Stabilität und der Einfachheit des Schleifenfilterdesigns. Jedoch ist das Anpassen des Schaltkreises kritischer für die MASH Architektur aufgrund des Bedarfs des Quantisierungsrauschens zwischen den mehreren Schleifen zu löschen. Die Einfach-Schleifen-Architektur ist stabil für Schleifen zweiter oder niedrigerer Ordnung, aber kann für Schleifen höherer Ordnung instabil sein. Einfach-Schleifen-Designs höherer Ordnung können durch sorgfältiges Schalt kreis-Design und exakte Simulation stabil gemacht werden. Jedoch ist die Einfach-Schleifen-Architektur toleranter gegenüber Schaltkreisfehlanpassung. Die Auswahl der Einfach-Schleifen oder MASH Architektur ist abhängig von den Anforderungen der Anwendung. Für die meisten Anwendungen ist die MASH Architektur gegenüber der Einfach-Schleifen-Architektur bevorzugt.
Die Rauschtransferfunktion H(z) des MASH ADCs 12 ist durch das Design von Schleifenfiltern 44 bestimmt. Zum Beispiel kann ein Basisband-MASH ΣΔ ADC durch Implementierung von Schleifenfiltern 44 mit Tiefpassfiltern ausgebildet sein. Ähnlich kann ein Bandpass-ΣΔ ADC durch Implementierung von Schleifenfiltern 44 mit Bandpassfiltern ausgebildet sein. Die Rauschtransferfunktion H(z) des Quantisierungsrauschens ist das Inverse der Filtercharakteristika, weil die Schleifenfilter innerhalb der Schleifen angeordnet sind.
Ein exemplarischer Basisband-MASH- ΣΔ ADC kann durch Implementierung von Schleifenfiltern 44 mit einem oder mehreren Integratoren ausgebildet sein, welche die Tiefpasstransferfunktion
haben. Die Anzahl von Integratoren innerhalb der Schleifenfilter 44 hängt von der gewünschten Rauschtransfertunktion H(z) ab. Wie in 3A gezeigt ist, hat die Tiefpasstransferfunktion einen Pol bei z = +1 und eine Null bei dem Ursprung z = 0. Die Frequenzantwort der Tiefpasstransferfunktion ist in 3B durch eine durchgezogene Linie gezeigt. Der Tiefpassfilter hat bei DC bzw. Gleichstrom die höchste Verstärkung, aufgrund des Pols z = +1, eine Verstärkung von 1,0 bei fs/6 und eine Verstärkung von 0,5 bei fs/2, wobei fs die Sampling-Frequenz ist. Die Frequenz-Antwort der Rauschtransferfunktion ist in 3B durch eine gestrichelte Linie gezeigt. Das Quantisierungsrauschen um DC ist in Richtung höherer Frequenz gedrückt.
Ein exemplarischer Bandpass-MASH-ΣΔ ADC kann durch Implementierung von Schleifenfiltern 44 mit einem oder mehreren Resonatoren ausgebildet sein, welche die Bandpasstransferfunktion
haben. Die Anzahl von Resonatoren innerhalb der Schleifenfilter 44 hängt von der gewünschten Rauschtransferfunktion H(z) ab. Zum Beispiel benötigt eine Schleife vierter Ordnung zwei Resonatorabschnitte, welche jeweils die Bandpasstransferfunktion wie oben stehend beschrieben haben. Eine Bandpasstransferfunktion kann von einer Tiefpasstransferfunktion durch Substitution von z^–1 in der Tiefpasstransferfunktion durch –z^–2 erhalten werden. Wie in 3C gezeigt ist, hat die Bandpasstransferfunktion ein Paar von Polen bei z = ±j und zwei Nullen bei dem Ursprung z = 0. Die Frequenzantwort der Bandpasstransferfunktion ist in 3D durch die durchgezogene Linie gezeigt. Der Bandpassfilter hat die höchste Verstärkung bei fs/4, aufgrund der Pole bei z = ±j und eine Verstärkung von 0,5 bei DC und bei fs/2. Die Frequenzantwort der Rauschtransferfunktion ist in 3 durch die gestrichelte Linie gezeigt. Das Quantisierungsrauschen um fs/4 wird weg von fs/4, dem Frequenzband von Interesse, in Richtung DC und fs/2 gedrückt.
II. Bandpass-MASH ΣΔ ADC Architektur
4 zeigt ein Blockdiagramm eines exemplarischen zweischleifigen Bandpass-MASH ΣΔ ADC. Der MASH ADC 100 enthält zwei Schleifen 110a und 110b, ein Vorwärtsschiebeelement 150 und eine Rauschunterdrückungslogik 160. In dem exemplarischen Ausführungsbeispiel empfängt der MASH ADC 100 eine analoge ADC Eingabe und erzeugt eine digitale ADC Ausgabe, welche mindestens zwei Bits hat, mindestens ein Bit für jede Schleife 110.
Die ADC Eingabe wird zu der Schleife 110A geliefert, welche eine Ein-Bit-Ausgabe Y1 ansprechend darauf erzeugt. Ein Teil der ADC Eingabe und des Quantisierungsrauschens (X2) von der Schleife 110A wird zu der Schleife 110B geliefert, wo zusätzliches Rauschformen (noise shaping) durchgeführt wird. Die Ausgaben Y1 und Y2 von den Schleifen 110a und 110b werden jeweils zu der Rauschunterdrückungslogik 160 geliefert. Die Rauslöschlogik 160 kombiniert die Ausgaben Y1 und Y2 und erzeugt die ADC Ausgabe.
Innerhalb der Schleife 110a empfängt der Summierer 128a die ADC Eingabe und die Ein-Bit-Ausgabe Y1 von dem Quantisierer 140a. Der Summierer 128a subtrahiert Y1 von der ADC Eingabe und liefert das Fehlersignal zu einem Resonator 130a. Der Resonator 130a filtert das Fehlersignal und liefert die gefilterte Ausgabe (V1) zu dem Summierer 128b. Der Summierer 128b empfängt auch Y1 von dem Quantisierer 140a und subtrahiert Y1 von V1. Das Fehlersignal von dem Summierer 128b wird zu dem Resonator 130b geliefert, welcher das Fehlersignal weiter filtert. Die gefilterte Ausgabe (V2) von dem Resonator 130b wird zu dem Quantisierer 140a geliefert, welcher die Ein-Bit-Ausgabe Y1 ansprechend darauf erzeugt. Die Schleife 110b ist in ähnlicher Art und Weise wie die Schleife 110a verbunden.
Die gefilterte Ausgabe V2 von dem Resonator 130b wird auch zu dem Verstärkungselement 142 geliefert, welches V2 zu dem Skalierungsfaktor 1/k₁k₂ skaliert. Die Ausgabe Y1 von dem Quantisierer 140a wird zu dem Verstärkungselement 144 geliefert, welches Y1 um den Skalierungsfaktor h skaliert. Die Ausgabe von den Verstärkungselementen 142 und 144 wird zu dem Summierer 146 geliefert, welcher die Ausgabe von dem Verstärkungselement 144 vor der Ausgabe des Verstärkungselements 142 subtrahiert. Das Fehlersignal von dem Summierer 146 wird zu dem Verstärkungselement 148 geliefert, welches als Fehlersignal um den Skalierungsfaktor 1/G skaliert. Die Ausgabe von dem Verstärkungselement 148 enthält X2, welches zu der Schleife 110b geliefert wird.
Innerhalb der Rauschunterdrückungslogik 160 wird die Ausgabe Y1 zu dem Verzögerungselement 142 geliefert, welches Y1 um ein Zeitintervall gleich zu der Verarbeitungsverzögerung der Schleife 110b verzögert. Das verzögerte Y1 von dem Verzögerungselement 172 ist mit Y2 zeitausgerichtet. Die Ausgabe Y2 wird zu dem Verstärkungselement 162 geliefert, welches Y2 um den Skalierungsfaktor G skaliert. Die verzögerte Ausgabe Y1 wird zu dem Verstärkungselement 166 geliefert, welches das verzögerte Y1 um den Skalierungsfaktor h-1 skaliert. Die Ausgabe von den Verstärkungselementen 162 und 166 wird dem Summierer 164 geliefert, welcher die zwei skalierten Ausgaben summiert. Das kombinierte Signal von dem Summierer 164 wird zu dem Element 168 geliefert, welches das kombinierte Signal mit der Transferfunktion N(z) filtert. Die Ausgabe von dem Element 168 und das verzögerte Y1 werden zu dem Summierer 170 geliefert, welcher die zwei Signale summiert, um die ADC Ausgabe zu erzeugen.
Für einen Bandpass-ΣΔ ADC ist jeder Resonator 130 in dem MASH ADC 100 mit einer Bandpasstransferfunktion
implementiert, wobei k_n die Verstärkung des n-ten Resonators 130 innerhalb der Schleife 110 ist, und m = 1 oder 2. Jeder Resonator 130 enthält ein paar von Polen und ist zweiter Ordnung. Weil jede Schleife 110 zwei Resonatoren 130 enthält, ist die Ordnung von jeder Schleife Vier. Insgesamt ist der MASH ADC 100 ein MASH 4-4 ADC achter Ordnung. Die Transferfunktion N(z) innerhalb des Elements 168 ist basierend auf den Charakteristika des ΣΔ ADC ausgewählt. Für einen Bandpass-ΣΔ ADC ist N(z) = (1 + z^–2)². Das Verzögerungselement 172 hat eine Transferfunktion von z^–2m.
Die Verstärkungen k₁, k₂, h und G welche in den Skalierfaktoren in den Verstärkungselementen 142, 144, 148, 162 und 166 reflektiert sind, bestimmen den Ort der Nullen der Rauschtransferfunktion H(z). Die Pole in den Resonatoren 130 werden in Nullen in der Rauschtransferfunktion H(z) transformiert, weil sich die Resonatoren innerhalb einer Rückkopp lungsschleife befinden. Ursprünglich sind die Nullen H(z) derart ausgewählt, dass sie z = ±j für den Bandpass-ΣΔ ADC sind.
Der MASH ADC 100, wie in 4 illustriert ist, ist ein Bandpass-ΣΔ ADC. Die gleiche Topologie kann verwendet werden, um einen Basisband-ΣΔ ADC zu implementieren. Dies kann einfach erreicht werden durch Substitution von jedem Resonator 130 mit einem Integrator, welcher die Tief asstransferfunktion
hat wobei jedes Element 168 mit der Transferfunktion N(z) = (1 – z^–2)² implementiert ist und das Verzögerungselement 172 wird mit der Transferfunktion z^–2 vorgesehen. Mit diesen Substitutionen wird der MASH ADC 100 in einen Basisband-MASH 2-2 ADC vierter Ordnung transformiert.
III. Bandpass-Resonator-Design
Ein Bandpass MASH 4-4 ADC kann durch Implementieren von Resonatoren 130 in den MASH ADC 100 mit einer Bandpasstransferfunktion
wie oben stehend beschrieben ausgebildet sein. Somit haben Resonatoren 130a, 130b, 130c und 130d die gleiche Struktur. Jedoch ist die Verstärkung der Resonatoren 130a und 130c k₁, wohingegen die Verstärkung der Resonatoren 130b und 130d k₂ ist. Der Resonator 130 ist in 5a illustriert. Der Resonator 130 kann durch viele Resonatorstrukturen implementiert sein, von welchen vier in den 5B–5E gezeigt sind. Die Resonatoren 131, 132, 133 und 134 empfangen das Eingabesignal Rin und erzeugen das Ausgabesignal Rout.
5B zeigt ein Blockdiagramm eines exemplarischen Verzögerungszellenresonators 131. Das Eingabesignal Rin wird zu dem Verstärkungselement 162 geliefert, welches das Eingabesignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu dem Summierer 194 geliefert, welcher auch das Ausgabesignal Rout empfängt und Rout von dem skalierten Rin subtrahiert. Das Fehlersignal von dem Summierer 194 wird zu dem Verzögerungselement 200a geliefert, welches das Signal um einen Taktzyklus des Sampling-Takts verzögert. Das verzögerte Fehlersignal von dem Verzögerungselement 200a wird zu dem Verzögerungselement 200b geliefert, welches das Signal weiter um einen Sampling-Taktzyklus verzögert. Das Signal von dem Verzögerungselement 200b enthält das Ausgabesignal Rout.
5C zeigt ein Blockdiagramm eines exemplarischen verlustfreien diskreter Integrator (LDI = lossless discrete integrator) Resonators 132. Das Eingabesignal Rin wird zu dem Verstärkungselement 260 geliefert, welches das Eingabesignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu dem Summierer 262 geliefert, welcher auch das skalierte Ausgabesignal Rout empfängt und das skalierte Rout von dem skalierten Rin subtrahiert. Das Fehlersignal von dem Summierer 262 wird zu dem Filter 264 geliefert, welcher das Signal mit der Transferfunktion
filtert. Das gefilterte Fehlersignal von dem Filter 264 wird zu einem Filter 266 geliefert, welcher das Signal weiter mit der Transferfunktion
filtert. Das Signal von dem Filter 266 enthält das Ausgabesignal Rout. Rout wird zu einem Verstärkungselement 268 geliefert, welches Rout mit der Verstärkung β skaliert. In dem exemplarischen Ausführungsbeispiel ist β = 2 und die gesamte Transferfunktion des Resonators 132 ist
Durch geeignete Auswahl von β können die Nullen der Rauschtransferfunktion in dem Signalband gespreizt werden.
5D zeit ein Blockdiagramm eines exemplarischen Vorwärts-Euler-(EU)-Resonators 133. Das Eingabesignal Rin wird zu einem Verstärkungselement 270 geliefert, welches das Eingabesignal mit der Verstär kung k_n skaliert. Das skalierte Rin wird zu dem Summierer 272a geliefert, welcher auch das skalierte Ausgabesignal Rout empfängt und das skalierte Ausgabesignal Rout von dem skalierten Eingabesignal Rin subtrahiert. Das Fehlersignal von dem Summierer 272a wird zu dem Filter 274a geliefert, welcher das Signal mit der Transferfunktion
filtert. Das gefilterte Fehlersignal von dem Filter 274a wird zu einem Summierer 272b geliefert, welcher auch das skalierte Rout empfängt und das skalierte Rout von dem gefilterten Fehlersignal subtrahiert. Das Fehlersignal von dem Summierer 272b wird zu einem Filter 274b geliefert, welcher das Signal mit der Transferfunktion
filtert. Das Signal von dem Filter 274b weist das Ausgabesignal Rout auf. Rout wird zu einem Verstärkungselement 276 geliefert, welches das Ausgabesignal Rout mit der Verstärkung β skaliert. In dem exemplarischen Ausführungsbeispiel ist β = 2 und die gesamte Transferfunktion des Resonators 133 ist
5E zeigt ein Blockdiagramm eines exemplarischen zweipfadigen verschachtelten Resonators 134. Das Eingabesignal Rin wird zu einem Verstärkungselement 280 geliefert, welches das Eingabesignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu Schaltern 282a und 282b geliefert, welche das skalierte Rin mit Summierern 284a und 284b jeweils verbinden. Der Summierer 284 empfängt auch das verzögerte Fehlersignal von Verzögerungselementen 286 und subtrahiert das verzögerte Fehlersignal von dem skalierten Rin. Das Fehlersignal von dem Summierer 284 wird zu dem Verzögerungselement 286 geliefert, welches das Fehlersignal um einen Sampling-Takt-Zyklus verzögert. Das verzögerte Fehlersignal von den Verzögerungselementen 286a und 286b wird zu Schaltern 288a und 288b jeweils geliefert. Schalter 288a und 288b sind zusammen verbunden und enthalten die Ausgabe des Resonators 134. Die Schalter 282a und 288a sind durch eine Phase eines Schalttakts getaktet und die Schalter 282b und 288b sind durch eine zweite Phase des Schalttakts getaktet. Die Taktsignale sind unten stehend detailliert beschrieben. Die gesamte Transferfunktion des Resonators 134 ist
5F zeigt ein vereinfachtes mathematisches Blockdiagramm des zweipfadigen verschachtelten Resonators 134. Das Eingabesignal Rin wird zu zwei parallelen Signalpfaden geliefert. Jeder Pfad weist ein Element 292, welches eine Transferfunktion von
hat, auf. Element 292 ist in Serie mit Schaltern 294 und 296 verbunden, ein Schalter an jedem Ende des Elements. Die Schalter 294a und 294b sind zusammen verbunden und empfangen das Eingabesignal Rin und Schalter 296a und 296b sind zusammen verbunden und liefern das Ausgabesignal Rout. Der erste Signalpfad mit Schaltern 294a und 296a ist durch eine Phase eines Schalttakts getaktet, und der zweite Signalpfad 294b und 296b ist durch die zweite Phase des Schalttakts getaktet. Das Verstärkungselement ist zur Einfachheit nicht in 5F gezeigt.
5G zeigt ein Blockdiagramm eines Ausführungsbeispiels eines vierpfadigen verschachtelten Resonators 135. Das Eingabesignal Rin wird zu einem Verstärkungselement 281 geliefert, welches das Eingabesignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu Schaltern 283a bis 283d geliefert, welche das skalierte Rin mit den Summierern 285a bis 285d jeweils verbinden. Jeder Summierer 285 empfängt auch ein jeweiliges verzögertes Fehlersignal von einem Verzögerungselement 287 und subtrahiert das verzögerte Fehlersignal von dem skalierten Rin. Das Fehlersignal von dem Summierer 285 wird zu dem Verzögerungselement 287 geliefert, welches das Fehlersignal um einen halben Zyklus des Sampling-Takts verzögert. Die verzögerten Fehlersignale von Verzögerungselementen 287a bis 287d werden zu Schaltern 289a bis 289d jeweils geliefert. Die Schalter 289a bis 289d sind mit einander verbunden und weisen den Ausgang des Resonators 135 auf. Wie in 5G gezeigt ist, sind Schalter 283a und 289c durch eine erste Phase eines Schalttakts getaktet, Schalter 283b und 289d sind durch eine zweite Phase des Schalttakts getaktet, Schalter 283c und 289a sind durch eine dritte Phase des Schalttakts getaktet, und Schalter 283d und 289b sind durch eine vierte Phase des Schalttakts getaktet. Die Taktsignale sind detailliert untenstehend beschrieben. Die gesamte Transferfunktion des Resonators 135 ist
5H zeigt ein vereinfachtes mathematisches Blockdiagramm des vierpfadigen verschachtelten Resonators 135. Das Eingabesignal Rin wird zu vier parallelen Signalpfaden geliefert. Jeder Pfad weist ein Element 293 auf, welches eine Transferfunktion von
hat. Das Element 293 ist in Serie mit Schaltern 295 und 297 verbunden, ein Schalter an jedem Ende des Elements. Die Schalter 285a bis 295d sind miteinander verbunden und empfangen das Eingabesignal Rin und die Schalter 297a bis 297d sind miteinander verbunden, und liefern das Ausgabesignal Rout. Die Schalter sind durch Taktsignale verbunden, welche die oben beschriebenen Phasen haben und sind durch die eingekreisten Zahlen 1, 2, 3 oder 4, welche an die Schalter angrenzend angeordnet sind, identifiziert. Das Verstärkungselement ist zur Einfachheit nicht in 5H gezeigt.
Resonatoren 131, 132, 133 und 134 können durch zahlreiche analoge Schaltkreistechniken implementiert sein. Zum Beispiel können Resonatoren 131, 132, 133 und 134 mit analogen Schaltkreistechniken mit kontinuierlicher Zeit wie Aktiv-RC, gm-C und MOSFET-C implementiert sein. Resonatoren 131, 132, 133 und 134 können auch mit analogen Schaltkreistechniken mit gesampelten Daten wie geschalteter Kondensator und geschalteter Strom implementiert sein. Die Auswahl der analogen Schaltkreistechnik hängt von der Anforderung der Anwendung ab, für welche der ΣΔ ADC verwendet wird. Für eine exemplarische CDMA Anwendung, in welchem ein 12-Bit ΣΔ ADC bei einer Sampling-Rate von 80 MHz betrieben wird, ist die Performance der verschiedenen Schaltkreistechniken in Tabelle 2 aufgeführt.
Tabelle 2-Performance von verschiedenen analogen Schaltkreistechniken
Die Implementierung der Funktionen wie hierin beschrieben, unter Verwendung von irgendeinen der Schaltkreistechniken, welche in Tabelle 2 aufgelistet sind, oder ihrer Äquivalente, sind innerhalb des Umfangs der vorliegenden Erfindung. In dem bevorzugten Ausführungsbeispiel sind Resonatoren 131, 132, 133 und 134 mit einer geschalteter Kondensatorschaltkreistechnik implementiert aufgrund der überlegenen Performance in SNR, Genauigkeit, Geschwindigkeit und Kosten.
Das Design des Resonators 131 unter Verwendung der geschalteten Kondensatorschaltkreistechnik ist unten stehend detailliert beschrieben. Innerhalb des Resonators 131 kann hier das Verzögerungselement 200 durch eine von vielen analogen Schaltkreistechniken implementiert sein. In dem bevorzugten Ausführungsbeispiel ist das Verzögerungselement 200 mit einem Doppel-Sampling-geschalteter-Kondensator-Verzögerungsschaltkreis 210 implementiert, wie in 6a gezeigt ist. Für optimale Linearität und Rauschperformance ist der Verzögerungsschaltkreis 210 als ein vollständig differentieller Schaltkreis implementiert, wobei die Eingabe Rin+ und Rin- aufweist und die Ausgabe weist Rout+ und Rout- auf. Innerhalb des Verzögerungsschaltkreises 210 wird das Eingabesignal Rin+ zu zwei Signalpfaden durch Schalter 220a und 224a geliefert. Der Schalter 220a ist mit einem Ende des Kondensators 220a und dem Schalter 236a verbunden. Das andere Ende des Kondensators 228a ist mit Schaltern 222a und 232a verbunden. Der Schalter 222a ist auch mit der AC bzw. Wechselstrom-Erdung 202 verbunden. Der Schalter 232a ist auch mit dem invertierenden Eingang des Schalters 250 verbunden, und der Schalter 236a ist auch mit dem nichtinvertierenden Ausgang des Verstärkers 250 verbunden. Auf ähnliche Art und Weise ist der Schalter 224 mit einem Ende des Kondensators 230a und dem Schalter 238a verbunden. Das andere Ende des Kondensators 230a ist mit Schaltern 226a und 234a verbunden. Der Schalter 226a ist auch mit einer AC Erdung 202 verbunden. Der Schalter 234a ist auch mit dem invertierenden Eingang des Verstärkers 250 verbunden und der Schalter 238a ist auch mit dem nicht-invertierenden Ausgang des Verstärkers 250 verbunden. Der Verzögerungsschaltkreis 210 ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des Verzögerungsschaltkreises 210 ist ein Spiegelbild der oberen Hälfte.
Die AC Erdung 202 ist als eine Gleichvorspannung bzw. DC-Bias-Spannung mit einem Kondensatorbeipass zur Erdung implementiert. Die DC-Bias-Spannung bestimmt die mittig skalierte Spannung des differentiellen Signals an den Knoten. Für beste Linearität sind die Signale Rin+ und Rin- normalerweise in der Nähe der Betriebsmitte des Verstärkers vorgespannt. In einem Schaltkreisdesign können der differentielle Ausgang Rout+ und Rout- eine unterschiedliche optimale DC-Bias-Spannung als diejenige des Eingangs Rin haben.
Der Verzögerungsschaltkreis 210 sampelt das Eingabesignal Rin an zwei Phasen des Schalttakts. Unter Bezugnahme auf 6B wird der Sampling-Takt fs durch zwei geteilt um den Schalttakt zu erhalten. In dem exemplarischen Ausführungsbeispiel wird das Taktsignal CLK1, welches die erste Taktphase ⌀1 besitzt, zu den Schaltern geliefert, welche ohne die Blase gezeigt sind (z.B. Schaltkreis 124a). Das Taktsignal CLK2, welches die zweite Taktphase ⌀2 hat, wird zu den Schaltern geliefert, welche mit der Blase gezeigt sind (z.B. der Schalter 220a). Jedes Taktsignal soll einen Lastzyklus haben, welcher weniger als 50 Prozent ist. Die minimale Breite des Taktsignals wird durch die Ladezeit des Kondensators bestimmt, welche wiederum durch die Größe des Kondensators und den ON Widerstand der Schalter bestimmt wird.
Unter Eezugnahme auf 6A werden während der ersten Taktphase ⌀1 Schalter 224a und 226a angeschaltet und der Kondensator 230a wird mit dem Eingabesignal Rin+ geladen. Während der zweiten Taktphase ⌀2 werden Schalter 224a und 226a ausgeschaltet, Schalter 234a und 238a werden angeschaltet und die Spannung an dem Kondensator 230a wird zu dem Ausgang Rout+ geliefert. Der Kondensator 230a wird während der ersten Taktphase ⌀1 geladen und zu dem Ausgang Rout+ während der zweiten Taktphase ⌀2 geliefert. Deshalb ist die Verzögerung, welche durch den Verzögerungsschaltkreis 210 vorgesehen wird, ein halbschaltender Taktzyklus, oder ein Sampling-Takt-Zyklus. Ähnlich wird der Kondensator 228a während der zweiten Taktphase ⌀2 geladen und zu dem Ausgang Rout+ während der ersten Taktphase ⌀1 geliefert. Die zwei Signalpfade, einer durch Kondensator 230a und der zweite durch Kondensaotor 228a, werden bei verschiedenen Taktphasen betrieben und teilen nur den Verstärker 250.
Unter Verwendung des Doppel-Sampling geschalteter Kondensator-Schaltkreises wird das Eingabesignal Rin zu dem Ausgang Rout bei beiden Phasen des Schalttakts geliefert, durch zwei Signalpfade, was zum Sampling von Rin mit der Sampling-Takt-Frequenz fs führt, obwohl die Schalter mit dem halben Sampling-Takt (fs/2) an- und ausgeschaltet werden. Ein Doppel-Sampling geschalteter Kondensatorschaltkreis erlaubt, dass die Schalter der halben Sampling-Frequenz getaktet werden, wodurch den Kondensatoren und dem Verstärker mehr Zeit gegeben wird, um sich auf den endgültigen Wert einzustellen. Weil die Betriebsgeschwindigkeit eines geschalteten Kondensatorschaltkreises durch die Einstellzeit des Verstärkers bestimmt wird, welcher in dem Schaltkreis verwendet wird, erhöht die Verwendung des gleichen Verstärkers während beiden Phasen des Schalttakts die Sampling-Rate um einen Faktor von zwei ohne Bedarf für einen sich schneller einstellenden Verstärker.
Jedoch sind Doppel-Sampling geschalteter Kondensator-Schaltkreise sensitiv gegenüber Phasenfehlanpassung. Fehlanpassung in der ersten Sampling-Stufe des ΣΔ ADCs kann Verschlechterung in den Ausgabe-Samples verursachen. Fehlanpassung in den nachfolgenden Stufen ist rauschgeformt und führt nicht zu merkbarer Verschlechterung. Jegliche Fehlanpassung zwischen zwei Signalpfaden, wie Fehlanpassung in den Kondensatoren oder Fehlanpassung aufgrund von ungeraden Taktphasen erzeugt in der ersten Stufe ein Bild des Eingabesignals, welches bei den Ausgabe-Samples erscheint. Durch Verwendung von guten Schaltkreis-Design-Regeln kann die Kondensatorfehlanpassung auf ein Prozent oder weniger verringert werden, wodurch die Amplitude des Bilds auf –40 dB oder mehr unterhalb der Amplitude des Eingabesignals minimiert wird. Die Schalttakte können ausgebildet sein, um ungerade Taktphasen zu minimieren. Alternativ kann die erste Sampling-Stufe mit einem Master-Takt getaktet sein, vor der Teile-durch-Zwei-Operation um die Schalttakte zu erhalten. Taktflattern bzw. Takt-Jitter kann unter Verwendung einer reinen externen Taktquelle verringert werden. Diese Topologie hat auch schnellere Einstellzeit als die Einfach-gesampelte-Topologie aufgrund der geringeren Verstärkerlast.
IV. Bandpass MASH 4-4 ADC Design
Unter Bezugnahme auf 4 enthält jede Schleife 110 zwei Resonatorabschnitte 120. Jeder Resonatorabschnitt 120 enthält einen Summierer 128 und einen Resonator 130. Der Resonator 130 kann als Verzögerungszellenresonator 131, wie in 5B gezeigt ist, implementiert sein. Jeder Verzögerungszellenresonator 131 enthält zwei Verzögerungselemente 200. Jedes Verzögerungselement 200 kann mit einem Doppel-Sampling-geschalteter-Kondensator-Verzögerungsschaltkreis 210 wie in 6A gezeigt ist, implementiert sein.
7A zeigt ein schematisches Diagramm eines Doppel-Samplinggeschalteter-Kondensator-Resonator-Schaltkreises 121, welches den Resonatorabschnitt 120 implementiert. Der Resonator-Schaltkreis 121 enthält den Verzögerungselement- und Summierer-Schaltkreis 300 und den Verzögerungsschaltkreis 310. Der Schaltkreis 300 enthält den Summierer 128, das Verstärkungselement 192, den Summierer 194, und das Verzögerungselement 200a (siehe 4 und 5B). Der Verzögerungsschaltkreis 310 implementiert das Verzögerungselement 200b.
Unter Bezugnahme auf 7A wird innerhalb des Schaltkreises 300 das Eingabesignal Vip zu zwei Signalpfaden geliefert, der erste Signalpfad durch Schalter 324a. Der Schalter 324a ist mit einem Ende des Kondensators 330a und dem Schalter 314a verbunden. Das andere Ende des Kondensators 330a ist mit Schaltern 326a und 334a verbunden. Der Schalter 326a ist auch mit der AC Erdung 202 verbunden und der Schalter 334a ist auch mit dem invertierenden Eingang des Verstärkers 350a verbunden. Der Schalter 314a ist mit dem Quantisiererausgang Yp⌀1 verbunden, welcher unten stehend beschrieben ist. Schalter 326a und 334a sind mit einem Ende des Kondensators 318a verbunden. Das andere Ende des Kondensators 318a ist mit Schaltern 344a und 338a verbunden. Der Schalter 338a ist auch mit dem nicht-invertierenden Eingang des Verstärkers 350a verbunden. Der Schalter 344a ist auch mit dem invertierenden Ausgang des Verstärkers 350b innerhalb des Verzögerungsschaltkreises 310 verbunden.
Der Betrieb des ersten Signalpfads in dem Schaltkreis 300 kann wie folgt beschrieben werden. Während der ersten Taktphase ⌀1 werden Schalter 324a und 326a angeschaltet und der Kondensator 330a wird mit dem Eingabesignal Vip geladen. Während der zweiten Taktphase ⌀2 werden Schalter 324a und 326a ausgeschalten und Schalter 314a, 334a und 338a werden angeschaltet. Das Eingabesignal Yxp⌀1 und die Spannung über dem Kondensator 330a werden mit dem Verhältnis der Kondensatoren 330a und 318a (Cs/Cf) skaliert und zu dem nicht-invertierenden Ausgang des Verstärkers 350a geliefert. Auch während der ersten Taktphase ⌀1 wird der Schalter 344a angeschaltet und das Signal von dem invertierenden Ausgang des Verstärkers 350b wird zurückgegeben wodurch der Kondensator 318a geladen wird. Die Spannung über den Kondensator 318a wird bei dem nicht-invertierenden Ausgang des Verstärkers 350a während der zweiten Taktphase ⌀2 reflektiert bzw. ist hier wiedergegeben.
Die obige Diskussion beschreibt die Schaltkreisverbindung und den Betrieb des ersten Signalpfads innerhalb des Schaltkreises 300. Ein identischer Schaltkreis wird für den zweiten Signalpfad geliefert, welcher auf die gleiche Art und Weise wie derjenige des ersten Signalpfads betrieben wird, außer dass die Schalter mit der alternativen Phase des Schalttakts getaktet sind. Somit wird das Eingabesignal Vip zu dem Ausgang des Verstärkers 350a bei beiden Phasen des Schalttakts geliefert und resultiert in dem Sampling des Eingabesignals mit der Sampling-Rate.
Der Schaltkreis 300 ist ein vollständig differentieller Schaltkreis. Ein identischer Schaltkreis wird für das invertierende Eingangssignal Vin vorgesehen. Die untere Hälfte des Schaltkreises 300 ist das Spiegelbild der oberen Hälfte.
Der Schaltkreis 300 weist die Funktionen des Summierers 128, Verstärkungselement 192, und des Summierers 194 (siehe 4 und 5B) auf. Die Funktion des Summierers 194 wird durch Schalter 342 und 344 vorgesehen, welche den Ausgang des zweiten Verzögerungselements mit Kondensatoren 316 und 318 jeweils verbinden. Die Spannung Von wird in dem Kondensator 318 während der ersten Taktphase ⌀1 gespeichert und von der Spannung Vb während der zweiten Taktphase ⌀2 subtrahiert. Die Funktion des Summierers 128 wird durch Schalter 312 und 314 vorgesehen, welche den Quantisiererausgang mit Kondensatoren 328 und 330 jeweils verbinden. Die Quantisiererausgangsspannung Yp⌀1 wird zu dem Kondensator 330a während der zweiten Taktphase ⌀2 geliefert und wird zu der Spannung bei Vb hinzugefügt.
Der Verzögerungsschaltkreis 310 ist identisch zu dem Verzögerungsschaltkreis 210 in 6A und wird auf die gleiche Art und Weise betrieben wie diejenige, welche für den Verzögerungsschaltkreis 210 beschrieben wurde. Der Verzögerungsschaltkreis 310 verzögert die Ausgabe des Schaltkreises 300 um einen halben Taktschaltzyklus, oder einen Sampling-Takt-Zyklus. Die Ausgabe des Verstärkers 350b enthält die Ausgabe des Resonator-Schaltkreises 121.
Der Resonator-Schaltkreis 121 hat die folgende Transferfunktion von Vip zu Vop:
Die Transferfunktion von Yxp⌀1 zu Vop ist –N_R(z). In dieser Nomenklatur bezeichnet Yx die Quantisiererausgabe von der ersten (x = 1) oder zweiten (x = 2) Schleife, p oder n bezeichnet ein (+) oder (-) Signal und ⌀1 oder ⌀2 bezeichnet die Taktphase der Quantisiererausgabe. Die Spannungsverstärkung von Yxp⌀1 zu Vop ist –Cs/Cf, das Verhältnis des Kon densators 330a zu dem Kondensator 318a. Somit kann die Verstärkung des Verstärkungselements 192 als k_n = Cs/Cf eingestellt werden.
Nachdem jeder Resonatorabschnitt 120 mit dem Resonator-Schaltkreis 121 implementiert wurde, kann der MASH ADC 100 in 4 als ein Bandpass MASH 4-4 ADC 101 achter Ordnung, wie in 8 gezeigt ist, implementiert werden. Jeder Resonatorabschnitt 120 in 4 wird mit Doppel-Sampling-geschalteter-Kondensator-Resonator-Schaltkreis 121 in 8 ersetzt. Innerhalb des Resonator-Schaltkreises 121 ist die Rückgabe von dem Verzögerungsschaltkreis 310 zu dem Schaltkreis 300 zur Einfachheit nicht gezeigt. Man beachte auch, dass die Rauschunterdrückungslogik 160 in 8 zur Einfachheit nicht gezeigt ist.
Der Quantisierer 140a ist in 4 ist im Quantisierer 141a implementiert, welcher zwei synchrone Komparatoren 390a und 390b enthält. Der Komparator 390a ist mit CLK1 getaktet, welcher die erste Phase ⌀1 hat, und der Komparator 390b ist mit CLK2 getaktet, welcher die zweite Phase ⌀2 hat (siehe 6B). Die differentiellen Eingabesignale zu den Komparatoren 390a und 390b werden durch den Ausgang des Schaltkreises 300b geliefert. Dies ist so, weil der Quantisierer 141a eine Verzögerung eines halben Schalttaktzyklus hat. Die Eingabe zu dem Quantisierer 141a wird genommen bevor der Verzögerungsschaltkreis 310, welcher auch eine Verzögerung eines halben Schalttaktzyklus vorsieht. Auf diese Art und Weise verbunden ist der Quantisierer 141a korrekt in der Zeit ausgerichtet. Jeder Komparator 390 liefert eine differentielle Ausgabe. Der Komparator 390a liefert die differentiellen Ausgabesignale Y1p⌀1 und Y1n⌀1 und der Komparator 390b liefert die differentiellen Ausgabesignale Y1p⌀1 und Y1n⌀2. Die vier Quantisiererausgaben, welche kollektiv als Y1 bezeichnet werden, werden zu Schaltkreisen 300a, 300b und 151 geliefert, wie durch 4 und 8 gezeigt ist.
Unter Bezugnahme auf 4 und 8 kann das Vorwärtsschiebeverstärkungselement 150 in den Schaltkreis 310 eingebaut werden, um das Schaltkreisdesign zu vereinfachen. Unter Bezugnahme auf 4 ist die Verzögerung von dem Ausgang (V2) des Resonators 130b zu X2 1/k₁k₂G und die Verstärkung von dem Ausgang (Y1) des Quantisierers 140a zu X2 is –h/G. Die gesamte Transferfunktion des Vorwärtsschiebeverstärkungselements 150 kann als X2 = Av1·V2 – Av2·Y1 berechnet werden, wobei Av1 = 1/k₁k₂G und Av2 = h/G ist.
Die Verstärkungen k₁, k₂, h und G des Bandpass MASH 4-4 ADC 101 werden für optimales SNR und Einfachkeit der Schaltkreisimpelemtierung ausgewählt. Unter Verwendung von gemischten analogen und digitalen Design-Simulations-Werkzeugen werden die folgenden exemplarischen Werte für die Verstärkungen ausgewählt: k1= 0,5, k2 = 45, h = 2, G = 4 (4)
Andere Werte für Verstärkungen k₁, k₂, h und G können auch verwendet werden und sind innerhalb des Umfangs der vorliegenden Erfindung. Bei Verwendung der Verstärkungswerte wie in Gleichung (4) gezeigt ist, und ein Oversampling-Verhältnis von 32, ist das SNR gegenüber dem Eingabesignalpegel in 9 aufgetragen. Das Peak SNR übertrifft 90 dB.
7B zeigt ein schematisches Diagramm eines exemplarischen Vorwärtsschiebeverstärkungsschaltkreises 151, welches zusammen mit dem Schaltkreis 310 das Vorwärtsschiebeverstärkungselement 150 implementiert. Die Quantisiererausgaben Y1po⌀2, Y1po⌀1, Y1n⌀1 und Y1n⌀2 von dem Quantisierer 141a (siehe 8) werden zu Schaltern 372a, 376a, 376b und 372b jeweils geliefert. Schalter 372a, 376a, 376b und 372b sind mit einem Ende der Kondensatoren 380a, 382a, 382b und 380b verbunden, welche mit den Knoten Va, Vb, Vc und Vd innerhalb des Resonator-Schaltkreises 121 in 7A jeweils verbunden sind. Das andere Ende der Kondensatoren 380a, 382a, 382b und 380b sind mit Schaltern 374a und 384a, 378a und 386a, 378b und 386b und 374b und 384b jeweils verbunden. Schalter 374a, 378a, 378b, 374b, 384a, 386a, 386b und 384b sind auch mit der AC Erdung 202 verbunden.
Die Verstärkungswerte Av1 und Av2 können berechnet und in den Vorwärtsschiebeverstärkungsschaltkreis 151 eingebaut werden. Unter Verwendung der Werte von k₁ = 0,5, k₂ = 0,5, h = 2 und G = 4 von Gleichung (4) werden die Verstärkungswerte Av1 = 1,0 und Av2 = 0,5. Unter Bezugnahme auf die 7A und 7B ist die Verstärkung von dem Ausgang Y1p⌀1 des Quantisierers 141a zu dem nicht-invertierenden Ausgang des Verstärkers 350a durch das Verhältnis der Kondensatoren 382a und 318a, oder Av2 = Cq/Cf = 0,5 bestimmt. Deshalb wird die Kapazität des Kondensators 382a derart synthetisiert, dass sie die Hälfte des Werts des Kondensators 318a ist. Unter Bezugnahme auf 8 wird die Verstärkung des Ausgangs V2p des Resonator-Schaltkreises 121b (korrespondierend zu Vip in 7A) zu den nicht-invertierenden Ausgang des Verstärkers 350a durch das Verhältnis der Kondensatoren 330a und 318a oder Av1 = Cs/Cf = 1,0 bestimmt. Somit ist der Wert des Kondensators 330a derart synthetisiert, dass er die gleiche Kapazität hat wie der Kondensator 318a. Jedoch Implementieren die Kondensatoren 330a und 318a auch das Verstärkungselement 192 (siehe 5B). In dem exemplarischen Ausführungsbeispiel sind die Verstärkungen kn = k₁ = k₂ = 0,5 wie in Gleichung (4) gezeigt ist. Deshalb ist der Kondensator 330a derart ausgewählt, dass er die Hälfte der Kapazität des Kondensators 318a hat.
In dem exemplarischen Ausführungsbeispiel ist der Rauschunterdrückungsschaltkreis 160 in 4 in digitaler Logik implementiert. Für einen Bandpass- MASH ΣΔ ADC achter Ordnung hat das Verzögerungselement 172 eine Transferfunktion von z^–4 und kann mit vier D Flip-Flops implementier sein, welche in einer Kaskade verbunden sind, deren Design und Implementierung im Stand der Technik bekannt ist. Die Transferfunktion des Elements 168 ist N(z) = (1 + z^–2)², welche mit zwei Sum mierern und vier Sätzen von D Flip-Flos implementiert werden kann, deren Implementierung auch im Stand der Technik bekannt ist.
Wie oben stehend ausgeführt, sind Doppel-Sampling-geschalteter-Kondensator-Schaltkreise sehr sensitiv gegenüber Pfadfehlanpassung. Jedoch ist die Pfadfehlanpassung in den Stufen nachfolgend auf die erste Sampling-Stufe rauschgeformt und verursacht kein wahrnehmbares Bild. Unter Bezugnahme auf 8 sind innerhalb des Verzögerungselement- und Summierschaltkreises 300a, welcher in 7A gezeigt ist, nur die Eingangs-Sampling-Kondensatoren 328 und 330 sensitiv gegenüber Fehlanpassung in Kondensatorwerten und nur die Eingangs-Sampling-Schalter 320, 322, 324 und 326 sind sensitiv gegenüber nichtgeraden Taktphasen der Schalttakte. Pfadfehlanpassung kann durch die Verwendung von unten beschriebenen Schaltkreisdesigntechniken minimiert werden.
Unter Bezugnahme auf 3D sieht der Bandpass-MASH 4-4 ADC 101 Rauschformung des Quantisierungsrauschens derart vor, dass die spektralen Komponenten um fs/4 in Richtung DC und fs/2 gedrückt werden. Für optimale Performance soll das Eingabesignal, welches gesampelt wird, nahe zu fs/4 platziert sein. Für Unter-Sampling-Anwendungen, in welchen das Eingabesignal bei einer IF zentriert ist, welche höher ist als die Sampling-Frequenz und die Aliasing-Eigenschaft des Samplings wird verwendet, um das Eingabesignal von IF zu einer niedrigeren Frequenz herunterzukonvertieren, das Eingabesignal soll in der Nähe von IF = (2n + 1)·fs/4 platziert sein, wobei n eine ganze Zahl größer oder gleich Null ist.
V. Alternatives Bandpass-Resonator-Design
Ein Bandpass-Resonator kann durch verschiedene andere Strukturen synthetisiert werden, wovon drei in den 5C–5E gezeigt sind. In dem exemplarischen Ausführungsbeispiel ist der verlustfreie diskrete In tegrator (LDI = lossless discrete integrator) Resonator 132 in 5C mit einem Einfach-Sampling-geschalteter-Kondensator-LDI-Resonator-Schaltkreis 402 in 10A implementiert, der Vorwärts-Euler-(FE)-Resonator 133 in 5D ist mit dem Einfach-Sampling-geschalteter-Kondensator-FE-Resonator-Schaltkreis 403 in 10B implementiert, und der zweipfadige verschachtelte Resonator 134 in 5E ist mit dem pseudo-zweipfadigen geschalteten Kondensator-Resonator-Schaltkreis 502 in 10C und dem Resonator-Schaltkreis 503 mit zwei unabhängingen Pfaden in 10E–10F implementiert. Dies sind exemplarische Implementierungen der Resonatoren 132, 133 und 134. Andere Implementierungen, welche Schaltkreistechniken verwenden, welche in Tabelle 2 aufgelistet sind, sind innerhalb des Umfangs der vorliegenden Erfindung.
Eine Implementierung des Verzögerungs-Zellen-basierten-Resonators 132 unter Verwendung von Einfach-Sampling-geschalteter-Kondensator-Schaltkreis ist in 10A gezeigt. Innerhalb des ersten Abschnitts des LDI Resonator-Schaltkreises 402 wird das Eingabesignal Vip zu dem Schalter 414a geliefert. Der Schalter 414a ist mit einem Ende des Kondensators 422a und dem Schalter 418a verbunden. Das andere Ende des Kondensators 422a ist mit Schaltern 424a und 426a verbunden. Schalter 418a und 424a sind auch mit der AC Erdung 202 verbunden. Schalter 426a und 430a und ein Ende des Kondensators 436a sind mit dem invertierenden Eingang des Verstärkers 450a verbunden. Das andere Ende des Kondensators 436a ist mit Schaltern 440a und 444a verbunden. Der Schalter 440a ist auch mit der AC Erdung 202 verbunden und der Schalter 444a ist auch mit dem nicht-invertierenden Ausgang des Verstärkers 450a verbunden. Der Schalter 430a ist auch mit dem Schalter 432a und einem Ende des Kondensators 434a verbunden. Das andere Ende des Kondensators 434a ist mit Schaltern 438a und 442a verbunden. Schalter 432a und 438a sind auch mit der AC Erdung 202 verbunden und der Schalter 442a ist auch mit dem nicht-invertierenden Ausgang des Verstärkers 450a verbunden.
Ein zweiter Abschnitt welcher identisch zu dem ersten Abschnitt (Sekunde) ist, ist in Kaskade mit dem ersten Abschnitt verbunden. Der Ausgang des zweiten Abschnitts wird zu dem ersten Abschnitt zurückgeliefert. Der invertierende Ausgang des Verstärkers 450b ist mit dem Schalter 412a verbunden. Der Schalter 412a ist auch mit dem Schalter 416a und einem Ende des Kondensators 420a verbunden. Der Schalter 416a ist auch mit der AC Erdung 202 verbunden. Das andere Ende des Kondensators 420a ist mit den Schaltern 424a und 426a verbunden. Der LDI-Resonator-Schaltkreis 402 ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des LDI-Resonator-Schaltkreises 402 ist ein Spiegelbild der oberen Hälfte. Der Ausgang des Verstärkers 450b enthält den Ausgang des Resonator-Schaltkreises 402.
Der LDI-Resonator-Schaltkreis 402 ist mit der Sampling-Frequenz getaktet. Der LDI-Resonator-Schaltkreis 402 hat eine Resonanz-Frequenz, welche eine Funktion der Sampling-Frequenz und der Kondensatorverhältnisse ist: Die Transferfunktion des LDI-Resonator-Schaltkreises 402 ist:
wobei CS = CH = Ci und β = Cf/Cs. Durch Verändern von β können die Nullen der Rauschtransferfunktion H(z) für einen ΣΔ ADC unter Verwendung von LDI-Resonatoren um fs/4 gespreizt werden. Der LDI-Resonator-Schaltkreis 402 ist nicht effektiv für ein Oversampling-Verhältnis von mehr als 16 aufgrund der Sensitivität bezüglich Kondensatorfehlanpassung.
Eine Implementierung des FE Resonators 133 unter Verwendung von Einfach-Sampling-geschalteter-Kondensator-Schaltkreis ist in 10B gezeigt. Innerhalb des ersten Abschnitts des FE Resona tor-Schaltkreises 403 wird das Eingabesignal Vip zu dem Schalter 472a geliefert. Der Schalter 472a ist mit einem Ende des Kondensators 476a und dem Schalter 474a verbunden. Das andere Ende des Kondensators 476a ist mit Schaltern 478a und 482a und einem Ende des Kondensators 480a verbunden. Schalter 474a und 478a sind auch mit der AC Erdung 202 verbunden. Der Schalter 482a ist auch mit dem invertierenden Eingang des Verstärkers 490a verbunden. Der Kondensator 484a ist mit dem invertierenden Eingang und dem nicht-invertierenden Ausgang des Verstärkers 490a verbunden.
Ein zweiter Abschnitt, welche identisch ist zu dem ersten Abschnitt, ist in Kaskade mit dem ersten Abschnitt verbunden. Die Ausgabe des zweiten Abschnitts wird zu dem ersten Abschnitt zurückgegeben. Der invertierende Ausgang des Verstärkers 490b ist mit dem Schalter 488c verbunden. Der Schalter 488c ist mit dem Schalter 486c und dem anderen Ende von Kondensatoren 480a und 480c verbunden. Der Schalter 486c ist auch mit der AC Erdung 202 verbunden. Der FE Resonator-Schaltkreis 403 ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des FE Resonator-Schaltkreises 403 ist ein Spiegelbild der oberen Hälfte. Die Ausgabe des Verstärkers 490b enthält die Ausgabe des Resonator-Schaltkreises 403.
Der FE Resonator-Schaltkreis 403 ist mit der Sampling-Frequenz getaktet. Der FE-Resonator-Schaltkreis 403 hat eine Resonanz-Frequenz, welche eine Funktion der Sampling-Frequenz und der Kondensatorverhältnisse ist. Die Transferfunktion des FE Resonator-Schaltkreises 403 ist:
wobei Cf1 = Cf2 = Cf, Cs1 = Cs2 = Ci1 = Ci2 = Ci und β = Cf/Ci. Durch Veränderung von β können die Nullen der Rauschtransferfunktion H(z) für einen ΣΔ ADC unter Verwendung von FE Resonatatoren um fs/4 gespreizt werden. Der FE Resonator-Schaltkreis 403 hat eine schnellere Einstellzeit als der LDI-Resonator-Schaltkreis 402.
Eine Implementierung des zweipfadigen verschachtelten Resonators 132 unter Verwendung von pseudozweipfadigem Einfach-Sampling-geschalteter-Kondensator-Schaltkreisen ist in 10C gezeigt. Innerhalb des Resonaotor-Schaltkreises 502 wird das Eingabesignal Vip zu dem Schalter 512a geliefert. Der Schalter 512a ist mit einem Ende des Kondensators 416a und dem Schalter 514a verbunden. Das andere Ende des Kondensators 516a ist mit Schaltern 518a und 520a verbunden. Schalter 514a und 518a sind auch mit der AC Erdung 202 verbunden. Schalter 520a und 524a und ein Ende des Kondensators 534a sind mit dem invertierenden Eingang des Verstärkers 550 verbunden. Das andere Ende des Kondensators 534a ist mit Schaltern 540a und 546a verbunden. Der Schalter 540a ist auch mit der AC Erdung 202 verbunden und der Schalter 546a ist auch mit dem nicht-invertierenden Ausgang des Verstärkers 550 verbunden. Der Schalter 524a ist auch mit Schaltern 522a, 526a und 528a verbunden. Der Schalter 522a ist auch mit dem nicht-invertierenden Eingang des Verstärkers 550 verbunden. Schalter 526a und 528a sind auch mit einem Ende von Kondensatoren 530a und 532a verbunden. Das andere Ende des Kondensators 530a ist mit Schaltern 536a und 542a verbunden. Das andere Ende des Kondensators 532a ist mit Schaltern 538a und 544a verbunden. Schalter 536a und 538a sind auch mit der AC Erdung 202 verbunden und Schalter 542a und 544a sind auch mit dem nichtinvertierenden Ausgang des Verstärkers 550 verbunden. Der Resonator-Schaltkreis 502 ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des Resonator-Schaltkreises 502 ist ein Spiegel bild der oberen Hälfte. Die Ausgabe des Verstärkers 550 enthält die Ausgabe des Resonator-Schaltkreises 502.
Der Resonator-Schaltkreis 502 ist mit der Sampling-Frequenz getaktet. Der Resonator-Schaltkreis 502 hat eine Resonanz-Frequenz, welche eine Funktion der Sampling-Frequenz und der Kondensatorverhältnisse ist. Der Vorteil des Resonator-Schaltkreises 502 ist, dass nur ein Verstärker 550 für nur zwei Verzögerungen benötigt wird. Die Nachteile sind die Bedarfe für acht Taktphasen und der Bedarf, den Resonator-Schaltkreis 502 mit der Sampling-Frequenz zu betreiben. Die benötigten Taktsignale für den Resonator-Schaltkreis 502 sind in 10C gezeigt. Die Transferfunktion des Resonator-Schaltkreises 502 ist:
Der zweipfadige verschachtelte Resonator 134 kann auch unter Verwendung des Einfach-Sampling-geschalteter-Kondensator-Schaltkreises mit zwei unabhängigen Pfaden, wie in den 10E–10F gezeigt ist, implementiert sein. Innerhalb des Resonator-Schaltkreises 503a wird das Eingabesignal Vip zu dem Schalter 562a geliefert. Der Schalter 562a ist mit dem einen Ende des Kondensators 566a und dem Schalter 564a verbunden. Das andere Ende des Kondensators 566a ist mit Schaltern 568a und 570a verbunden. Schalter 564a und 568a sind auch mit der AC Erdung 202 verbunden. Der Schalter 570a und ein Ende des Kondensators 578a sind mit dem invertierenden Eingang des Verstärkers 590a verbunden. Das andere Ende des Kondensators 578a ist mit dem nicht-invertierenden Ausgang des Verstärkers 590a verbunden. Der Schalter 574a ist mit dem nicht-invertierenden Eingang des Verstärkers 590a verbunden. Der Schalter 574a ist mit dem Schalter 572 und dem einen Ende des Kondensators 576a verbunden. Das andere Ende des Kondensators 576a ist mit Schaltern 580a und 582a verbunden. Schalter 572a und 578a sind auch mit der AC Erdung 202 verbunden. Der Schalter 582a ist auch mit dem nicht-invertierenden Ausgang des Verstärkers 590a verbunden. Der nicht-invertierende Ausgang des Verstärkers 590a ist mit dem Schalter 584a verbunden. Das andere Ende des Schalters 584a enthält das Ausgabesignal Vop.
Der Resonator-Schaltkreis 503a ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des Resonator-Schaltkreis 503a ist ein Spiegelbild der oberen Hälfte. Der Resonator-Schaltkreis 503a enthält einen Signalpfad des Eingabesignals. Ein identischer Resonator-Schaltkreis 503b enthält den zweiten Signalpfad. Der Resonator-Schaltkreis 503b ist auf die gleiche Art und Weise wie der Resonator-Schaltkreis 503a verbunden, aber die Schalter werden bei den alternativen Taktphasen betrieben.
Der Resonator-Schaltkreis 503 ist mit halben Sampling-Frequenzen getaktet. Der Resonator-Schaltkreis 503 hat eine Resonanz-Frequenz, welche eine Funktion der Sampling-Frequenz und der Kondensatorverhältnisse ist. Der Resonator-Schaltkreis 503 hat eine schnelle Einstellzeit. Jedoch ist es aufgrund der zwei unabhängigen Pfade schwieriger, Pfadanpassung zu erhalten. Die Transferfunktion des Resonator-Schaltkreises 503 ist:
VI. Multi-Sampling-Bandpass-Resonator-Design
Der Doppel-Sampling-geschalteter-Kondensator-Bandpass-Resonator-Schaltkreis der vorliegenden Erfindung kann weiter auf Multi-Sampling-Resonator-Schaltkreise erweitert werden. Ein schematisches Diagramm eines exemplarischen Vierfach-Sampling-geschalteter-Kondensator-Resonator-Schaltkreises 802 ist in 10G gezeigt. 10G zeigt nur die obere Hälfte des Resonator-Schaltkreises 802. Die untere Hälfte, auf welche das Vin des differentiellen Eingangs angewendet wird, ist identisch zu der oberen Hälfte und ist zur Einfachheit nicht gezeigt.
Innerhalb des Resonator-Schaltkreises 802 wird das Eingabesignal Vip zu vier Signalpfaden geliefert, der erste Signalpfad durch Schalter 820a. Der Schalter 820a ist mit einem Ende des Kondensators 824a und dem Schalter 826a verbunden. Der Schalter 826a ist mit dem Quantisierer-Ausgang Yxpi⌀1 verbunden. Das andere Ende des Kondensators 824a ist mit Schaltern 822a und 830a und einem Ende des Kondensators 828a verbunden. Der Schalter 822a ist auch mit der AC Erdung 202 verbunden und der Schalter 830a ist auch mit dem invertierenden Eingang des Verstärkers 850a verbunden. Das andere Ende des Kondensators 828a ist mit Schaltern 832a und 834a verbunden. Der Schalter 832a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 850a verbunden, und der Schalter 834a ist auch mit dem invertierenden Ausgang des Verstärkers 850a verbunden.
Der Betrieb des ersten Signalpfads in dem Resonator-Schaltkreis 802 kann wie folgt beschrieben werden. Während der ersten Taktphase ⌀1 werden Schalter 820a und 822a angeschaltet und der Kondensator 824a wird mit dem Eingabesignal Vip geladen. Während der dritten Taktphase ⌀3 werden Schalter 820a und 822a ausgeschaltet und Schalter 826a, 830a und 834a werden angeschaltet. Das Signal Yxp⌀1 und die Spannung über dem Kondensator 824a werden um das Verhältnis von Kondensatoren 824a und 828a (Cs/Cf) skaliert und zu dem nichtinvertierenden Ausgang des Verstärkers 850a geliefert. Auch während der ersten Taktphase ⌀1 wird der Schalter 832a angeschaltet und das Signal von dem invertierenden Ausgang des Verstärkers 850a wird zurückgegeben, wodurch der Kondensator 828a geladen wird. Die Spannung über dem Kondensator 828a wird bei dem nicht-invertierenden Ausgang des Verstärkers 850a während der dritten Taktphase ⌀3 reflektiert bzw. spiegelt sich dort wieder. Die nicht-invertierenden Ausgaben von Verstärkern 850a und 850b enthalten jeweils die Ausgaben Vop13 und Vop23, welche zu dem nächsten Resonatorabschnitt geliefert werden.
Die anderen drei Signalpfade werden auf ähnliche Art und Weise wie in 10C gezeigt ist verbunden. Die anderen drei Signalpfade werden auch auf ähnlich Art und Weise wie der erste Signalpfad betrieben. Jedoch werden die Schalter in den anderen drei Signalpfade mit Schalttakten getaktet, welche unterschiedliche Phasen haben, wie in 10H gezeigt ist. Somit wird jeder Schalter in dem Resonator-Schaltkreis 802 alle vier Sampling-Taktzyklen an- und ausgeschaltet. Es erlaubt den Verstärkern 850 mehr Zeit, um sich auf den endgültigen Wert einzustellen. Auf eine andere Art und Weise betrachtet, kann ein Verstärker, welcher eine spezifizierte Performance hat, verwendet werden, um einen ΣΔ ADC zu implementieren, welcher effektiv mit der vierfachen Schaltfrequenz gesampelt ist. Jedoch können Pfadfehlanpassung aufgrund von Fehlanpassung in Kondensatorwerten, ungerade Taktphasen der Schalttakte, und Verstärkerfehlanpassung verursachen, dass Bilder in der ADC Ausgabe auftreten.
VII. Mulit-Sampling-ΣΔ ADC Design
11 zeigt ein Blockdiagramm eines spezifischen Ausführungsbeispiels eines Multi-Sampling-ΣΔ ADC 102 welcher N-Sampling unterstützt, wo bei N zwei, vier, acht oder irgendeine andere ganze Zahl ist. ΣΔ ADC 102 kann einen Bandpass-MASH 4-4 ADC achter Ordnung, einen Tiefpass-MASH 2-2 ADC vierter Ordnung, oder ΣΔ ADCs von anderen Typen und Ordnungen implementieren, abhängig von dem Design des Streifenfilters. Ein ΣΔ ADC niedrigerer Ordnung kann unter Verwendung von nur der ersten Schleife ausgebildet werden, welche aus Schleifenabschnitten 122a und 122b und einen Quantisierer 142a besteht oder nur aus der zweiten Schleife, welche aus Schleifenabschnitten 122c und 122d und einem Quantisierer 142b besteht. Ein ΣΔ ADC höherer Ordnung kann auch unter Verwendung von zusätzlichen Schleifen und/oder Schleifenabschnitten (nicht gezeigt in 11) ausgebildet werden.
Wie in 11 gezeigt ist, wird ein differentielles Eingabesignal Vadc zu dem Eingang des Schleifenabschnitts 122a geliefert. Der Ausgang des Schleifenabschnitts 122a ist mit dem Eingang des Schleifenabschnitts 122b verbunden und der Ausgang des Schleifenabschnitts 122b ist mit dem Eingang des Quantisierers 142a verbunden. Die Ausgabe des Quantisierers 142a enthält die Ausgabe der ersten Schleife, und wird zu Schleifenabschnitten 122a und 122b und einem Vorwärtsschiebeverstärkungsschaltkreis 152 geliefert. Die zweite Schleife ist ähnlich zu der ersten Schleife konfiguriert. Die Ausgabe des Schleifenabschnitts 122b und die Ausgabe des Vorwärtsschiebeverstärkungsschaltkreises 152 werden zu dem Eingang des Schleifenabschnitts 122c geliefert. Die Ausgabe des Schleifenabschnitts 122c ist mit dem Eingang des Schleifenabschnitts 122d verbunden und der Ausgang des Schleifenabschnitts 122b ist mit dem Eingang des Quantisierers 142b verbunden. Die Ausgabe des Quantisierers 142b enthält die Ausgabe der zweiten Schleife und wird zu Schleifenabschnitten 122c und 122d geliefert.
Wenn mehrere Schleifen betrieben werden, wird die Ausgabe von jeder Schleife zu einer Rauschunterdrückungslogik (nicht in 11 gezeigt) geliefert, welche die Schleifenausgaben kombiniert, um die ΣΔ ADC Ausgabe vorzusehen. Die Rauschunterdrückungslogik kann ähnlich zu der Rauschunterdrückungslogik 160 implementiert sein, welche in 4 gezeigt ist.
Jeder Schleifenabschnitt 122 weist einen Summierer 301 auf, welcher mit einem Verzögerungsschaltkreis 311 verbunden ist. Jeder Summierer 301 empfängt und subtrahiert die Quantisiererausgabe YxN (wobei x die Schleifennummer bezeichnet, d.h. 1 oder 2 in 11) von dem Schleifenabschnittseingang (Vadc oder Vy, wobei y die Schleifenabschnittsnummer bezeichnet, d.h. 1, 2, oder 3 in 11). Der Summierer 301c des ersten Schleifenabschnitts in der zweiten Schleife empfängt auch und kombiniert die Ausgabe von dem Vorwärtsschiebeverstärkungsschaltkreis 152. Verzögerungsschaltkreise 311 implementieren die gewünschte Transferfunktion (z.B. einen Tiefpassfilter, einen Resonator oder andere Funktionen). Verzögerungsschaltkreise 311 sind mit N-Sampling-Schaltkreisen implementiert und können in anderen Ausführungsbeispielen unter Verwendung von geschalteter-Kondensatoranalog-Schaltkreisen implementiert sein. Jeder Summierer 301 kann auch in dem zugeordneten Verzögerungsschaltkreis 311 integriert sein, wie unten stehend beschrieben ist.
12A zeigt ein schematisches Diagramm eines spezifischen Ausführungsbeispiels eines Vierfach-Sampling-Resonator-Schaltkreises 900, welcher verwendet werden kann, um einen Bandpass- ΣΔ ADC zu implementieren. Der Resonator-Schaltkreis 900 weist vier Pfade auf, und wird manchmal als ein Vier-Pfad-Resonator bezeichnet. Der Resonator-Schaltkreis 900 kann verwendet werden, um den Summierer 301 und den Verzögerungsschaltkreis 311 eines Schleifenabschnitts 122 in 11 zu implementieren. Zur Klarheit ist der Resonator-Schaltkreis 900 in einem einfach abgeschlossenen Schaltkreis gezeigt. Jedoch kann der Resonator als ein differentieller Schaltkreis für bessere Linearität und Rauschperformance implementiert sein, und ist typischerweise so implementiert. Für eine differentielle Schaltkreisimplementierung wird ein ähnlicher Satz von Schaltern und Kondensatoren für die komplementären Signalpfade vorgesehen, welche mit den nicht-invertierenden Eingängen der Verstärker in ähnlicher Art und Weise verbunden sind, wie diejenige, welche für den Resonator-Schaltkreis 121 in 7A gezeigt ist.
Wie in 12A gezeigt ist, wird das Eingabesignal Vip zu vier Signalpfaden geliefert. Die ersten und zweiten Signalpfade werden über einen Verstärker 950a geliefert und die dritten und vierten Signalpfade werden über einen Verstärker 950b geliefert. Die Ausgänge der Signalpfade sind miteinander verbunden und liefern das Ausgabesignal Vop.
In dem ersten Signalpfad empfängt ein Ende eines Schalters 920a das Eingabesignal Vip und das andere Ende des Schalters 920a ist mit einem Ende eines Schalters 912a und einem Ende des Kondensators 928a verbunden. Das andere Ende des Schalters 912a empfängt eine Ausgabe von einem Quantisierer (Yx⌀1), und das andere Ende des Kondensators 928a ist mit einem Knoten Va verbunden. Ein Schalter 922a ist zwischen dem Knoten Va und der AC Erdung 202 verbunden und ein Schalter 932a ist zwischen dem Knoten Va und einem invertierenden Eingang des Verstärkers 950a verbunden. Ein Ende eines Kondensators 916a ist mit dem Knoten Va verbunden und das andere Ende des Kondensators 916a ist mit einem Ende 936a und 942a verbunden. Der Ausgang des Verstärkers 950a ist mit dem anderen Ende des Schalters 936a und mit einem Eingang eines Invertierers 944a verbunden. Der Ausgang des Invertierers 944a ist mit dem anderen Ende des Schalters 942a verbunden. Die zweiten, dritten und vierten Signalpfade sind jeweils auf ähnliche Art und Weise wie der erste Signalpfad konfiguriert, wie in 12A gezeigt ist.
Jeder der Schalter in dem Resonator-Schaltkreis 900 ist mit einer von vier Phasen des Sampling-Takts getaktet. Die Taktphase für jeden Schalter ist durch die eingekreisten Zahlen 1, 2, 3 oder 4, welche nahe zu dem Schalter angeordnet sind, identifiziert.
Der Resonator-Schaltkreis 900 kann auch die Summierfunktion des Summierers 301 in 11 implementieren. Die Quantisiererausgaben Yx⌀1, Yx⌀2, Yx⌀3 und Yx⌀4 (wobei x wiederum die Schleifennummer bezeichnet, d.h. 1 oder 2) für die vier Phasen des Sampling-Takts werden zu Schaltern 912a, 912b, 912c und 912d jeweils geliefert. Für den Schleifenabschnitt 122c werden die vier Ausgaben von dem Vorwärtsschiebeverstärkungsschaltkreis 152 zu Knoten Va, Vb, Vc und Vd geliefert. Die Zwischenverbindung ist ähnlich zu derjenigen, welche oben für den Resonator-Schaltkreis 121 beschreiben ist.
12B zeigt ein schematisches Diagramm eines Ausführungsbeispiels eines Quantisierers 960. Der Quantisierer 960 kann verwendet werden, um Quantisierer 142a und 142b in 11 zu implementieren. Der Quantisierer 960 ist ausgebildet, um zusammen mit einem Vierfach-Sampling-Resonator-Schaltkreis verwendet zu werden, und enthält vier synchrone Komparatoren 962a bis 962d. Die nicht-invertierenden Eingänge der Komparatoren 962a bis 962d sind zusammen verbunden und empfangen das Quantisierer-Eingabe-Signal, welches die Schleifenabschnittsausgabe Vop ist. Die invertierenden Eingänge der Komparatoren 962a bis 962d sind miteinander verbunden und mit einer AC Erdung 202 verunden. Jeder Komparator 962 ist mit einer von vier Phasen des Sampling-Takts getaktet und liefert eine jeweilige Ausgabe. Insbesondere ist der Komparator 962a mit dem Taktsignal CLK1 getaktet, welches die erste Taktphase hat und liefert eine Quantisiererausgabe Y⌀1, der Komparator 962b ist mit dem Taktsignal CLK2 getaktet, welches die zweite Taktphase hat und liefert eine Quantisiererausgabe Y⌀2, der Komparator 962c ist mit dem Taktsignal CLK3 getaktet, welches die dritte Taktphase hat und liefert eine Quantisiererausgabe Y⌀3 und der Komparator 962d ist mit dem Taktsignal CLK4 getaktet, welches die vierte Taktphase hat und liefert eine Quantisiererausgabe Y⌀4. Die vier Quantisiererausgaben Y⌀1, Y⌀2, Y⌀3 und Y⌀4 werden kollektiv entweder als Y1N oder Y2N in 11 bezeichnet, abhängig davon, ob der Quantisierer in der ersten oder zweiten Schleife angeordnet ist.
Unter Bezugnahme auf 11 sind in einem Ausführungsbeispiel die Taktsignale CLK1, CLK2, CLK3 und CLK4 für die Quantisierer 142a und 142b leicht von den Taktsignalen, welche zu den Verzögerungselementen 311a bis 311d geliefert werden verzögert. Die leichte Verzögerung erklärt die Aufbauzeit der Komparatoren, welche verwendet werden, um Quantisierer 142 zu implementieren. Auch kann abhängig von der Architektur eine volle Verzögerung oder ein Teil der Verzögerung der Quantisiererzeitgebung zugeordnet werden. Innerhalb eines einzigen bestimmten Zyklus führt jeder Quantisierer eine Entscheidung auf dem Eingabesignal durch, liefert einen Datenwert, welcher anzeigend ist für das Eingabesignal, und gibt den Datenwert zurück zu den Verzögerungselement/dem Verzögerungselement innerhalb der Schleife.
Zur Klarheit ist der Quantisierer 960 als ein einfach abgeschlossener Schaltkreis gezeigt, wobei die invertierenden Eingänge von Komparatoren 962a bis 962d mit der AC Erdung 202 verbunden sind. Ein differentieller Quantisierer kann durch Vorsehen des positiven Eingabesignals Vop zu den nicht-invertierenden Eingängen der Komparatoren und dem negativen Eingagbesignal Von zu den invertierenden Eingängen der Komparatoren implementiert werden. Jeder Komparator kann auch ausgebildet sein, um ein differentielles Ausgabesignal zu liefern.
12C zeigt ein Diagramm eines Ausführungsbeispiels des Taktsignals, welches für einen Vierfach-Sampling- ΣΔ ADC verwendet wird. Ein Master-Takt CLK wird verwendet, um vier Phasen eines Sampling- oder Schalttakts zu generieren, wobei die Phasen durch die eingekreisten Zahlen 1, 2, 3 und 4 über den Taktkanten identifiziert sind. Das Taktsignal CLK1 hat die erste Taktphase, das Taktsignal CLK2 hat die zweite Taktphase, das Taktsignal CLK3 hat die dritte Taktphase und das Taktsignal CLK4 hat die vierte Taktphase. Wie in 12C gezeigt ist, sind die Taktsignale CLK1 und CLK3 komplementär, und die Taktsignale CLK2 und CLK4 sind komplementär. In einigen Ausführungsbeispielen können die Taktsignale CLK1, CLK2, CLK3 und CLK4 mit Pulsen ähnlich zu denjenigen, welche in 10A gezeigt sind, generiert werden.
Der Vorwärtsschiebe- bzw. Feed-Forward-Verstärkungsschaltkreis 152 kann ähnlich zu dem Vorwärtsschiebeverstärkungsschaltkreis 151 in 7B mit mehreren Modifikationen implementiert sein. Insbesondere werden die Signale Y1p⌀2, Y1p⌀1, Y1n⌀1 und Y1p⌀2 durch die Signale Y1⌀1, Y1⌀2, Y1⌀3 und Y1⌀4 jeweils von dem Quantisierer 142a ersetzt. Zusätzlich sind Schalter 372, 374a und 386a durch die erste Phase des Sampling-Takts getaktet, Schalter 736a, 378a, und 384a sind durch die dritte Phase des Sampling-Takts getaktet, Schalter 736b, 378b und 384b sind durch die zweite Phase des Sampling-Takts getaktet und Schalter 372b, 374b und 386b sind durch die vierte Phase des Sampling-Takts getaktet.
Unter Bezugnahme auf 11 kann das Vorwärtsschiebeverstärkungselement 152 in den Schleifenabschnitt 122c für die Einfachheit des Schaltkreises-Designs eingebaut sein. Unter Bezugnahme auf 4 ist die Verstärkung von dem Ausgang V2 des Schleifenabschnitts 120b zu X2 1/k₁k₂G und die Verstärkung von dem Ausgang Y1 des Quantisierers 140a zu X2 is –h/G. Die gesamte Transferfunktion des Vorwärtsschiebeverstärkungselements 142 kann als X2 = Av1·V2 – Av2·Y1 berechnet werden, wobei Av1 = 1/k₁k₂G und Av2 = h/G ist.
Die Verstärkungen k₁, k₂, h und G eines Bandpass-MASH 4-4 ADC sind für höheres SNR und die Einfachheit der Schaltkreisimplementierung ausgewählt. Unter Verwendung von gemischten analogen und digitalen Designsimulationswerkzeugen werden die folgenden Werte für die Verstärkungen ausgewählt:
Andere Werte für die Verstärkungen k₁, k₂, h und G können auch verwendet werden und sind innerhalb des Umfangs der vorliegenden Erfindung.
13 zeigt einen Graph der spektralen Antwort eines Bandpass ΣΔ ADC achter Ordnung. Dieser Graph wird unter Verwendung der in Gleichung (9) gezeigten Verstärkungswerte und eines Oversampling-Verhältnisses von 40 erhalten (d.h. OSR = 100 MHz/(2×1,25 MHz)).
VIII Minimieren des Leistungsverbrauchs
In vielen Anwendungen, wie einem CDMA Kommunikationssystem ist Leistungsverbrauch eine wichtige Design-Überlegung aufgrund der portablen Natur des Telefons in welchen sich der ΣΔ ADC der vorliegenden Erfindung befindet. Der ΣΔ ADC kann ausgebildet sein, um den Leistungsverbrauch zu minimieren, in dem es ermöglicht wird, dass ausgewählte Abschnitte des ΣΔ ADC abgeschaltet werden, wenn hoher dynamischer Bereich nicht benötigt wird. Zusätzlich kann der ΣΔ ADC ausgebildet sein, um die Einstellung des Vorspannstroms basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance zu erlauben.
In dem exemplarischen Ausführungsbeispiel liefert der ΣΔ ADC eine Auflösung von 12 Bit. Dieses Design nimmt den Signalpegel im schlechtes ten Fall in den ΣΔ ADC vorweg. Für CDMA Anwendungen wird ungefähr eine Auflösung von 4 Bit für das gewünschte Signal (z.B. das CDMA Signal) benötigt, und die verbleibenden 8 Bits der Auflösung sind für Falschsignale von großer Amplitude (oder Störern) und für AGC Steuerung reserviert. In dem exemplarischen Ausführungsbeispiel wird die Auflösung von 12 Bit durch die zweischleifige MASH 4-4 Architektur vorgesehen. Unter Bezugnahme auf 4 sieht die Schleife 110a einen hohen dynamischen Bereich und niedriges Grundrauschen vor. Die Schleife 110b sieht zusätzlichen Dynamikbereich vor, aber hat ein etwas höheren Grundrauschen (noise floor) als die Schleife 110a. Das niedrigere Grundrauschen der Schleife 110a ist das Ergebnis des Aufweisens von größeren Kondensatoren und Vorspannung der Verstärker innerhalb der Schleife 110a mit höherem Bias- bzw. Vorspannstrom.
In der vorliegenden Erfindung kann jede Schleife selektiv abgeschaltet werden, basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance um den Leistungsverbrauch zu minimieren. Ferner kann der Vorspannstrom des Verstärkers innerhalb von jedem Resonator 130 basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance eingestellt werden. Wenn hoher Dynamikbereich benötigt wird, wird die ADC Eingabe zu der Schleife 110a geliefert, der Vorspannstrom von allen Verstärkern wird hoch eingestellt und der MASH ADC 100 wird auf die oben beschriebene Art und Weise betrieben. Situation kann aus einer ADC Eingabe herrühren, welche das CDMA Signal und zwei große Störer bei +58 dBc enthält, oder von einer ADC Eingabe, welche das CDMA Signal und einen großen Störer bei +72 dBc enthält. Diese Anforderungen sind durch den „TIA/EIA/IS-98-A Intermodulation Spurious Response Attenuation" nachfolgend als der IS-98-A Standard spezifiziert. In der Praxis tritt diese Situation unregelmäßig auf. Ein spezifisches Beispiel, ein 13-Bit-MASH ADC, welcher einen Dynamikbereich von ungefähr 78 dB hat, kann verwendet werden, um 20 dB von SNR vorzusehen, und um einen Einzeltonstörer von bis zu +52 dBc oder einen Zweitonstörer von bis zu +52 dBc handhaben zu können.
Wenn sich die Störungsamplitude verringert, wird hoher Dynamikbereich nicht benötigt. Wenn dies auftritt, kann die Schleife 110b abgeschaltet werden und die Ausgabe Y1 von der Schleife 110a enthält die ΣΔ ADC Ausgabe. Alternativ kann die Schleife 110a abgeschaltet werden und die ADC Eingabe kann zu der Schleife 110b geliefert werden und die Ausgabe Y2 von der Schleife 110b enthält die ΣΔ ADC Ausgabe. Somit können ein bis zwei Schleifen aktiviert werden, um den benötigten Dynamikbereich vorzusehen.
Der Vorspannstrom des Verstärkers in jedem Resonator 130 kann eingestellt werden, um den Leistungsverbrauch zu minimieren während die benötigte Performance vorgesehen wird. In dem exemplarischen Ausführungsbeispiel ist die Schleife 110a ausgebildet um maximal 110 mA von Vorspannstrom zu verbrauchen und die zweite Schleife 110b ist ausgebildet, um maximal 8 mA von Vorspannstrom zu verbrauchen. In dem exemplarischen Ausführungsbeispiel ist innerhalb der Schleife 110a der Verstärker innerhalb des Resonators 130a ausgebildet um 6 mA zu verbrauchen und der Verstärker innerhalb des Resonators 130b ist ausgebildet, um 4 mA zu verbrauchen. Wenn hoher Dynamikbereich benötigt wird, wird der Vorspannstrom für jeden Verstärker hoch eingestellt. Wenn hoher Dynamikbereich nicht benötigt wird, kann der Vorspannstrom verringert werden. Zum Beispiel kann der Vorspannstrom des Verstärkers innerhalb des Resonators 130a von 6 mA herunter auf 2 mA verringert werden und der Vorspannstrom des Verstärkers innerhalb des Resonators 130b kann von 4 mA auf 2 mA verringert werden. Ähnlich kann der Vorspannstrom der Verstärker innerhalb der Schleife 110b demgemäß verringert werden, wenn hoher Dynamikbereich benötigt wird.
Das Einstellen des Verstärkervorspannstroms kann unabhängig vom Abschalten der Schleife durchgeführt werden oder kann zusammen mit dem Abschalten der Schleife durchgeführt werden. Tatsächlich können Analy se und Messungen durchgeführt werden, um den Dynamikbereich von verschiedenen Konfigurationen des ΣΔ ADC sicherzustellen. Dann kann basierend auf dem benötigten Dynamikbereich der ΣΔ ADC dementsprechend konfiguriert werden. Die verschiedenen Verfahren, welche verwendet werden, um den ΣΔ ADC zu konfigurieren und den Leistungsverbrauch zu minimieren sind innerhalb des Umfangs der vorliegenden Erfindung.
In dem exemplarischen Ausführungsbeispiel kann der benötigte Dynamikbereich durch Messung des Leistungspegels des gewünschten Signals (z.B. des CDMA Signals) und des Leistungspegels der ADC Eingabe abgeschätzt werden. Der Leistungspegel der ADC Eingabe kann durch einen Leistungsdetektor gemessen werden. Der Leistungsdetektor kann auf die im Stand der Technik bekannten Art und Weise implementiert sein. Der Leistungspegel des gewünschten Signals kann durch Berechnung des RSSI des gewünschten Signals gemessen werden, nachdem die digitale Signalverarbeitung ungewünschte Bilder und Falschsignale empfangen hat. Die RSSI Messung ist in U.S. Patent Nr. 5,107,225 benannt „HIGH DYNAMIC RANGE CLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT" erteilt am 21. April 1992, dem Bevollmächtigten der vorliegenden Erfindung zugeordnet und durch Referenz hierin aufgenommen, detailliert beschrieben. Alternativ kann der benötigte Dynamikbereich basierend auf dem Betriebsmodus des Empfängers in welchen der ΣΔ ADC enthalten ist, bestimmt werden.
IX. Andere Überlegungen
Doppel-Sampling-geschalteter-Kondensator-Schaltkreise für den ΣΔ ADC der vorliegenden Erfindung sind sensitiv gegenüber Pfadfehlanpassung, welche von Fehlanpassung in Kondensatorwerten und/oder ungeraden Pfaden der Schalttakte herrühren können. Kondensatorfehlanpassung kann auf weniger als ein Prozent durch Verwendung von Schalt kreisdesigntechnikern, welche im Stand der Technik bekannt sind, wie Layout-Technik mit gemeinsamem Mittelpunkt, verringert werden.
Doppel-Sampling-geschalteter-Kodensator-Schaltkreise samplen das Signal bei zwei Phasen des Schalttakts. Der Schalttakt ist ein durch zwei geteilter des Sampling-Takts (siehe 6B). Wenn das durch zwei Teilen irgendwelche Phasen-Asymmetrie verursacht, verursacht die Phasenfehlanpassung, dass ein Bild des Eingabesignals an dem Ausgang erscheint. Unter Verwendung des Mastertakts, z.B. des Sampling-Takts, vor der Teile-durch-zwei-Operation, wird das Takten der ersten Sampling-Stufe (Schalter 320, 322, 234 und 326 in 7A) dieses Problem lösen.
Taktflattern in der ersten Stufe ist kritisch. Taktflattern übersetzt sich in Quantisierungsrauschen. Taktflattern kann durch Takten der ersten Sampling-Stufen mit einer sauberen externen Taktquelle reduziert werden. Zur Under-Sampling-Anwendung, in welchem der ADC verwendet wird um ein Signal bei IF auf eine niedrigere Frequenz herunterzukonvertieren, wird die spektrale Dichte durch das Quadrat des Under-Sampling-Verhältnisses erhöht. Zum Beispiel wird für eine IF bei 220 MHz und eine Sampling Rate von 80 MHz, das Phasenrauschen um 8,8 dB [20log (220 MHz/80 MHz)] erhöht. Für Under-Sampling-Anwendungen ist die Taktflatteranforderung strikter.
Der ΣΔ ADC der vorliegenden Erfindung wurde detailliert für einen Bandpass MASH 4-4 ΣΔ ADC beschrieben, welcher mit Doppel-Samplinggeschalteter-Kondensator-Schaltkreisen implementiert ist. Die Schaltkreis-Desgin-Techniken, welche oben beschrieben wurden, können auch auf eine Einfach-Schleife- ΣΔ ADC-Architektur angewandet werden, welche in 1 gezeigt ist. Die Einfach-Schleife- ΣΔ ADCs sind somit innerhalb des Umfangs der vorliegenden Erfindung.
Ein Basisband ΣΔ ADC kann durch Implementierung der Filter in den 1–2 mit einem Tiefpassfilter ausgebildet werden. Zum Beispiel kann ein Basisband MASH 2-2 ADC durch Substitution der Resonatoren 130 in 4 durch Integratoren, welche eine Tiefpass-Transferfunktion
haben, ausgebildet werden. Somit sind Basisband-Einfach-Schleifen und MASH ΣΔ ADCs innerhalb des Umfangs der vorliegenden Erfindung.
Die Filter in den ΣΔ ADCs der vorliegenden Erfindung können in verschiedenen analogen Schaltkreis-Design-Techniken, einschließlich Aktiv-RC, gm-C, MOSFET-C, geschalteter Kondensator und geschalteter Strom implementiert werden. Ferner können die geschalteten Kondensator und geschalteter Stromschaltkreise mit Einfach-Sampling, Doppel-Sampling oder Multi-Sampling ausgebildet sein.
Deshalb sind die verschiedenen Kombinationen und Permutationen von Bandpass- und Basisband- ΣΔ ADCs, welche mit Einfach-Schleife und MASH-Architekturen implementiert sind, welche mit Aktiv-RC, gm-C, MOSFET-C, geschalteter Kondensator oder geschalteter Strom unter Verwendung von Einfach-Sampling-, Doppel-Sampling- oder Multi-Sampling-Designs implementiert sind, innerhalb des Umfangs der vorliegenden Erfindung.
Die vorhergehende Beschreibung der bevorzugten Ausführungsbeispiele wird gegeben um jedem Fachmann zu ermöglichen, die vorliegende Erfindung auszuführen oder zu benutzen. Verschiedene Modifikationen zu diesen Ausführungsbeispielen werden dem Fachmann offensichtlich sein, und die allgemeinen Prinzipien, die hierin definiert wurden, können auf andere Ausführungsbeispiele ohne die Verwendung der erfinderischen Fähigkeit angewandt werden.

Claims

Ein Sigma-Delta-Analog-zu-Digital-Wandler, der Folgendes aufweist: zumindest eine Schleife (122), wobei die oder jede Schleife (122) konfiguriert ist, um ein Schleifeneingabesignal und ein Schleifenausgabesignal zu empfangen, wobei die oder jede Schleife (122) Folgendes enthält: zumindest einen Schleifenabschnitt (122A), wobei der oder jeder Schleifenabschnitt (122A) eine Vielzahl von N Signalpfaden enthält, wobei jeder Signalpfad in einem bestimmten Schleifenabschnitt durch einen Satz von zumindest vier Taktsignalen (CLK1-CLK4) getaktet wird, und zwar mit Phasen, die unterscheidbar sind von denen der verbleibenden Signalpfade in dem bestimmten Schleifenabschnitt, und einen Quantisierer (142), der an den oder jeden Schleifenabschnitt (122A) gekoppelt ist, wobei der Quantisierer konfiguriert ist zum Empfangen und Quantisieren eines Signals von einem letzten Schleifenabschnitt, um das Schleifenausgabesignal vorzusehen dadurch gekennzeichnet, dass der Satz von Taktsignalen folgendes enthält: ein erstes Taktsignal (CLK1) mit einer ersten Phase; ein zweites Taktsignal (CLK2) mit einer zweiten Phase; ein drittes Taktsignal (CLK3) mit einer dritten Phase, wobei das dritte Taktsignal (CLK3) komplementär zu dem ersten Taktsignal (CLK1) ist; und ein viertes Taktsignal (CLK4) mit einer vierten Phase, wobei das vierte Taktsignal (CLK4) komplementär zu dem zweiten Taktsignal (CLK2) ist.
Wandler nach Anspruch 1, wobei N gleich zwei oder größer ist.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt eine Tiefpassschaltung aufweist.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt eine Resonatorschaltung (900) aufweist.
Wandler nach Anspruch 4, wobei jeder Signalpfad in der Resonanz- bzw. Resonatorschaltung (900) Folgendes aufweist: einen ersten Schalter; einen Summierer (301) gekoppelt an den ersten Schalter; ein Verzögerungselement (311) gekoppelt an den Summierer (301); und einen zweiten Schalter gekoppelt an das Verzögerungselement (311).
Wandler nach Anspruch 4, wobei jeder Signalpfad in der Resonatorschaltung (900) Folgendes aufweist: einen ersten Schalter (912A); einen ersten Kondensator (928A) gekoppelt an den ersten Schalter (912A); einen zweiten Schalter (922A) gekoppelt an den ersten Kondensator (928A) und eine AC- bzw. Wechselspannungserdung; einen dritten Schalter (932A) gekoppelt an den ersten Kondensator (928A) und einen invertierenden Eingang eines Verstärkers (950A); einen zweiten Kondensator (916A) gekoppelt an den dritten Schalter (932A); einen vierten Schalter (936A) gekoppelt an den zweiten Kondensator (916A) und einen Ausgang des Verstärkers (950A); und einen fünften Schalter (942A) gekoppelt an den zweiten Kondensator (916A) und einen invertierenden Ausgang des Verstärkers (950A).
Wandler nach Anspruch 6, wobei die ersten, zweiten und fünften Schalter (912A, 928A, 942A) durch das erste Taktsignal mit einer ersten Phase getaktet werden und die dritten und vierten Schalter (932A, 936A) durch das zweite Taktsignal mit einer zweiten Phase getaktet werden.
Wandler nach Anspruch 6, wobei die Resonatorschaltung (900) konfiguriert ist, um eine Signalverstärkung bestimmt durch ein Verhältnis eines Wertes des ersten Kondensators (928A) zu einem Wert des zweiten Kondensators (916A) vorzusehen.
Wandler nach Anspruch 6, wobei der Verstärker (950A) innerhalb der Resonatorschaltung (900) als ein teleskopischer Verstärker (telescopic amplifier), ein gefalteter-kaskadierter Verstärker (folded-cascade amplifier) oder ein Zweistufen-Polsplitting-Verstärker (two stage pole splitting amplifier) implementiert ist.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt (122A) implementiert ist mittels geschalteter Kondensatorschaltungen mit Doppelabtastung bzw. Switched-Capacitor-Schaltungen mit Double-Sampling.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt (122A) implementiert ist als eine geschaltete Kondensatorschaltungen mit Vierfachabtastung bzw. Switched-Capacitor-Schaltungen mit Quadruplesampling.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt (122A) mit Schaltungen implementiert ist zusammengesetzt mit einem aktiven-RC, gm-C, MOSFET-C, geschaltetem Kondensator, oder mittels geschalteter Stromanalogschaltungstechniken.
Wandler nach Anspruch 1, wobei der oder jeder Schleifenabschnitt (122A) implementiert ist durch Differenzialschaltungen.
Wandler nach Anspruch 1, der weiterhin Folgendes aufweist: ein Feed-Forward- bzw. Vorwärtsschiebeverstärkungselement (152) gekoppelt zwischen jedem Paar von sequenziellen Schleifen.
Wandler nach Anspruch 14, wobei der oder jedes Vorwärtsschiebeverstärkungselement eine Vielzahl von N Signalpfaden enthält, und jeder Signalpfad Folgendes enthält einen ersten Schalter (372B); einen ersten Kondensator (380B) gekoppelt an den ersten Schalter (372B); einen zweiten Schalter (374B) gekoppelt an den ersten Kondensator (380B) und AC-Erdung; und einen dritten Schalter (384B) gekoppelt an den ersten Kondensator (380B) und AC-Erdung.
Wandler nach Anspruch 15, wobei der oder jedes Vorwärtsschiebeverstärkungselement (152) konfiguriert ist, um eine Signalverstärkung vorzusehen und die Signalverstärkung bestimmt wird durch ein Verhältnis eines Werts des ersten Kondensators (380B) innerhalb des Vorwärtsschiebeverstärkungselements (152) und einen Wert eines Kondensators innerhalb einer Resonatorschaltung (900) mit dem das Vorwärtsschiebeverstärkungselement sich koppelt.
Wandler nach Anspruch 1, wobei der oder jeder Quantisierer (142) implementiert ist mit N Komparatoren bzw. Vergleichern und jeder der N Vergleicher durch ein Taktsignal mit einer Phase getaktet wird, die einmalig ist gegenüber derer der Taktsignale für die verbleibenden Vergleiche.
Wandler nach Anspruch 1, wobei der oder jede Schleife (122) vier Signalpfade bzw. -wege enthält, und ein erster Signalweg getaktet wird durch die ersten und dritten Taktsignale, ein zweiter Signalweg, der getaktet wird durch zweite und vierte Taktsignale, ein dritter Signalweg getaktet wird durch die ersten und dritten Taktsignale, und ein vierter Signalweg getaktet wird durch die zweiten und vierten Taktsignale.
Wandler nach Anspruch 1, wobei der Wandler zwei Schleifen aufweist.
Wandler nach Anspruch 1, wobei die oder jede Schleife zwei Schleifenabschnitte aufweist.
Wandler nach Anspruch 20, wobei zumindest eine Schleife selektiv gesperrt werden kann.
Wandler nach Anspruch 21, wobei eine bestimmte Schleife selektiv basierend auf einem benötigten dynamischen Bereich gesperrt wird.
Wandler nach Anspruch 1, wobei ein Bias- bzw. Vorspannstrom von Schaltungen von einem oder mehreren Schleifenabschnitten anpassbar ist.
Wandler nach Anspruch 23, wobei der Bias-Strom eines bestimmten Schleifenabschnitts angepasst wird basierend auf einen benötigten dynamischen Bereich.
Wandler nach Anspruch 1, der Folgendes aufweist: eine Vielzahl von Schleifen (122), die in Kaskade gekoppelt sind und mit N-Abtastschaltungen implementiert sind, wobei jede Schleife konfiguriert ist, um eine Filterfunktion zu implementieren, wobei die N-Abtastschaltungen für jede Schleife konfiguriert sind, um ein jeweiliges Schleifeneingabesignal mit N Phasen eines Taktsignals abzutasten bzw. zu sampeln; zumindest ein Vorwärtsschiebeverstärkungselement (152) gekoppelt zwischen jedem Paar von sequenziellen Schleifen; und eine Rauschunterdrückungslogik, die an eine Vielzahl von Schleifen (122) gekoppelt ist.
Wandler nach Anspruch 25, wobei jede Schleife Folgendes enthält: Schleifenabschnitte, die in Kaskade gekoppelt sind.
Wandler nach Anspruch 26, wobei jeder Schleifenabschnitt mit einem Bandpassfilter implementiert ist.
Wandler nach Anspruch 27, wobei jeder Schleifenabschnitt mit einem Tiefpassfilter implementiert ist.
Wandler nach Anspruch 1, der Folgendes aufweist: zwei Schleifen (122C, 122D) gekoppelt in Kaskade und implementiert mit N-Abtastschaltungen, wobei die N-Abtastschaltungen für jede Schleife konfiguriert sind, um ein jeweiliges Schleifeneingabesignal mit N Phasen eines Taktsignals abzutasten; ein Vorwärtsschiebeverstärkungselement (152) gekoppelt zwischen den zwei Schleifen (122C, 122D); und eine Rauschunterdrückungslogik gekoppelt an die zwei Schleifen (122C, 122D).
Wandler nach Anspruch 29, wobei jede Schleife zumindest einen Resonatorabschnitt gekoppelt in Kaskade enthält; und ein Quantisierer an einen Resonatorabschnitt gekoppelt ist.
Wandler nach Ansprüchen 1, 26 und 30, wobei N gleich 4 ist.