KR101145091B1 - 대역통과 시그마-델타 변조 시스템 및 방법 - Google Patents

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Abstract

본 발명은 일반적으로 대역통과 시그마-델타 변조 시스템 및 방법에 관한 것이다. 연속 시간 대역통과 시그마-델타 변조기는, 전기기계식 필터(electromechanical filter); 상기 전기기계식 필터의 출력과 연결된 양자화기(quantizer); 및 상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결된 피드백(feedback) 회로를 포함한다.

Description

대역통과 시그마-델타 변조 시스템 및 방법{SYSTEM AND METHOD FOR BANDPASS SIGMA-DELTA MODULATION}
본 발명은 일반적으로 대역통과 시그마-델타 변조 시스템 및 방법에 관한 것이다.
중간 주파수(Intermediate Frequency; IF) 디지털화 수신기에 있어서, 디지털화는 일반적으로 대역통과 시그마-델타 변조기(bandpass sigma-delta modulator; BP ΣΔM)에 의해 수행된다. BP ΣΔM은 이산 및 연속 시간(DT 및 CT) 영역 모두에서 구현될 수 있다. DT BP ΣΔM은 스위치드-캐패시터(switched-capacitor; SC) 루프 필터(loop filter)를 사용하여 구현된 ΣΔM를 말하는 반면, CT BP ΣΔM은 능동 RC, 트랜스컨덕터-C(transconductor-C; Gm-C) 또는 LC 필터를 사용하여 구현된다.
스위치드-캐패시터를 사용하여 구현된 DT BP ΣΔM은 빠른 속도로 동작하지 못하는 반면, 능동 RC, Gm-C 및 LC 필터에 기반한 CT BP ΣΔM은 공정 및 온도 변화(process and temperature variation; PTV)로 손실을 입고 만족할 만한 성능을 달성하지 못하며, 특히 CMOS/BiCMOS 공정에서 구현될 때 그러하다.
또한, 비록 몇몇 CT BP ΣΔM은 높은 중간 주파수에서 상당히 좋은 성능을 달성하였지만, "고 다이내믹 레인지 InP HBT 델타-시그마 아날로그-디지털 변환기(High Dynamic Range InP HBT Delta-Sigma Analog-to-Digital Converters)"의 제목을 가지며, 2003년 9월 발행된 고체 회로 IEEE 저널(IEEE Journal of Solid -State Circuits ), Vol. 38, No. 9, pp. 1524-1532에 게재된 M. Inerfield 등의 논문 및 "디지털 수신기 응용을 위한 IF-샘플링 4차 대역통과 ΣΔ 변조기(IF-Sampling Fourth-Order Bandpass ΣΔ Modulator for Digital Receiver Applications)"의 제목을 가지며, 2004년 10월에 발행된 고체 회로 IEEE 저널, Vol. 39, No. 10, pp. 1633-1639에 게재된 A.E. Cosand 등의 논문에 개시된 CT BP ΣΔM에서 나타난 바와 같이, 그들은 비용이 많이 드는 III-V 공정으로 구현되고 상당한 전력을 소비한다. 높은 IF에서의 CMOS/BiCMOS 기술의 고성능 CT BP ΣΔM은 아직 나타나지 않았다.
전기계기식(electromagnetic) 공진기(resonator)에 기반한 BP ΣΔM이 ["CMOS 대역통과 시그마-델타 변조기에 기반한 실리콘 전기기계식 공진기(A Silicon Micromechanical Resonator Based CMOS Bandpass Sigma-Delta Modulator)"의 제목을 가지며, 2006년 11월에 발행된 아시아 고체 회로 컨퍼런스의 발표(Proc . of Asian Solid - State Circuit Conference )(A- SSCC'06 ) pp. 143-146에 게재된 Y.P. Xu, R. Yu, W.T. Hsu 및 A.R. Brown의 논문 및 "54-dB 피크 SNDR을 가진 CMOS 2차 대역통과 시그마-델타 변조기에 기반한 47.3-MHz SAW 공진기(A 47.3-MHz SAW Resonator Based CMOS Second-Order Bandpass Sigma-Delta Modulator with 54-dB Peak SNDR)"의 제목을 가지며, 2005년 9월에 발행된 IEEE 커스텀 집적 회로 컨퍼런스의 발표(Proc . IEEE Custom Integrated Circuits Conf .)(CICC'05) pp. 203-206에 게재된 R. Yu 및 Y.P. Xu의 논문]에서 최근에 제안되었다. 이러한 BP ΣΔM은 협대역(narrowband)(200MHz) FM 적용에서 비슷하거나 더 좋은 SNDR(Signal to Noise plus Distortion Ratio) 성능을 달성하지만, 협대역 적용에 대해서 보다 적절하다. 상이한 중심 주파수를 가진 복수의 공진기가 높은 차수의 루프 필터(loop filter) 내의 더 넓은 통과대역(passband)을 획득하는데 사용될 수 있지만, 증가된 기생성(parasitics) 및 복잡성으로 인해 실제로 구현되기 어렵다.
따라서, 상기 언급된 하나 이상의 문제점을 다루기 위해 대역통과 시그마-델타 변조기를 위한 시스템 및 방법을 제공할 필요가 있다.
본 발명의 제1 측면에 따르면, 전기기계식 필터(electromechanical filter); 상기 전기기계식 필터의 출력과 연결된 양자화기(quantizer); 및 상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결된 피드백(feedback) 회로를 포함하는 연속(continuous) 시간 대역통과 시그마-델타 변조기가 제공된다.
상기 피드백 회로를 통한 상기 양자화기의 상기 출력으로부터 상기 양자화기의 상기 입력까지의 루프(loop)는 이산(discrete) 시간 대역통과 시그마-델타 변조기 프로토타입을 모방하기 위한 전달 함수(transfer function)를 제공할 수 있다.
상기 루프의 상기 전달 함수는 상기 전기기계식 필터의 전달 함수에 기반하여 결정된다.
상기 루프의 상기 전달 함수는 상기 이산 시간 대역통과 시그마-델타 변조기 프로토타입(prototype) 내의 선택된 대역외(out-of band) 이득에 기반하여 더 결정될 수 있다.
상기 변조기는 제1 결합 아날로그 신호를 생성하기 위해 피드백 신호의 제1 세트와 입력 신호를 합산하기 위한 제1 합산기(adder); 상기 제1 결합 아날로그 신호를 수신하기 위해 연결된 상기 전기기계식 필터; 제2 결합 아날로그 신호를 생성하기 위해 다른 피드백 신호와 상기 필터에 의해 생성된 필터링된 신호를 합산하기 위하여 상기 필터와 연결된 제2 합산기; 및 상기 제2 결합 아날로그 신호를 수신하기 위하여 상기 제2 합산기와 연결되고 디지털 출력 신호를 생성하기 위한 상기 양자화기를 포함할 수 있다.
각 피드백 신호는, 상기 디지털 출력 신호를 지연하기 위한 하나 이상의 래치(latch); 지연된 상기 디지털 출력 신호를 아날로그 신호로 변환하기 위한 디지털-아날로그 변환기; 및 상기 피드백 신호를 생성하기 위해 상기 아날로그 신호와 계수를 곱하기 위한 곱셈기(multiplier)를 포함하는 각 피드백 경로에 의해 생성될 수 있다.
상기 전기기계식 필터는 MEMS, BAW, SAW 필터로 이루어진 군 중의 하나 이상을 포함할 수 있다.
본 발명의 제2 측면에 따르면, 전기기계식 필터를 사용하여 아날로그 신호를 필터링하는 단계; 상기 전기기계식 필터의 출력에 양자화기를 연결하는 단계; 및 상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결된 피드백 회로로부터 반환 신호를 제공하는 단계를 포함하는 연속 시간 대역통과 시그마-델타 변조 방법이 제공된다.
상기 방법은, 상기 피드백 회로를 통한 상기 양자화기의 상기 출력으로부터 상기 양자화기의 상기 입력까지의 루프에 의해 이산 시간 대역통과 시그마-델타 변조기 프로토타입을 모방하기 위한 전달 함수를 제공하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 전기기계식 필터의 전달 함수에 기반하여 상기 루프의 상기 전달 함수를 결정하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 이산 시간 대역통과 시그마-델타 변조기 프로토타입 내의 선택된 대역외 이득에 기반하여 상기 루프의 상기 전달 함수를 결정하는 단계를 더 포함할 수 있다.
상기 방법은, 제1 합산기를 이용하여 제1 결합 아날로그 신호를 생성하기 위해 피드백 신호의 제1 세트와 입력 신호를 합산하는 단계; 전기기계식 필터를 이용하여 상기 제1 결합 아날로그 신호를 수신하는 단계; 상기 필터에 대한 제2 합산기를 이용하여 제2 결합 아날로그 신호를 생성하기 위해 다른 피드백 신호와 상기 필터에 의해 생성된 필터링된 신호를 합산하는 단계; 상기 양자화기를 이용하여 상기 제2 결합 아날로그 신호를 수신하고, 디지털 출력 신호를 생성하는 단계를 더 포함할 수 있다.
각 피드백 신호는, 하나 이상의 래치에 의해 상기 디지털 출력 신호를 지연하는 단계; 디지털-아날로그 변환기에 의해 지연된 상기 디지털 출력 신호를 아날로그 신호로 변환하는 단계; 및 상기 피드백 신호를 생성하기 위해 곱셈기에 의해 상기 아날로그 신호와 계수를 곱하는 단계를 포함하는 각 피드백 경로에 의해 생성될 수 있다.
상기 전기기계식 필터는 MEMS, BAW, SAW 필터로 이루어진 군 중의 하나 이상을 포함할 수 있다.
대역통과 시그마-델타 변조기를 위한 시스템 및 방법을 제공할 수 있다.
본 발명의 실시예는 오로지 예시로서, 그리고 도면과 함께 아래의 기술로부터 당업자에게 쉽게 이해되고 손쉽게 명백해질 것이다.
도 1은 4차 전기기계식 필터를 루프 필터로서 채용한 연속 시간(CT) 대역통과 시그마-델타 변조기(bandpass sigma-delta modulator; BP ΣΔM) 의 예시적인 실시예의 시스템-레벨(system-level) 블록도이다.
도 2는 예시적인 실시예 내에서 MEMS 및 SAW 필터의 등가 회로(equivalent circuit)를 나타내는 도이다.
도 3은 파라마터(parameter)로서 전방 경로 내의 위상 지연(θd)을 가진 잡음 전달 함수의 근궤적도(root-locus plot)이다.
도 4는 외부 110-MHz SAW 필터를 채용한 제안된 BP ΣΔM의 예시적인 실시예의 간략화된 회로-레벨(circuit-level) 구조를 나타내는 도이다.
도 5는 예시적인 실시예의 저전력 트랜스임피던스 증폭기(transimpedance amplifier; TIA)의 도이다.
도 6은 예시적인 실시예의 TIA의 시뮬레이트된 주파수 응답를 나타내는 도이다.
도 7은 0.35-μm SiGe HBT BiCMOS 공정으로 제작된 4차 BP ΣΔM의 예시적인 실시예의 칩의 마이크로그래프(micrograph)이다.
도 8은 4차 CT BP ΣΔM의 예시적인 실시예의 측정된 출력 스펙트럼(spectrum)이다.
도 9는 4차 CT BP ΣΔM의 예시적인 실시예의 측정된 SNDR 대 입력 전력의 그래프(graph)이다.
도 10은 예시적인 실시예의 두 가지(two-tone) 테스트 결과를 나타낸 도이다.
도 11은 연속 시간 대역통과 시그마 델타 변조 방법을 도시한 순서도이다.
본 발명의 실시예에서, 예컨대, 마이크로-기계식(micro-mechanical; MEMS) 필터(filter), 표면 탄성파(surface acoustic wave; SAW) 필터, 벌크 탄성파(bulk acoustic wave; BAW) 필터 또는 다른 전기기계식(electromechanical) 필터 중의 하나일 수 있는 전기기계식 필터를 채용한 대역통과 시그마-델타 변조기(bandpass sigma-delta modulator; BP ΣΔM)가 제공된다. 예시적인 실시예는 요구되는 루프(loop) 전달 함수를 구현하고 시그마-델타 변조기(ΣΔM)의 안정성을 보장하는 멀티-피드백(multi-feedback) 경로를 가진다. 광대역(wideband) 트랜스임피던스 증폭기(transimpedance amplifier; TIA)는 전기기계식 필터의 뒤에 배치되고 삽입 손실 보상(insertion loss compensation)을 제공하고/하거나 BP ΣΔM의 전방 경로 내의 위상 지연을 최소화한다.
종래에 제안된 BP ΣΔM에 기반한 전기기계식 공진기(resonator) 및 III-V 공정 기반 구현예와 달리, 본 예시적인 실시예의 전기기계식 필터는 주파수 튜닝(tuning)없이 정확한 중심 주파수를 제공할 수 있고 전력 소비를 낮출 수 있다. 따라서, 전기기계식 필터에 기반한 CT BP ΣΔM의 임펄스(impulse) 응답은, 시간 영역에서, DT BP ΣΔM 프로토타입(prototype)의 그것과 비슷할 수 있다. 극(pole) 주파수가 알려져 있고 주어진 SAW 필터에 대하여 변경할 수 없기 때문에, DT BP ΣΔM 프로토타입의 루프 전달 함수는 통과대역(passband) 내의 동일한 극 위치 및 대역외(out-of band) 이득의 적절한 선택으로 모방될 수 있다. 달리 말하면, 전기기계식 필터에 기반한 CT BP ΣΔM의 전달 함수는 DT BP ΣΔM 프로토타입 내의 선택된 대역외 이득에 기반하여 결정될 수 있다.
예시적인 실시예에서 BP ΣΔM 내에서 루프 필터로서 고차(high-order) 전기기계식 필터를 사용하면, 필터는 오로지 입력 및 출력의 두 가지 가용 단말밖에 가질 수 없기 때문에 제한된 제어성(controllability)이 있는 반면, 보조 회로를 사용하여 루프 전달 함수와 같은 문제 및 안정성을 다룰 수 있다.
도 1은 4차 전기기계식 필터를 루프 필터로서 채용한 연속 시간(CT) BP ΣΔM 의 예시적인 실시예의 시스템-레벨(system-level) 블록도이다. 멀티-피드백 구조는 제어성을 제공하고 안정적인 BP ΣΔM으로 귀결되는 바람직한 루프 전달 함수를 획득하는데 사용될 수 있다.
디지털-아날로그 변환기(Digital-to-Analog converter; DAC)(DAC 1 내지 4)(110, 112, 114 및 116)로부터 피드백 신호를 뺀 후의 입력 신호(102)는 전기기계식 루프 필터(104)로 입력된다. 루프 필터(104)의 출력은 양자화기(quantizer)(106)에 의해 디지털화되기 전에 DAC5로부터 피드백을 뺀다. 양자화기(106)의 출력은 BP ΣΔM(100)의 마지막 출력(108)이다. 피드백 경로에서, 디지털 출력(108)은 먼저 하나의 샘플링 주기(sampling period)에 의해 지연되고, 다섯 개의 영복귀(Return to Zero; RZ) 및 비영복귀(Non Return to Zero; NRZ) DAC(110, 112, 114, 116 및 118)에 의해 아날로그 신호로 다시 변환된다. 처음의 네 개의 RZ DAC(DAC 1 내지 4)(110, 112, 114 및 116)의 출력은 상이한 계수를 가진 입력 노드(node)로 입력되거나 다시 반환되며 입력 신호(102)와 합산된다. DAC2(112) 및 DAC4(116)에는 삽입된 내재 반 클럭 지연(inherent half clock delay)이 존재하므로, RZ DAC(110 및 114) 및 반영복귀(Half Return to Zero; HRZ) DAC(112 및 116) 간에는 차이점이 있다. 다섯 번째 NRZ DAC(DAC5)(118)의 출력은 양자화기(106)의 입력에 다시 입력된다. 피드백 계수는 수학식 1에 주어진 임펄스-불변 변환(impulse invariance transformation)에 기반하여 결정된다.
Figure 112010008611810-pct00001
여기서, H(z)는 DT 루프 전달 함수이고, H(s)는 CT 루프 필터의 전달 함수이며, D(s)는 피드백 경로 내의 DAC(110, 112, 114, 116 및 118)의 선형 조합(linear combination)이다.
전기기계적 필터(104)의 특성은 그 구조에 매우 의존한다. 본 발명의 실시예의 BP ΣΔM은 기계적으로 결합된(mechanically-coupled) MEMS 필터 및 SAW 필터에 기반한 종결합 공진기(longitudinally-coupled resonator; LCR)에 기반한다.
도 2는 예시적인 실시예 내에서 MEMS["고 품질 인자 HF 전기기계식 필터(High-Q HF Microelectromechanical Filters)"의 제목을 가지며, 2000년 4월 발행된 고체 회로 IEEE 저널, Vol. 35, pp. 512-526에 게재된 F.D. Bannon III, J.R. Clark 및 C. T.-C. Nguyen의 논문] 및 SAW[C.K. Campell, "이동 및 무선 통신을 위한 표면 탄성파 장치(Surface Acoustic Wave Devices for Mobile and Wireless Communications)", Academic Press, 1998]필터의 등가 회로(equivalent circuit)를 나타내는 도이다. 도 2에 제공된 특정 가정 하에서, 모든 필터는 아래의 수학식 2에 의해 일반화될 수 있는 유사 4차 전달 함수를 가진다.
Figure 112010008611810-pct00002
여기서, ωc1 및 ωc2는 일반적으로 주어진 중심 주파수 ωc의 주변에 대칭적으로 선택되고, 따라서 ωc=(ωc1+ωc2)/2이다. ωc1=ωc-Δω 및 ωc2=ωc+Δω라 놓으면, 주먹구구식(good rule of thumb)이 2Δω=ωc/Qr를 선택하는 방법이다. Qr은 수학식 3으로 주어지는 구성(constituent) 공진기의 부하가 걸린(loaded) 품질 인자(quality factor; Q)이다.
Figure 112010008611810-pct00003
결과적인 3-dB 필터 대역폭(bandwidth)은 BW=4Δω이다. 입력 및 출력 단말에서의 정적 용량(static capacitance) Cp는 유도(derivation)를 간략하게 하기 위해 무시된다. 그 효과는 후에 기술될 인터페이스(interface) 회로의 적절한 설계에 의해 보상될 수 있다.
본 실시예에서, SAW 필터가 사용된다. 하지만, 설계 방법론은 MEMS, BAW 및 다른 전기기계식 필터에 또한 적용될 수 있음은 당업자에 의해 인식될 것이다. 본 실시예에서 사용된 SAW 필터는 110MHz를 중심으로 1.152MHz의 대역폭을 가진다. 이 SAW 필터의 극 주파수는 이미 fc±Δf=110±0.288-MHz로 결정되어 있고, 구성 공진기의 부하가 걸린 Q는 Qr= fc/2Δf=191이다.
본 예시적인 실시예의 시스템-레벨 설계는, 전기기계식 필터에 기반한 CT BP ΣΔM의 임펄스 응답이 시간 영역에서 양자화기의 입력에서 DT BP ΣΔM 프로토타입의 그것과 비슷할 수 있는, 응답 임펄스-불변 변환에 기반한다. 극 주파수가 알려져 있고 주어진 SAW 필터에 대하여 변경할 수 없기 때문에, DT BP ΣΔM 프로토타입의 루프 전달 함수는 통과대역 내의 동일한 극 위치 및 대역외 이득의 적절한 선택으로 모방될 수 있다. 결과적인 전달 함수는 수학식 4에 의해 주어진다.
Figure 112010008611810-pct00004
본 예시적인 실시예에서, 전기기계식 필터에 기반한 CT BP ΣΔM의 전달 함수는 DT BP ΣΔM 프로토타입의 그것과 비슷하므로, RZ 및 HRZ DAC의 조합으로 입력으로의 네 개의 독립적인 피드백 경로가 구현된다. 양자화기가 준안정성(metastabililty) 문제를 완화한 후에 합산된 1 클럭 주기 지연(one clock period delay)으로, 다섯 번째 NRZ DAC는 도 1에 도시한 바와 같이 완전 등가(full equivalence)를 제공한다. 피드백 계수 또는 DAC의 이득은 임펄스 불변 변환에 따라 결정될 수 있다.
본 예시적인 실시예에서, 전기기계식 필터의 전달 함수는 수학식 1의 형태를 가질 것으로 추정된다. 하지만, 삽입 손실(insertion loss; IL) 및 기생(parasitic) 용량 Cp(도 2 참조)와 같은 내재된 비이상성(non-idealities)은 BP ΣΔM의 성능에 영향을 미칠 것이다. ΣΔM의 성능 상의 IL의 효과는 "CMOS 대역통과 시그마-델타 변조기에 기반한 실리콘 전기기계식 공진기(A Silicon Micromechanical Resonator Based CMOS Bandpass Sigma-Delta Modulator)"의 제목을 가지며, 2006년 11월에 발행된 IEEE A-SSCC'06의 발표 pp. 143-146에 게재된 Xu등의 논문에서 연구되었다. 일반적으로, 대역내(in-band) 잡음을 억제하고 양자화기 상의 엄격한 요구를 완화하기 위해 충분한 전방 루프 이득이 요구될 수 있다. 본 예시적인 실시예에서 사용된 1-비트(bit) 양자화기에 있어서, 회로 레벨에서의 시뮬레이션(simulation)은 최소 전방 루프 이득을 결정하기 위해 사용될 수 있다. 시뮬레이션은 사용된 SAW 필터의 출력 신호가 양자화되기 전에 50-dB 이득이 필요할 수 있다는 것을 나타낸다. 이러한 이득은 SAW 필터에 대한 감지 증폭기(sensing amplifier)(30dB) 및 양자화기의 전치 증폭기(pre-amplifier)(20dB)에 의해 제공된다. 하지만, 이득단(gain stage)은 바람직하게는 통과대역의 부근(vicinity) 내에 초과 위상 지연을 도입해서는 안 된다. 위상 지연의 효과를 분석하기 위해, 이득단은 수학식 5로 주어진 전달 함수를 가진 1차 시스템에 의해 모델링(modeling)될 수 있다.
Figure 112010008611810-pct00005
AG0는 DC 이득이고, ωp는 극 주파수이다. 중심 주파수 ωc에서 이득단에 의해 도입된 위상 지연(θd)는 θd=tan-1(ωc/ωp)이다.
도 3은 파라마터(parameter)로서 전방 경로 내의 위상 지연(θd)를 가진 잡음 전달 함수의 근궤적도(root-locus plot)이다. 도 3은 본 예시적인 실시예의 변조기가 위상지연이 27°보다 클 때 불안정하게 됨을 보여준다. 이는 ΣΔM의 전방 경로 내의 이득단의 위상 지연이 바람직하게 최소화됨을 나타낸다. 달리 말하면, 이득단은 바람직하게는 충분한 대역폭 또는 통과대역 부근의 무시할만한 위상 지연을 가져야 한다.
도 4는 외부 110-MHz SAW 필터를 채용한 제안된 BP ΣΔM의 예시적인 실시예의 간략화된 회로-레벨(circuit-level) 구조를 나타내는 도이다. 트랜스컨덕터(transconductor) Gm ,i(420)는, 입력 신호(402)를 네 개의 전류 조정 DAC(410, 412, 414 및 416)로부터의 피드백 신호와 합산하기 위해 전류로 변환한다. 싱글-엔디드(single-ended) 신호가 오프칩(offchip) SAW 필터를 구동하는데 사용된다. 다른 출력은 부하의 균형을 위하여 플로팅 패드(floating pad)를 구동한다. 전기기계식 필터(404)로부터의 싱글-엔디드 출력은 TIA(422)에 의해 감지되고 증폭되며, 그 다음 차동(differential) 신호로 변환된다. 제2 트랜스컨덕터(424)는 가중(weighed) NRZ DAC(418)의 후속 감산(subtraction)을 위해 차동 신호를 전류로 변환하여, 합산 신호를 생성한다. 합산 신호는 전치 증폭기(426)에 의해 더 증폭되고, 다섯 개의 직렬 연결된 ECL(Emitter Controlled Logic) 마스터-슬레이브(master-slave) 래치(latch)(430, 432, 434, 436 및 438)로 입력된다.
전치 증폭기(426)와 함께, 마스터단 및 슬레이브단이 모두 NRZ 출력을 가진 제1 마스터-슬레이브 래치(래치 1)(430)는 ΣΔM 내의 양자화기[비교기(comparator)]로 기능하고 반 샘플링 싸이클 지연(half sampling cycle delay)을 제공한다. 후속의 네 개의 마스터-슬레이브 래치(래치 2 내지 5)(432, 434, 436 및 438)는 NRZ 마스터단에 의해 직렬로 연결되고, 그들의 슬레이브 RZ 단의 출력은 피드백 전류 조정 DAC(410, 412, 414 및 416)를 위한 제어 신호로 사용된다. 각 래치(래치 1 내지 5) (430, 432, 434, 436 및 438)는 반 클럭/싸이클 지연을 제공한다. 래치(430 및 432)는 DAC1(410)을 위한 총 1 클럭 지연을 제공한다. 래치(434)는 DAC2(412)가 HRZ DAC가 되도록 DAC2(412)에 부가적인 반 클럭 지연을 제공한다. 따라서, DAC1 내지 4(410, 412, 414 및 416)를 위해 제공된 지연은 각각 1, 1.5, 2 및 2.5 싸이클을 갖는다.
시뮬레이션 결과는, Gm , i, 피드백 DAC(DAC1 내지 4) 및 풀-업(pull-up) 레지스터(register) Rp1은 ΣΔM의 등가 입력(input referred) 회로 잡음의 약 80%에 기여하고, 오로지 회로 잡음만 고려한 SNR은 최적화 후에 1-MHz 대역폭에서 83dB임을 보여준다.
앞에서 언급한 바와 같이, 30-dB 이득을 가진 TIA는 전기기계식 필터의 삽입 손실을 보상하고 양자화기 상의 엄격한 요구를 완화하는데 사용된다. 하지만, 이러한 TIA는 변조기가 불안정해지는 것을 막기 위해 통과대역 부근에 초과 위상 지연을 도입해선 안 된다. 110MHz에서의 위상 지연을 최소화하기 위해, 1GHz 이상의 대역폭이 TIA를 위하여 요구될 수 있다. 이러한 광대역 TIA의 단순한 구현은 그 입력에서의 큰 기생 용량(Cp=5 내지 8pF)으로 너무 많은 전력을 소비한다.
도 5는 예시적인 실시예의 저전력 TIA의 도이다. 트랜지스터 Q1(502) 및 Q2(504)는 TIA 핵심부(core)를 형성한다. 종래의 션트-션트(shunt-shunt) 피드백 대신에, TIA 핵심부는 Q2(504)의 이미터(emitter)에 부가된 피킹(peaking) 캐패시터 CE를 가진 션트-시리즈(shunt-series) 피드백에 기반한다. CE(506)는, 통과대역 부근에 있도록 조정될 수 있고 전체 TIA의 대역폭을 넓히는데 사용될 수 있는 영점(zero)을 도입한다. Cp=6pF 및 CE=0.8pF이 주어졌을 때, 시뮬레이션 결과는 전체 TIA가 25Ω의 입력 저항, 62dBΩ의 트랜스저항(transresistance)(등가 34-dB 전압 이득)을 가지는 것을 나타낸다. CE(506)를 이용하여, 도 6에 도시된 바와 같이 2-mA 전류 소비에서 TIA의 3-dB 대역폭은 360MHz에서 1.3GHz로 향상된다. 통과대역 근처의 결과적인 위상 편이(shift)는 무시할 만한 것으로 고려될 수 있다.
4차 BP ΣΔM의 예시적인 실시예의 프로토타입 칩은 0.35-μm SiGe HBT BiCMOS 공정으로 제작되고 0.55-mm2 핵심부 영역을 점유한다. 도 7은 주요 회로 블록(block)이 식별된 0.35-μm SiGe HBT BiCMOS 공정으로 제작된 4차 BP ΣΔM의 예시적인 실시예의 칩의 마이크로그래프(micrograph)이다. 도 8은 4차 CT BP ΣΔM의 예시적인 실시예의 측정된 출력 스펙트럼(spectrum)이다. 주파수 빈(bin)은 약 6.7kHz이다. 1-MHz 신호 대역폭 내에서의 측정된 피크(peak) SNDR 및 DR 성능은 도 9에 도시된 바와 같이 각각 60dB 및 65dB이다. 두 가지(two-tone) 상호변조 테스트(test)는 또한 설계된 BP ΣΔM의 선형성(linearity)을 평가하기 위해 수행되었다. 400kHz의 주파수 분리(separation)를 갖는 두 개의 -14dBFS(FS=500mVpp) 정현파 신호는 변조기를 테스트하는데 사용된다. 측정된 IM3는 도 10에 도시된 바와 같이 약 -52dBc이다. SAW 필터를 가진 싱글-엔디드 인터페이스 회로 및 SAW 필터가 외부적으로 연결된 것에 기인한 큰 신호 의존-기생성은 이러한 상대적으로 낮은 선형성을 설명할 수 있다.
측정된 성능은 표 1에 요약되고 BW>1MHz로 보고된 성능을 가진 공지된 CMOS/BiCMOS 단일-비트 BP ΣΔM와 비교한다. 델타-시그마 데이터 변환기의 이해 (Understanding Delta - Sigma Data Converters )(IEEE Press, 2005, R. Schreier 및 G.C. Temes)에 기술된 것과 비슷한 성능 지수(figure of merit)가 비교를 위해 사용되고, 수학식 6과 같이 정의된다.
Figure 112010008611810-pct00006
표 1은 성능 요약 및 비교표이다.
설계 이번 작업 [10] [11] [12]
공정(μm) 0.35-SiGe
BiCMOS		 SiGe 0.35-
CMOS		 0.35-
CMOS
공급 전압(V) 3 3 ±1.25 3.3
타입 SAW 필터 Gm-C SC SC
전력(mW) 57 64 47.5 37
클록(MHz) 440 800 92 240
중심 주파수(MHz) 110 200 23 60
BW(MHz) 1 1.97 3.84 1/1.25
DR(dB) 65 56 N/A N/A
SNDR(dB) 60 58 54 55/52
FOM 132.4 132.9 133 129.3/127.3
본 발명의 실시예는 CMOS/BiCMOS 기술의 마이크로-기계식(micro-mechanical; MEMS) 필터(filter), 표면 탄성파(surface acoustic wave; SAW) 필터, 벌크 탄성파(bulk acoustic wave; BAW) 필터와 같은 전기기계식 필터의 사용을 통해 전기기계식 필터를 채용한 광대역 고 IF BP ΣΔM을 구현하려고 한다. CMOS/BiCMOS 공정의 종래의 전자 필터(예컨대, 능동-RC, Gm-C, LC)와 비교할 때, 전기기계식 필터는 주파수 튜닝(tuning)없이 정확한 중심 주파수를 제공할 수 있고 전력 소비를 낮출 수 있다. 따라서, 대역 고 IF BP ΣΔM의 설계에서 비용이 많이 드는 III-V 공정을 피할 수 있다. 또한, 전기기계식 필터는 실리콘(silicon) 호환적(compatible)이다. 전기기계식 필터의 제작 공정은 당업자에 의해 이해되고 예컨대, SAW 필터["CMOS 표면 탄성파 공진기의 모델링 및 제작(Modeling and Fabrication of CMOS Surface Acoustic Wave Resonators)"의 제목을 가지며, 2007년 5월 발행된 극초단파 이론 및 기술 상의 IEEE 처리(IEEE Transactions on Microwave theory and Techniques)에 게재된 Vol. 55, No. 5, Anus Nurashikin Nordin의 논문]의 제작을 위한 공정의 기술에 대해 참조가 이루어 진다.
잠재적인 적용은 무선/유선 수신기, 기지국 및 소프트웨어(software) 정의된 라디오 내의 IF 및 다른 대역통과 디지털화를 포함한다.
본 발명은 하드웨어(hardware) 모듈(module)로 구현될 수 있다. 보다 자세하게는, 하드웨어적인 관점에서, 모듈은 다른 컴포넌트(component) 또는 모듈에서의 이용을 위해 설계된 기능성 하드웨어 유니트(unit)이다. 예를 들면, 모듈은 이산 전자 컴포넌트를 사용하여 구현될 수 있거나, 어플리케이션 특정 통합 회로(Application Specific Integrated Circuit; ASIC)와 같은 전체 전자 회로의 일부를 형성할 수 있다. 당업자에 의해 이해될 수많은 다른 가능성이 존재한다.
도 11은 연속 시간 대역통과 시그마 델타 변조 방법을 도시한 순서도(1100)이다. 단계(1102)에서, 전기기계식 필터를 사용하여 아날로그 신호가 필터링(filtering)된다. 단계(1104)에서, 양자화기가 상기 전기기계식 필터의 출력에 연결된다. 단계(1106)에서, 상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결된 피드백 회로로부터 반환 신호가 제공된다.
특정 실시예에서 보인 바와 같이 광범위하게 기술된 본 발명의 사상 또는 범위로부터 벗어나지 않고 본 발명에 수많은 변경 및/또는 수정이 이루어질 수 있음이 당업자에 의해 인식될 것이다. 따라서, 본 실시예는 모든 관점에서 설명적인 것이고 제한적이지 않은 것으로 고려되어야 한다.

Claims (17)

  1. 전기기계식 필터;
    상기 전기기계식 필터와 연결된 양자화기;
    상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결되는 제1 피드백 회로; 및
    상기 양자화기의 출력과 상기 양자화기의 입력 사이에 연결되는 제2 피드백 회로를 포함하고,
    상기 제1 피드백 회로 및 상기 제2 피드백 회로는 이산 시간 대역통과 시그마-델타 변조기의 전달 함수와 대응되는 루프 전달 함수를 이용하여 루프를 형성하는 것을 특징으로 하는 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 루프 전달 함수는 상기 전기기계식 필터의 전달 함수에 적어도 일부 기반하여 결정되는 것을 특징으로 하는 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 루프 전달 함수는 상기 이산 시간 대역통과 시그마-델타 변조기의 선택된 대역외 이득에 기반하여 더 결정되는 것을 특징으로 하는 장치.
  5. 제1항 또는 제3항 중 어느 한 항에 있어서,
    상기 전기기계식 필터의 입력과 연결되고, 제1 결합 아날로그 신호를 생성하기 위해 상기 제1 피드백 회로의 피드백 신호의 제1 세트와 입력 신호를 합산하도록 구성된 제1 합산기;
    상기 전기기계식 필터의 출력 및 상기 양자화기의 입력과 연결되고, 제2 결합 아날로그 신호를 생성하기 위해 상기 전기기계식 필터에 의해 생성된 필터링된 신호와 상기 제2 피드백 회로의 다른 피드백 신호를 합산하도록 구성된 제2 합산기를 더 포함하되,
    상기 양자화기는 디지털 출력 신호를 생성하기 위해 상기 제2 결합 아날로그 신호를 양자화하도록 구성된 것을 특징으로 하는 장치.
  6. 제5항에 있어서,
    상기 제1 피드백 회로 및 상기 제2 피드백 회로는 상기 피드백 신호의 제1 세트 및 상기 다른 피드백 신호를 제공하도록 구성된 각 피드백 경로를 더 포함하되,
    상기 각 피드백 경로는,
    상기 디지털 출력 신호를 지연하도록 구성된 하나 이상의 래치;
    상기 하나 이상의 래치와 연결되고, 지연된 상기 디지털 출력 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기; 및
    상기 디지털-아날로그 변환기와 연결되고, 상기 피드백 신호의 제1 세트 및 상기 다른 피드백 신호를 생성하기 위해 상기 아날로그 신호와 계수를 곱하도록 구성된 곱셈기를 포함하는 것을 특징으로 하는 장치.
  7. 제1항 또는 제3항 중 어느 한 항에 있어서,
    상기 전기기계식 필터는 MEMS, BAW 및 SAW 필터로 이루어진 군 중의 하나 이상을 포함하는 것을 특징으로 하는 장치.
  8. 필터링된 신호를 생성하기 위해 전기기계식 필터에 의해 결합 아날로그 신호를 필터링하는 단계;
    디지털 출력 신호를 생성하기 위해 양자화기에 의해 상기 필터링된 신호를 디지털화하는 단계;
    제1 피드백 회로 및 제2 피드백 회로에 의해 상기 디지털 출력 신호를 아날로그 신호로 변환하는 단계로서, 상기 제1 피드백 회로 및 상기 제2 피드백 회로는 이산 시간 대역통과 시그마-델타 변조기의 전달함수와 대응되는 루프 전달 함수를 제공하며, 상기 제1 피드백 회로는 상기 양자화기의 출력과 상기 전기기계식 필터의 입력 사이에 연결되며, 상기 제2 피드백 회로는 상기 양자화기의 출력과 상기 양자화기의 입력 사이에 연결되는, 상기 변환하는 단계; 및
    상기 결합 아날로그 신호를 형성하기 위해 입력 신호와 상기 아날로그 신호를 합산하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제8항에 있어서,
    상기 결합 아날로그 신호를 필터링하는 단계는,
    상기 필터링된 신호를 생성하기 위해 표면 탄성파(SAW) 필터에 의해 상기 결합 아날로그 신호를 필터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제8항에 있어서,
    상기 결합 아날로그 신호를 필터링하는 단계는,
    상기 필터링된 신호를 생성하기 위해 벌크 탄성파(BAW) 필터에 의해 상기 결합 아날로그 신호를 필터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제8항에 있어서,
    상기 결합 아날로그 신호를 필터링하는 단계는,
    상기 필터링된 신호를 생성하기 위해 마이크로-기계식(MEMS) 필터에 의해 상기 결합 아날로그 신호를 필터링하는 단계를 포함하는 것을 특징으로 하는 방법.
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Pelgrom Time-Continuous Σ Δ Modulation

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