JP4866482B2 - 帯域通過シグマ−デルタ変調のためのシステム及び方法 - Google Patents

Description

本発明は、広範には、帯域通過シグマ−デルタ変調のためのシステム及び方法に関するものである。

中間周波数（ＩＦ）ディジタル化受信器において、ディジタル化は、代表的には、帯域通過シグマ−デルタ変調器（ＢＰ ΣΔＭｓ）によって行われる。ＢＰ ΣΔＭｓは、個別−及び連続−時間（ＤＴ及びＣＴ）領域の双方において実現され得る。ＤＴ ＢＰ ΣΔＭｓは、切換えられる−コンデンサ（ＳＣ）ループ・フィルタを用いて履行されるΣΔＭｓに言及しており、他方、ＣＴ ＢＰ ΣΔＭｓは、能動−ＲＣ、トランスコンダクタ−Ｃ（Ｇｍ−Ｃ）またはＬＣフィルタを用いて実現される。

切換え−コンデンサ回路を用いて実現されるＤＴ ＢＰ ΣΔＭｓは、高速で動作することができないが、能動−ＲＣ、Ｇｍ−Ｃ及びＬＣフィルタに基づくＣＴ ＢＰ ΣΔＭｓは、プロセス及び温度変化（ＰＴＶ）を被り、特に、ＣＭＯＳ／ＢｉＣＭＯＳプロセスにおいて履行されるとき、満足な性能を達成することができない。

さらに、幾つかのＣＴ ＢＰ ΣΔＭｓは、高いＩＦにおいて、合理的に良好な性能を達成してきたけれども、それらは、高価格なＩＩＩ−Ｖプロセスにおいて履行され、M. Inerfield等による２００３年９月の“high Dynamic Range InPHBT Delta-Sigma Analog-to-Digital Converters”IEEE Journal of Solid-State Circuits, Vol. 38, No.9, pp1524-1534、並びにA. E. Cosand等による２００４年１０月の“IF-Sampling Fourth-Order Bandpass ΣΔModulator for Digital Receiver Applications,”IEEE Journal of Solid-State Circuits, Vol.39, No. 10, pp. 1633-1639, に開示されたＣＴ ＢＰ ΣΔＭｓに見られるように、相当の電力を消費する。高いＩＦでのＣＭＯＳ／ＢｉＣＭＯＳ技術における高性能のＣＴ ＢＰ ΣΔＭｓは、まだ実現していない。

電気機械共振器に基づくＢＰ ΣΔＭｓが、最近、[Proc. of Asian Solid-State Circuit Conference (A-SSCC’06), ２００６年１１月、pp.143-146におけるY.P. Xu, R. Yu, W.T. Hsu 及びA.R. Brown, による“A Silicon Micromechanical Resonator Based CMOS Bandpass Sigma-Delta Modulator,”; Proc. IEEE Custom Integrated Circuits Conf. (CICC’05, pp.203-206, ２００５年９月におけるR. Yu, Y.P. Xu, による“A 47.3-MHz SAW Resonator Based CMOS Second-Order Bandpass Sigma-Delta Modulator with 54-dB Peak SNDR”]において提案されてきた。これらのＢＰ ΣΔＭｓは狭帯域（２００ｋＨｚ）ＦＭ適用において同等のもしくは一層良好なＳＮＤＲ（信号対雑音プラスひずみ比）性能を達成するが、狭帯域適用に対して一層適切である。異なった中心周波数を有する多重共振器が、高次ループ・フィルタにおいて一層広い通過帯域を達成するために用いられ得るが、それらは、増加する寄生性及び複雑性に起因して実際に実現するのが困難である。

従って、上述の課題の１つまたは２つ以上を扱うための帯域通過シグマ−デルタ変調器のためのシステム及び方法を提供する必要性が存在する。

従って、本発明の第１の態様によれば、電気機械フィルタと、該電気機械フィルタからの出力に結合される量子化器と、量子化器からの出力と電気機械フィルタの入力との間に結合されるフィードバック回路と、を備えた連続時間帯域通過シグマ−デルタ変調器が提供される。

量子化器の出力から量子化器の入力へのフィードバック回路を通したループが別個の時間帯域通過シグマ−デルタ変調器プロトタイプに似せるための伝達関数を提供し得る。

ループの伝達関数は、電気機械フィルタの伝達関数に基づいて決定される。

ループの伝達関数は、さらに、別個の時間帯域通過シグマ−デルタ変調器プロトタイプにおける選択された帯域外利得に基づいて決定され得る。

前記変調器は、第１の結合されたアナログ信号を発生するために、入力信号を第１の組みのフィードバック信号に加算するための第１の加算器と、第１の結合されたアナログ信号を受信するよう結合された前記電気機械フィルタと、第２の結合されたアナログ信号を発生するために、前記フィルタによって発生されたフィルタリングされた信号を他のフィードバック信号と加算するよう前記フィルタに結合された第２の加算器と、第２の結合されたアナログ信号を受信するようかつディジタル出力信号を発生するために前記第２の加算器に結合される量子化器と、を備え得る。

各フィードバック信号は、それぞれのフィードバック経路によって発生され得、各フィードバック経路は、前記ディジタル出力信号を遅延させるための１つまたは２つ以上のラッチと、前記遅延されたディジタル出力信号をアナログ信号に変換するためのディジタル・アナログ変換器と、前記フィードバック信号を生成するために前記アナログ信号に係数を乗算するための乗算器と、を備える。

電気機械フィルタは、ＭＥＭＳ、ＢＡＷ、ＳＡＷフィルタから成るグループの１つまたは２つ以上を含み得る。

本発明の第２の態様によれば、電気機械フィルタを用いてアナログ信号をフィルタリングするステップと、電気機械フィルタからの出力に量子化器を結合するステップと、量子化器からの出力と、電気機械フィルタの入力との間に結合されたフィードバック回路からの戻り信号を提供するステップと、を含む連続時間帯域通過シグマ−デルタ変調の方法が提供される。

当該方法は、量子化器の出力から量子化器の入力へのフィードバック回路を通してのループによって別個の時間帯域通過シグマ−デルタ変調器プロトタイプに似せるための伝達関数を提供するステップをさらに含み得る。

当該方法は、電気機械フィルタの伝達関数に基づいてループの伝達関数を決定するステップをさらに含み得る。

当該方法は、別個の時間帯域通過シグマ−デルタ変調器プロトタイプにおける選択された帯域外利得に基づいてループの伝達関数を決定するステップをさらに含み得る。

当該方法は、第１の加算器で第１の結合されたアナログ信号を発生するために入力信号を第１の組みのフィードバック信号と加算するステップと、電気機械フィルタで前記第１の結合されたアナログ信号を受信するステップと、前記フィルタへの第２の加算器で第２の結合されたアナログ信号を発生するために、前記フィルタによって発生されたフィルタリングされた信号に他のフィードバック信号を加算するステップと、前記第２の結合されたアナログ信号を受信し、量子化器でディジタル出力信号を発生するステップと、をさらに含み得る。

各フィードバック信号は、１つまたは２つ以上のラッチによって前記ディジタル出力信号を遅延させるステップと、遅延されたディジタル出力信号をディジタル・アナログ変換器によってアナログ信号に変換するステップと、乗算器によってフィードバック信号を生成するためにアナログ信号に係数を乗算するステップと、を含むそれぞれのフィードバック経路によって発生され得る。

前記電気機械フィルタは、ＭＥＭＳ、ＢＡＷ、ＳＡＷフィルタから成るグループの１つまたは２つ以上を含み得る。

本発明の実施形態は、添付図面と共に、例としてのみの以下の記載から当業者には一層良好に理解され容易に明瞭となるであろう。

ループ・フィルタとして４次の電気機械フィルタを用いた連続時間（ＣＴ）ＢＰ ΣΔＭの例示的な実施形態のシステム・レベルのブロック図を示す。 例示的な実施形態におけるＭＥＭｓ及びＳＡＷフィルタの等価回路を示す図である。 パラメータとして順方向経路における位相遅延θｄを有するノイズ伝達関数の根軌跡プロットを示す図である。 外部の１１０−ＭＨｚ ＳＡＷフィルタを用いた提案されたＢＰ ΣΔＭの例示的な実施形態の単純化された回路レベル構造を示す図である。 例示的な実施形態における低電力ＴＩＡの回路図を示す。 例示的な実施形態におけるＴＩＡの摸擬された周波数応答を示す図である。 ０．３５−μｍ ＳｉＧｅ ＨＢＴ ＢｉＣＭＯＳプロセスにおいて製造された４次のＢＰ ΣΔＭの例示的な実施形態のチップ・マイクログラフ（チップの顕微鏡写真）を示す図である。 ４次のＣＴ ＢＰ ΣΔＭの例示的な実施形態の測定された出力スペクトルを示す図である。 ４次のＣＴ ＢＰ ΣΔＭの例示的な実施形態のＳＮＤＲ対入力電力の測定されたグラフを示す図である。 例示的な実施形態の２つのトーンの検査結果を示す図である。 連続時間帯域通過シグマ・デルタ変調のための方法を示すフローチャートを示す。

本発明の実施形態において、例えば、マイクロ機械（ＭＥＭＳ）フィルタ、表面弾性波（ＳＡＷ）フィルタ、バルク音波（ＢＡＷ）フィルタまたは他の電気機械フィルタのいずれかであって良い電気機械ループ・フィルタを用いたＢＰ ΣΔＭが提供される。例示的な実施形態は、所望のループ伝達関数を実現してΣΔＭの安定性を確実にするために多重帰還経路を有する。広帯域インピーダンス変換増幅回路（ＴＩＡ）が電気機械ループ・フィルタの後に置かれ、挿入損失補償を提供し得るか及び／またはＢＰ ΣΔＭの順方向経路における位相遅延を最小にし得る。

先に提案された電気機械共振器に基づくＢＰ ΣΔＭｓ及びＩＩＩ−Ｖプロセスに基づく履行とは異なって、例示的な実施形態における電気機械フィルタは、周波数同調無しで正確な中心周波数を提供することができ、そして電力消費を低くし得る。このように、電気機械フィルタに基づくＣＴ ＢＰ ΣΔＭのインパルス応答は、時間領域において、量子化器の入力におけるＤＴ ＢＰ ΣΔＭプロトタイプのものに整合され得る。極周波数が既知であり、与えられたＳＡＷフィルタに対して変化されることができないので、ＤＴ ＢＰ ΣΔＭプロトタイプのループ伝達関数は、通過帯域における同じ極配置及び帯域外利得の適切な選択と似せられ得る。換言すれば、電気機械フィルタに基づくＣＴ ＢＰ ΣΔＭの伝達関数は、ＤＴ ＢＰ ΣΔＭプロトタイプにおける選択された帯域外利得に基づいて決定され得る。

例示的な実施形態において、ＢＰ ΣΔＭにおけるループ・フィルタとして高次の電気機械フィルタを用いれば、該フィルタが、２つのアクセス可能な端子、入力及び出力、を有するだけなので、制御可能性が制限されるけれども、ループ伝達関数及び安定性のような問題は、補助的な回路を用いることで対処され得る。

図１は、ループ・フィルタとして４次の電気機械フィルタを用いた連続時間（ＣＴ）ＢＰ ΣΔＭの例示的な実施形態のシステム・レベルのブロック図を示す。制御可能性を提供するために、そして安定なＢＰ ΣΔＭに帰結する所望のループ伝達関数を得るために、多重帰還構造が用いられる。

ＤＡＣｓ（ＤＡＣ１−４）１１０、１１２、１１４、１１６からフィードバック（帰還）信号を差し引いた後、入力信号１０２は、電気機械ループ・フィルタ１０４に供給される。ループ・フィルタ１０４の出力は、量子化器１０６によってディジタル化される前に、ＤＡＣ５ １１８からのフィードバックを差し引く。量子化器１０６の出力は、ＢＰ ΣΔＭ１００の最終出力１０８である。フィードバック経路において、ディジタル出力１０８は、最初に、１つのサンプリング周期によって遅延され、次に、５つのＲＺ（Return to Zero）またはＮＲＺ（Non Return to Zero） ＤＡＣ１１０、１１２、１１４、１１６、１１８によってアナログ信号に変換し戻される。最初の４つのＲＺ ＤＡＣｓ（ＤＡＣ１−４）１１０、１１２、１１４、１１６の出力は、異なった係数で入力ノードにフィードバックもしくは戻され、そして入力信号１０２と加算される。ＲＺ ＤＡＣ１１０、１１４とＨＲＺ（Half Return to Zero） ＤＡＣ１１２、１１６との間の差である、ＤＡＣ２ １１２及びＤＡＣ４ １１６に埋め込まれた固有の半クロック遅延がある。５番目のＮＲＺ ＤＡＣ（ＤＡＣ５）１１８の出力は、量子化器１０６の入力にフィードバックされる。フィードバック係数は、式（１）に与えられたインパルス不変変換に基づいて決定される。

ここに、Ｈ（Ｚ）は、ＤＴループ伝達関数であり、Ｈ（Ｓ）は、ＣＴループ・フィルタの伝達関数であり、そしてＤ（ｓ）は、フィードバック経路におけるＤＡＣ１１０、１１２、１１４、１１６、１１８の線形結合である。

電気機械フィルタ１０４の特性は、非常に多くその構造に依存している。本発明の実施形態におけるＢＰ ΣΔＭは、機械的に結合されたＭＥＭＳフィルタ及び長軸方向に結合された共振器（ＬＣＲ）に基づくＳＡＷフィルタに基づいている。

図２は、例示的な実施形態におけるＭＥＭｓ[F.D. Bannon III, J.R. Clark and C. T.-C. Nguyen, “High-Q HF Microelectromechanical Filters,” IEEE Journal of Solid-State Circuits,, Vol. 35, pp. 512-526, ２０００年４月]及びＳＡＷ[C.K. Campell, Surface Acoustic Wave Devices for Mobile and Wireless Communications, Academic Press, 1998]フィルタの等価回路を示す。図２で与えられる或る仮定のもとで、双方のフィルタは、以下によって一般化され得る、同様の４次伝達関数を有する。

ここに、ω_ｃ１及びω_ｃ２は、一般に、与えられた中心周波数ω_ｃの回りで対称であるように選択され、従って、ω_ｃ＝（ω_ｃ１＋ω_ｃ２）／２である。ω_ｃ１＝ω_ｃ−Δω及びω_ｃ２＝ω_ｃ＋Δωとすると、良好な概算は、２Δω＝ω_ｃ／Ｑ_ｒを選択することであり、Ｑ_ｒは、以下によって与えられる、構成共振器の負荷された品質係数である。

結果の３−ｄＢフィルタの帯域幅は、ＢＷ＝４Δωである。入力及び出力端子における静電容量Ｃ_ｐは、導出を単純化するために無視されたということに留意されたし；その影響は、以下に説明するインターフェース回路の適切な設計によって補償され得る。

実施形態においては、ＳＡＷフィルタが用いられる。しかしながら、設計方法は、ＭＥＭＳ、ＢＡＷ及び他の電気機械フィルタにも適用され得るということが当業者には理解されるであろう。実施形態において用いられるＳＡＷフィルタは、１１０ＭＨｚを中心にして１．１５２ＭＨｚの帯域幅を有する。このＳＡＷフィルタの極周波数は、ｆ_ｃ±Δｆ＝１１０±０．２８８-ＭＨｚによってすでに決定されており、構成共振器の負荷されたＱは、Ｑ_ｒ＝ｆ_ｃ／２Δｆ＝１９１である。

例示的な実施形態におけるシステム・レベルの設計は、電気機械フィルタをベースにしたＣＴ ＢＰ ΣΔＭのインパルス応答が時間領域における量子化器の入力でのＤＴ ＢＰ ΣΔＭのものと整合され得るという、インパルス不変変換に基づいている。極周波数が既知であり、与えられたＳＡＷフィルタに対して変化され得ないので、ＤＴ ＢＰ ΣΔＭプロトタイプのループ伝達関数は、通過帯域における同じ極配置及び帯域外利得の適切な選択とまねされ得る。結果の伝達関数は、以下によって与えられる。

例示的な実施形態において、電気機械フィルタをベースにしたＣＴ ＢＰ ΣΔＭの伝達関数をＤＴ ＢＰ ΣΔＭプロトタイプのものと整合させるために、ＲＺ及びＨＲＺ ＤＡＣｓの組み合わせを有する入力への４つの独立したフィードバック経路が履行される。準安定性の問題を緩和するために量子化器の後に追加される一クロック周期遅延でもって、５番目のＮＲＺ ＤＡＣは、図１に示されるように完全等価を提供する。ＤＡＣｓのフィードバック係数もしくは利得は、インパルス不変変換に従って決定され得る。

例示的な実施形態において、電気機械フィルタの伝達関数は、式（１）の形態を有すると推定される。しかしながら、挿入損失（ＩＬ）及び寄生容量Ｃ_ｐ（図２）のような固有の非理想的な性質は、BP ΣΔMの性能に影響を与えるであろう。ΣΔMの性能へのＩＬの影響は、“A Silicon Micromechanical Resonator Based CMOS Bandpass Sigma-Delta Modulator,” in Proc. IEEE A-SSCC’06, ２００６年１１月. pp. 143-146. [Xu 等] において研究されてきた。一般に、充分な順方向ループ利得は、帯域内ノイズを抑制し、量子化器への過酷な要求を軽減するために必要とされ得る。例示的な実施形態において用いられる１−ビット量子化器に対し、回路レベルにおける模擬が、最小の順方向ループ利得を決定するために用いられ得る。模擬は、使用中のＳＡＷフィルタの出力信号が量子化される前に、５０−ｄＢ利得が必要とされ得るということを示す。この利得は、量子化器の前置増幅器（２０ｄＢ）及びＳＡＷフィルタのための感知増幅器（３０ｄＢ）によって提供される。しかしながら、利得段は、好ましくは、通過帯域の近辺において、過度の位相遅延をもたらすべきではない。位相遅延の影響を分析するために、利得段は、以下の式によって与えられるその伝達関数を有する一次システムによってモデル化される。

ここに、Ａ_Ｇ０は、ＤＣ利得であり、ω_ｐは、極周波数である。中心周波数ω_ｃにおいて利得段によってもたらされる位相遅延（θ_ｄ）は、θ_ｄ＝ｔａｎ^−１（ω_ｃ／ω_ｐ）である。

図３は、パラメータとして順方向経路における位相遅延θ_ｄを有するノイズ伝達関数の根軌跡プロットを示す。該プロットは、位相遅延が２７°以上であるとき、例示的実施形態における変調器が不安定になるということを示す。このことは、ΣΔＭの順方向経路における利得段の位相遅延が、好ましくは最小にされるということを示唆する。換言すれば、利得段は、充分な帯域幅もしくは通過帯域の回りに無視できる位相遅延を有するべきである。

図４は、外部の１１０−ＭＨｚ ＳＡＷフィルタを用いた提案されたＢＰ ΣΔＭの例示的実施形態の単純化された回路レベルの構造を示す。トランスコンダクタＧ_ｍ，ｉ ４２０は、４つの電流操舵ＤＡＣ４１０、４１２、４１４、４１６からのフィードバック信号との加算のために、入力信号４０２を電流に変換する。シングルエンド形（片端接地）信号が、オフチップＳＡＷフィルタを駆動するために用いられる。他の出力は、負荷を平衡させるように、浮動パッドを駆動する。電気機械フィルタ４０４からのシングルエンド形出力は、ＴＩＡ４２２によって感知されて増幅され、そして次に、差分信号に変換される。第２のトランスコンダクタ４２４は、次に、加算信号を生成する、重み付けされたＮＲＺ ＤＡＣ４１８の引き続く差し引きのために、該差分信号を電流に変換する。加算信号は、次に、さらに前置増幅器４２６によって増幅され、そして５つの直列接続されたＥＣＬ（エミッタ制御されるロジック）マスタ−スレーブ・ラッチ４３０、４３２、４３４、４３６、４３８に供給される。

前置増幅器４２６と一緒に、マスタ及びスレーブ段の双方がＮＲＺ出力を有する、第１のマスタ−スレーブ・ラッチ（ラッチ１）４３０は、ΣΔＭにおける量子化器（比較器）として働き、半サンプリング・サイクル遅延を提供する。その後の４つのマスタ−スレーブ・ラッチ（ラッチ２−５）４３２、４３４、４３６、４３８は、ＮＲＺマスタ段によって直列接続され、それらのスレーブＲＺ段の出力は、フィードバック電流操舵ＤＡＣ４１０、４１２、４１４、４１６のための制御信号として用いられる。各ラッチ（ラッチ１−５）４３０、４３２、４３４、４３６、４３８は、半クロック／サイクル遅延を提供する。ラッチ４３０、４３２は、ＤＡＣ１ ４１０のための一クロック遅延の合計を提供する。ラッチ４３４は、ＤＡＣ２がＨＲＺ ＤＡＣになるように、ＤＡＣ２ ４１２に追加の半クロック遅延を提供する。従って、ＤＡＣ１−４ ４１０、４１２、４１４、４１６に対して提供される遅延は、それぞれ、１、１．５、２及び２．５サイクルである。

模擬の結果は、Ｇ_ｍ，ｉ、フィードバックＤＡＣ（ＤＡＣ１−４）及びプルアップ抵抗Ｒ_ｐ１が、ΣΔＭの入力関連の回路ノイズの約８０％に寄与し、そして回路ノイズだけを考慮したＳＮＲは、最適化の後、１−ＭＨｚ帯域幅において、８３ｄＢであるということを示す。

前述したように、３０−ｄＢ利得を有するＴＩＡは、電気機械フィルタの挿入損失を補償して量子化器への過酷な要求を軽減するために用いられる。しかしながら、このＴＩＡは、変調器が不安定であるのを避けるために、通過帯域の近辺において過度の位相遅延をもたらすべきではない。１１０ＭＨｚにおける位相遅延を最小にするために、１ＧＨｚ以上の帯域幅が、ＴＩＡに対して必要とされ得る。このような広帯域ＴＩＡの直接的な履行は、その入力において大きな寄生容量（Ｃ_ｐ＝５〜８ｐＦ）が与えられてあまりにも大きい電力を消費する。

図５は、例示的な実施形態における低電力ＴＩＡの回路図を示す。トランジスタＱ１ ５０２及びＱ２ ５０４は、ＴＩＡコア（中心部）を形成する。伝統的なシャント−シャント・フィードバックの代わりに、ＴＩＡコアは、Ｑ２ ５０４のエミッタに追加されたピーキング・コンデンサＣ_Ｅ５０６を有するシャント−シリーズ・フィードバックに基づいている。Ｃ_Ｅ５０６は、通過帯域近くにあるように調整され得かつ全体的なＴＩＡの帯域幅を広げるように用いられ得る、ゼロを導入する。Ｃｐ＝６ｐＦ及びＣ_Ｅ＝０．８ｐＦを与えると、模擬の結果は、全ＴＩＡが２５Ωの入力抵抗、６２ｄＢΩ（等価な３４−ｄＢの電圧利得）のトランス抵抗（transresistance）を有するということを示す。Ｃ_Ｅ５０６でもって、ＴＩＡの３−ｄＢの帯域幅は、２−ｍＡ電流消費において図６に示すように３６０ＭＨｚから１．３ＧＨｚに改善される。通過帯域近辺の結果の位相シフトは、無視できると考慮され得る。

４次ＢＰ ΣΔＭの例示的な実施形態のプロトタイプ・チップは、0.35-μm SiGe HBT BiCMOSプロセスにおいて0.55-mm2コア面積を占有して製造した。図７は、主回路ブロックが識別される0.35-μm SiGe HBT BiCMOSプロセスにおいて製造された４次のＢＰ ΣΔＭの例示的な実施形態のチップ・マイクログラフ（チップの顕微鏡写真）を示す。図８は、４次のＣＴ ＢＰ ΣΔＭの例示的な実施形態の測定された出力スペクトルを示す。周波数ビンは、約６．７ｋＨｚであることに注意されたし。１−ＭＨｚの信号帯域幅における測定されたピークＳＮＤＲ及びＤＲ性能は、図９に示されるように、それぞれ６０ｄＢ及び６５ｄＢである。２つのトーンの相互変調検査も、設計されたＢＰ ΣΔＭの線形性を評価するために行われた。４００ｋＨｚの周波数分離を有した２つの−１４ｄＢＦＳ（ＦＳ＝５００ｍＶｐｐ）正弦信号が変調器を検査するために用いられる。測定されたＩＭ３は、図１０に示されるように、約−５２ｄＢｃである。ＳＡＷフィルタを有するシングルエンド形インターフェース回路及び外部に接続されたＳＡＷフィルタから帰結する大きい信号依存の寄生が、このような比較的低い線形性を説明する。

測定された性能が表１に要約され、ＢＷ＞１ＭＨｚにおいて報告された性能では既知のＣＭＯＳ／ＢｉＣＭＯＳ単一ビットのＢＰ ΣΔＭｓよりも有利に並ぶ。Understanding Delta-Sigma Data Converters. IEEE Press, 2005[R.Schreier and G.C. Temes] におけるものと類似した性能係数（a figure of merit）が比較のために用いられ、該性能係数は、以下のように定義される。

本発明の実施形態は、ＣＭＯＳ／ＢｉＣＭＯＳにおいて、マイクロ機械（ＭＥＭＳ）フィルタ、表面弾性波（ＳＡＷ）フィルタ、バルク音波（ＢＡＷ）フィルタのような電気機械フィルタの使用を通して、電気機械フィルタを用いた広帯域の高いＩＦのＢＰ ΣΔＭｓを実現することを追及する。ＣＭＯＳ／ＢｉＣＭＯＳプロセスにおける現存の電子フィルタ（例えば、能動−ＲＣ、Ｇｍ−Ｃ、ＬＣ）と比較して、電気機械フィルタは、周波数同調無しで正確な中心周波数を提供することができ、電力消費においても低いものであり得る。従って、高価なＩＩＩ／ＶＩプロセスは、広帯域の高いＩＦのＢＰ ΣΔＭの設計において回避され得る。さらに、電気機械フィルタは、シリコン適合性であり得る。電気機械フィルタの製造プロセスは、当業者に理解されており、例えば、ＳＡＷフィルタを製造するためのプロセスの記載［Modeling and Fabrication of CMOS Surface Acoustic Wave Resonators, Anus Nurashikin Nordin, IEEE Transactions on Microwave Theory and Techniques, Vol. 55, No. 5, ２００７年５月］に対して参照が為される。

潜在的な応用は、ワイヤレス／ワイヤライン受信器、ベースステーション及びソフトウェア限定されたラジオにおけるＩＦ及び任意の他の帯域通過ディジタル化を含む。

本発明は、ハードウェア・モジュールとして履行され得る。特に、ハードウェアの意味においては、モジュールは、他のコンポーネントまたはモジュールと共に使用するよう設計された機能的ハードウェア・ユニットである。例えば、モジュールは、別個の電子コンポーネントを用いて履行され得るか、または特定用途向けＩＣ（ＡＳＩＣ）のような全電子回路の部分を形成することができる。当業者によって理解されるであろう多くの他の可能性が存在する。

図１１は、連続時間帯域通過シグマ・デルタ変調のための方法を示すフローチャート１１００を示す。ステップ１１０２において、アナログ信号は、電気機械フィルタを用いてフィルタリングされる。ステップ１１０４において、量子化器は、電気機械フィルタからの出力に結合される。ステップ１１０６において、戻り信号が、量子化器からの出力と、電気機械フィルタの入力との間に結合されたフィードバック回路から提供される。

多くの変化及び／または変更が、広範に記載された本発明の精神または範囲から逸脱することなく、特定の実施形態に示された本発明に対して為され得ることが当業者には理解されるであろう。従って、本実施形態は、説明的なものであり、制限的なものではないということを、すべての点で考慮されるべきである。

１０４ 電気機械ループ・フィルタ
１０６ 量子化器
１１０ ＤＡＣ１
１１２ ＤＡＣ２
１１４ ＤＡＣ３
１１６ ＤＡＣ４
１１８ ＤＡＣ５
４０４ 電気機械フィルタ
４１０ 電流操舵ＤＡＣ
４１２ 電流操舵ＤＡＣ
４１４ 電流操舵ＤＡＣ
４１６ 電流操舵ＤＡＣ
４１８ ＮＲＺ ＤＡＣ
４２０ トランスコンダクタＧ_ｍ，ｉ
４２２ ＴＩＡ
４２４ 第２のトランスコンダクタ
４２６ 前置増幅器
４３０ ＥＣＬ（エミッタ制御されるロジック）マスタ−スレーブ・ラッチ
４３２ ＥＣＬマスタ−スレーブ・ラッチ
４３４ ＥＣＬマスタ−スレーブ・ラッチ
４３６ ＥＣＬマスタ−スレーブ・ラッチ
４３８ ＥＣＬマスタ−スレーブ・ラッチ

Claims (9)

1. 電気機械フィルタと、
   該電気機械フィルタに結合される量子化器と、
   離散時間帯域シグマ−デルタ変調器のループ伝達関数と整合するループ伝達関数を有するループを形成するように、前記量子化器の出力と前記電気機械フィルタの入力との間に結合されるフィードバック回路と、
   第１の結合されたアナログ信号を発生するために、前記電気機械フィルタの入力信号を前記フィードバック回路からの第１の組みのフィードバック信号に加算するように構成され、前記電気機械フィルタの入力に結合された第１の加算器と、
   第２の結合されたアナログ信号を発生するために、前記フィードバック回路からのもう１つのフィードバック信号を前記電気機械フィルタによってフィルタリングされた信号に加算するよう構成され、前記電気機械フィルタの出力と前記量子化器の入力とに結合された第２の加算器と、
   を備え、
   前記量子化器は、前記第２の結合されたアナログ信号を量子化してディジタル出力信号を発生するよう構成されている装置。
2. 前記ループ伝達関数は、前記電気機械フィルタの伝達関数に少なくとも部分的に基づいて決定される請求項１に記載の装置。
3. 前記ループ伝達関数は、さらに、前記離散時間帯域通過シグマ−デルタ変調器の選択された帯域外利得に基づいて決定される請求項１または２に記載の装置。
4. 前記フィードバック回路は、前記第１の組みのフィードバック信号及び前記もう１つのフィードバック信号を提供するよう構成されたそれぞれのフィードバック経路をさらに備え、該それぞれのフィードバック経路は、
   前記ディジタル出力信号を遅延させるよう構成された１つまたは２つ以上のラッチと、
   前記遅延されたディジタル出力信号をアナログ信号に変換するよう構成された、前記１つまたは２つ以上のラッチに結合されたディジタル・アナログ変換器と、
   前記第１の組のフィードバック信号及び前記もう１つのフィードバック信号を生成するために前記アナログ信号に係数を乗算するよう構成された、前記ディジタル・アナログ変換器に結合された乗算器と、
   を備えた請求項１に記載の装置。
5. 前記電気機械フィルタは、ＭＥＭＳ、ＢＡＷ、及びＳＡＷフィルタから成るグループの１つまたは２つ以上を含む請求項１乃至４のいずれか１項に記載の装置。
6. フィルタリングされた信号を発生するために、電気機械フィルタにより、第１の結合されたアナログ信号をフィルタリングするステップと、
   ディジタル出力信号を発生するために、量子化器により、第２の結合されたアナログ信号をデジタル化するステップと、
   フィードバック回路により、前記ディジタル出力信号をアナログ信号に変換するステップであって、前記フィードバック回路は、離散時間帯域シグマ−デルタ変調器の伝達関数と整合するループ伝達関数を提供する、ステップと、
   前記第１の結合されたアナログ信号を形成するよう、第１の加算器により、前記アナログ信号を前記電気機械フィルタの入力信号に加算するステップと、
   前記第２の結合されたアナログ信号を形成するよう、第２の加算器により、前記フィルタリングされた信号を前記ディジタル出力信号に加算するステップと、
   を含む方法。
7. 前記第１の結合されたアナログ信号をフィルタリングするステップは、前記フィルタリングされた信号を発生するために、表面弾性波（ＳＡＷ）フィルタにより、前記第１の結合されたアナログ信号をフィルタリングするステップを含む請求項６に記載の方法。
8. 前記第１の結合されたアナログ信号をフィルタリングするステップは、前記フィルタリングされた信号を発生するために、バルク音波（ＢＡＷ）フィルタにより、前記第１の結合されたアナログ信号をフィルタリングするステップを含む請求項６に記載の方法。
9. 前記第１の結合されたアナログ信号をフィルタリングするステップは、前記フィルタリングされた信号を発生するために、メムス（ＭＥＭＳ）フィルタにより、前記第１の結合されたアナログ信号をフィルタリングするステップを含む請求項６に記載の方法。

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