JP2004040764A - 最小位相変動連続時間積分フィルタおよび当該フィルタを使用した帯域通過σδ変調器 - Google Patents

Abstract

【課題】レーダ受信機において、アナログ−デイジタル符号化の精度を向上させるために使用される、フィードバックループを形成する帯域通過ΣΔ変調器を提供する。
【解決手段】入力側に供給された信号を帯域通過積分するための、最小位相変動と称する、位相変動を有する共振装置を少なくとも１つ有する連続時間フィルタを使用することで解決される。フィルタリングに伴う遅延を最小化し、ループの安定性を保つためには、帯域通過フィルタを連続時間装置とする場合、多種フィルタである必要がある。このようなフィルタは、例えば共振器と１つ又は複数の周波数帯域においてその作用が共振器より優勢になる抵抗を有する事により実現される。
【選択図】　　　　図１４

Description

【０００１】
【発明の技術分野】
本発明は、連続時間系フィルタリングに関するものである。より具体的に、例えばシグマ−デルタ（ΣΔ）変調器等のフィードバック制御ループにおけるフィルタリングに関するものである。アナログ方式のΣΔ変調器は、例えば、レーダ受信機や通信システムにおいて、特にアナログ−ディジタル符号化の精度を向上させるために使用することができる。
【０００２】
【従来技術の説明】
信号のΣΔ変調は、当該信号を少数のビットに符号化するものであるが、そのビット数による理論上の限界より遥かに高い精度を実現することができる。その目的で、フィードバック制御ループが形成される。精度を制限する量子化装置は、図１（ａ）の一般図に見えるように、ループの出力側に配置される。
【０００３】
信号がディジタル信号である場合、ΣΔ変調ユニットはディジタル装置として作成される。ΣΔ変調器へ入力されるディジタル信号がＮ個のビットからなるものであれば、帰還信号はＮ−ｎ個の空の最下位ビット（ＬＳＢ）を含むＮ個のビットからなり、積分装置１への入力信号はＮ＋１個のビットからなり、量子化装置２の入力と出力の信号はそれぞれＮ個のビットとｎ個のビット（ここで、ｎはＮより遥かに小さい）からなるものとなる。従って、ΣΔ変調器の出力で符号化される信号は、ビット数が少ないが、帯域内で高精度を有する。これは、変調器の入力信号が２０ビットで符号化されるが、出力が１ビットで得られるＣＤリーダにおいて一般的である。
【０００４】
しかし、信号がアナログ信号であり、アナログ−ディジタル変換機２（精度を制限する量子化）が、図１（ｂ）に見えるように、ループの出力側に配置された場合、入力／出力誤差を積分するフィルタリング１１が、必然的にアナログ方式のフィルタリングになる。ここで、２つの可能性がある。第１の可能性は、信号の周波数が低い時であり、この場合、フィルタリング１１前にループ（図示せず）の入口で信号をサンプリングし、離散時間系（例えばスイッチトキャパシタを使用して）フィルタリングを行う。第２の可能性は、特にキャリア周波数などの高周波数領域で生じるものであり、この場合、離散時間方式（特に、スイッチトキャパシタまたはスイッチト電流ループ方式）は不適当である。よって、フィルタリング１１を連続時間系のフィルタリングとする。このような場合、最も一般的に使用される技術はＧｍＣ技術（トランスコンダクタンス増幅器を使用するもの）である。従って、サンプリングは、ループの出力側で、量子化（アナログ−ディジタル変換機）の直前に行われる。
【０００５】
また、高周波数についてさらに言及すると、アナログ−ディジタル変換機（ＡＤＣ）２とディジタル−アナログ変換機（ＤＡＣ）３の総変換時間は、１サンプリング周期を超え、複数のサンプリング周期に亘って存在する。この問題は、符号化を１ビットに制限することで解決することができるが、その場合、符号化関数が非線形性の強い特性を有するため、ΣΔ変調器の安定性を確実に得ることができる条件を決定することができない。従って、マルチビット符号化が望ましい。この種の符号化において、開ループの応答を、１次線形性の応答とすることができる。
【０００６】
そうすると、ループフィルタ１１の作成にあたり、ループの安定性を維持しながら利得を最大化する（よって、フィードバック制御信号と制御との間の誤差を最小化する）といったフィードバック制御ループにおける最も一般的な課題を解決しなければならない。これは、潜時値、すなわちループの総遅延時間が、大きいので、実現することが非常に難しい。高潜時値の存在下であっても良好な結果が得られるフィルタリング関数を求めることが困難であるため、現在に至っても連続時間ΣΔ変調器の開発が遅れている。
【０００７】
【発明の概要】
本発明は、ループの利得のモジュラスが１となる周波数領域でフィルタの位相を最小化することで、連続時間フィルタリングの困難性を準最適に解決するものである。
【０００８】
具体的に、本発明は、入力側に供給された信号を帯域通過積分するための、最小位相変動と称する、位相変動を有する少なくとも１つの素子を具備する連続時間フィルタを提案する。
【０００９】
最小位相変動素子とは、周波数がゼロまたは無限大に近づくにつれ、展開位相、すなわち、不明瞭な点を連続性で埋めることで再構成された位相が、ゼロに近づく傾向を有する素子である。
【００１０】
帯域通過積分器として実時間のフィルタを作成する場合、−１の臨界点近辺における利得の変動と位相の変動との釣合の問題が生じる。この釣合によってループの安定性が得られなくてはならない。因果関係上、これらの変動はバヤール−ボード（Ｂａｙａｒｄ−Ｂｏｄｅ）関係によって結ばれている。この問題は、最小位相変更を有する共振装置を少なくとも１つ有する連続時間帯域通過積分フィルタを使用することで解決できる。この最小位相変更を有する共振装置とは、具体的には共振器と抵抗を有するものである。
【００１１】
本発明のさらなる目的は、このような連続時間帯域通過積分フィルタを含むフィードバックループを提供することである。このフィードバックループは、特にΣΔ変調器によって構成され得る。フィードバックループを形成する帯域通過ΣΔ変調器は、例えば、アナログ−ディジタル変換機、帰還ディジタル−アナログ変換機および上述したような連続時間帯域通過積分フィルタを具備するものである。
【００１２】
【詳細な説明】
帯域通過ΣΔ変調器は、有用帯域内において、従来の符号器に比べて遥かに高い精度で信号のディジタル符号化を可能にする。その実際の機能として、ディジタル化以外にも、量子化雑音を整形することで、有用帯域におけるこの雑音のスペクトル密度を従来の符号器による雑音より遥かに小さくすることである。この有用帯域における量子化雑音のスペクトルパワー密度の低下は、帯域外の雑音のフィルタリングとデシメーションを行った後に、それに相当する精度の向上として現れる。
【００１３】
図１は、ある実施例による連続時間帯域通過ΣΔ変調器を示す概略図である。連続時間帯域通過ΣΔ変調器は、フィードバックループからなる。変調器は、ループの順方向チャネルｖ１に、積分装置１に続いてアナログ／ディジタル変換機（ＡＤＣ）２を有する。積分装置１は、積分用のフィルタ装置１１と、有用帯域における誤差の増幅器１２を有する。変調器は、戻りチャネルｖ２上に、ディジタル／アナログ変換機（ＡＤＣ）３を有する。この変換機（ＡＤＣ）３は、ΣΔ変調器の出力で得られた変換信号を変調器の入力まで伝送するために使用される。ループの入力側に、積分装置１の前方に演算器４が配置されており、ΣΔ変調器が例えばレーダまたは通信システム内に使用される場合に、受信機の入力部から送信され、ΣΔ変調器の入力に印加される符号化すべき信号を受信するとともに、さらに、ディジタル／アナログ変換後に戻りチャネルから送信される変換信号も受信する。この演算器４が入力信号と変換信号の差を評価することによって、帯域通過積分装置が、帯域内における出力信号と入力信号との誤差の積分を行う。
【００１４】
有用帯域における開ループの利得は１より遥かに大きいので、この有用帯域内では、出力信号と入力信号との誤差が必然的に非常に小さくなる。これがフィードバックループの原理である。従って、ループの出力側の量子化雑音が、この利得に相当する率で排除される。出力信号の量子化雑音は、アナログ／ディジタル変換を行う際に発生する。
【００１５】
よって、ループの利得をできるだけ高くすることが必要である。しかし、２つの変換機２および３を行うために必要な時間を考慮すると、好ましいレベルの利得を選択することは不可能である。実際、ループの実用化にあたり、ナイキスト基準を満たさなくてはならない。その結果、所定の変換機２および３について、ループの安定性は専らフィルタリング１１と積分処理１の利得１２によって決定する。
【００１６】
フィルタリングに伴う遅延を最小化し、ループの安定性を保つためには、帯域通過フィルタ１１を連続時間装置とする場合、多極フィルタである必要がある。この種の連続時間フィルタは、その原理上、各々が完全な増幅器に挟まれ、１次フィルタを形成する１次共振器のカスケードとして表すことができる。この構造の伝達関数は、各応答の（対数振幅および位相における）総和である。これらの応答は、前記共振器を、直列または並列に、第１に、内部インピーダンス５１を有する発電機５２と、第２に、負荷７との間に繋ぐことで得ることができる。図２（ａ）および２（ｂ）に示すＬＣ共振器は、通常の方法によって、この目的で実施される。
【００１７】
図２（ａ）には、直列共振器を示す。インダクタＬ６１とキャパシタＣ６２が直列接続された直列ＬＣ回路６_Ｓを有する。図２（ｂ）には、並列共振器を示す。インダクタＬ６１とキャパシタＣ６２が並列接続された並列ＬＣ回路６_Ｐを有する。
【００１８】
しかし、このような簡単なＬＣ共振器６を有する連続時間フィルタ１１は、位相の変動が最小化されたものではない。実用上、共振周波数または反共振周波数から離れた状態で位相がゼロに戻ることが好ましい。実際、これが確認されなければ、フィルタが設置されたループは安定性を示す。
【００１９】
図３（ａ）には、図２に示す共振装置の位相応答を、周波数の関数として示す。周波数軸は、共振周波数に対して正規化されている。図３（ａ）に示す位相は、周波数が０に近づくにつれ、９０°に寄り、周波数が無限大に向かうにつれ、−９０°に寄る。位相変動を最小化するためには、周波数がゼロまたは無限大に向かうにつれ、位相がゼロに寄る必要がある。よって、図３（ａ）において、図２に示すような簡単なＬＣ共振器を有するフィルタは、いわゆる「最小」位相変動を有するものではない。
【００２０】
図３（ｂ）には、図２の共振装置の振幅応答を、周波数の関数として示す。周波数軸は、共振周波数に対して正規化されている。振幅は、共振周波数から離れても飽和しない。振幅応答の波形は、因果関係により、図２（ａ）に見えるような位相変動を説明することができる。
【００２１】
高安定性と同時に充分の利得を実現するためには、フィルタ１１は最小位相変動を有する連続時間帯域通過積分フィルタでなければいけない。具体的に、次のような伝達関数を有する。

【００２２】
ここで得られる関数は、Ｑ_ＮとＱ_Ｄの値によって変化する。実際、Ｑ_Ｄ≧Ｑ_Ｎの場合、共振周波数周辺で、周波数とともに位相が低下するので、位相遅れを有する帯域フィルタリング関数が得られる。Ｑ_Ｄ≦Ｑ_Ｎの場合に得られるフィルタは、位相進みを有する帯域阻止性のものになる。Ｑ_Ｄは、共振器６（または共振装置）の振幅における伝達関数の極大を示す。この比率Ｑ_Ｄ／Ｑ_Ｎは、共振器６（または共振装置）の振幅における伝達関数の極大と極小との間の比率を示す。
【００２３】
本発明は、これを、共振器６に代わって共振装置６’_ｓ１、６’_ｓ２、６’_ｐ１、６’_ｐ２、６”_ｓおよび６”_ｐを使用することで実現することを提案する。
【００２４】
本発明の第１、第２、第３および第４の変形を、図４（ａ）、４（ｂ）、６（ａ）および６（ｂ）に示す。これらの装置は、共振装置６’_ｓ１、６’_ｓ２、６’_ｐ１または６’_ｐ２を構成するために、ＬＣ回路６に、直列または並列に抵抗を追加したものである。
【００２５】
本発明によるフィルタの第１変形は、図４（ａ）に示すように、直列共振器６１〜６２に抵抗６３を並列配置したものである。その結果、共振状態の場合、共振装置６’_ｓ１の作用において共振器６１〜６２が優勢になる。また、回路が共振状態から遠く、共振器６１〜６２のインピーダンスが大きい場合、抵抗６３の作用が優勢になる。これは、図５（ａ）および５（ｂ）に示してある。
【００２６】
図５（ａ）には、フィルタ１１の当該変形の、Ｑ_Ｎ＝７の場合の位相の応答を、周波数の関数として示す。曲線ｃ１、ｃ２およびｃ３で示す応答は、Ｑ_Ｄの値が、それぞれ１０、２０および１４である場合のフィルタ１１の応答に相当する。周波数軸は、共振周波数に対して正規化されている。共振装置６’_ｓ１は、図５（ａ）に示すように、最小位相変動素子である。実際、周波数が０または無限大に向かうにつれ、位相は０に近づく。
【００２７】
図５（ｂ）には、フィルタ１１の当該変形の、Ｑ_Ｎ＝７の場合の振幅の応答を、周波数の関数として示す。曲線ｃ１、ｃ２およびｃ３で示す応答は、Ｑ_Ｄの値が、それぞれ１０、２０および１４である場合のフィルタ１１の応答に相当する。周波数軸は、共振周波数に対して正規化されている。
【００２８】
同様に、並列共振器６１〜６２に抵抗６３を直列接続することによって、図４（ｂ）に示す共振装置６’_ｐ１を構成することが可能である。
【００２９】
この種の共振装置６’_１の伝達関数は、一般的に次のような形式を有する。

ここで、

そして、直列共振装置６’_ｓ１において、

さらに、直列共振装置６’_ｐ１において、

【００３０】
これらの共振装置６’の部品を、図６（ａ）および６（ｂ）に示すように変更、配置すると、フィルタに位相進みを伴う帯域阻止作用を持たせることができる。図６（ａ）の発明によるフィルタ１１の第３変形において、抵抗６３は並列配置されるＬＣ直列共振器６１〜６２と直列接続される。その結果、共振状態では、共振装置６’_ｓ２の作用において抵抗６３が優勢になる。また、動作条件が共振状態から遠い場合、共振器６１〜６２の働きが抵抗６３より大きくなる。これは、フィルタ１１のこの変形における、図７（ａ）に示すような位相および、図７（ｂ）に示すような振幅の周波数応答によって表すことができる。
【００３１】
図７（ａ）には、当該変形による共振装置６’_ｓ２を有するフィルタ１１における、Ｑ_Ｎ＝７の場合の位相応答を、周波数の関数として示す。曲線ｃ４、ｃ５およびｃ６に示す応答は、それぞれ、Ｑ_Ｄ＝２．５、３．５および５であるフィルタ１１に対応するものである。周波数軸は、共振周波数に対して正規化されている。共振装置６’_ｓ２は、図７（ａ）に示すとおり、最小位相変動素子である。実際、周波数が０または無限大に向かうにつれ、位相は０に近づく。
【００３２】
図７（ｂ）には、当該変形による共振装置６’_ｓ２を有するフィルタ１１における、Ｑ_Ｎ＝７の場合の振幅応答を、周波数の関数として示す。曲線ｃ４、ｃ５およびｃ６に示す応答は、それぞれ、Ｑ_Ｄ＝２．５、３．５および５であるフィルタ１１に対応するものである。周波数軸は、共振周波数に対して基準化されている。
【００３３】
従って、どの種類の共振装置（例えば、位相遅れ装置、位相進み装置等）を望むかによって、共振装置の構造を、１つまたは複数の所定の周波数帯域（それぞれ、共振周波数を含まない周波数帯域、共振周波数を含む周波数帯域等）において抵抗６３の作用が共振器より優勢になるようにする。
【００３４】
同様にして、図６（ｂ）に示すように、共振装置６’_ｐ２に対して直列配置された並列型のＬＣ共振器６１〜６２に対して、抵抗６３を並列配置することができる。
【００３５】
この種の共振装置６’_２は、次の形式の伝達関数を有する。

ここで、

そして、直列共振装置６’_ｓ２において、

さらに、直列共振装置６’_ｐ２において、

【００３６】
複数の基本素子、すなわち共振装置を組み合わせることで高次フィルタ１１が得られる。従って、本発明による高次フィルタ１１の製造は、上記共振装置の第１ないし第４変形６’_ｓ１、６’_ｓ２、６’_ｐ１、６’_ｐ２を１つ以上カスケードさせる過程を含む。この高次フィルタを得るために使用されるカスケードは、伝達関数の乗算を可能にする増幅器、または図８に示すような梯子構造に直接組立てたり、図１２に示すようなバランスブリッジ構造として組立てることによって実現することができる。
【００３７】
図８において、フィルタ素子を構成するのは共振装置６’_ｓ１、６’_ｐ１のみであるが、次の組合せを、一般的な応用において、位相進み素子６’_ｓ２、６’_ｐ２にも難なく適用することが可能であることは明かである。また、両種類に適用することも可能である。図８に示すフィルタ１１は、交互に配置された共振装置６’_ｓ１、６’_ｐ１からなる梯子構造のカスケードである。各対の共振装置６’_ｓ１、６’_ｐ１が段を形成する。フィルタ１１は、Ｎ段によって構成される。
【００３８】
実用上、品質因子の値が高いインダクタを含ませることは難しい。そのため、過電圧の高い共振器の（インダクタおよびキャパシタによる）製造は不可能である。共振器の過電圧は、特に変換時間が長い場合、過電圧が大きいほど臨界領域における位相が小さくなるので、ΣΔ変調器のループ安定性を得るための基本条件である。それが、非常に高い過電圧を有するモノリシックまたは一体型の共振器技術を使用する理由である。これらの技術に属する装置として、バルク波共振器（ＢＡＷ）やそのＴＦＲ（薄膜共振器）またはＦＢＡＲ（基本バルク波共振器）またはＨＢＡＲ（高次バルク波共振器）形態、表面波共振器（ＳＡＷ）、誘電体共振器、ＭＥＭＳ（マイクロエレクトロメカニカルシステム）共振器等があるが、これらに限定されるものではない。しかし、多くの場合、このような共振器は、単純な直列または並列ＬＣ回路６１〜６２ではなく、図９に示すように、ＬＣ素子６１〜６２を有する直列構造の共振枝と並列の静電キャパシタ６４からなる等価図を有するものである。従って、共振と反共振を両方有するものである。
【００３９】
よって、共振装置６”_ｓおよび６”_ｐは、フィルタリングの場合は直列型、位相進みの場合は並列型の特性を有する直列ＬＣ共振器６１〜６２を得るために図１０（ａ）に示すように変更され、フィルタリングの場合は並列型、位相進みの場合は直列型の特性を有する並列ＬＣ共振器６１〜６２を得るために図１０（ｂ）に示すように変更される。これらの共振装置６”_ｓ、６”_ｐは、１次フィルタまたは上述したような高次フィルタであるフィルタ１１において使用され、増幅器を介してカスケードされるか、図１１に示すように梯子状に直接接続される。この図１１において、装置全体の性能を最適化するためにすべての共振装置６”_ｓ、６”_ｐを異なるものにすることができる。さらに、この図において、位相遅れフィルタと位相進みフィルタとの間に構造上の差異はもはや存在せず、その差は共振器の抵抗値とインピーダンス値との比、該当する周波数帯域およびフィルタにおける抵抗−共振器対の配置によって決まるものである。
【００４０】
従って、図１１を、共振装置６”_ｓ、６”_ｐの静電キャパシタンス６４またはその直列キャパシタンス６２の値がゼロである一般図として捉えることもできる。これが、すべての共振装置６”_ｓ、６”_ｐに対して行われる場合、図８を参照して説明するように、使用される構造はインダクタおよびキャパシタ構造としてもっとも一般的なものである。
【００４１】
勿論、図１１の一般構造は、差動モードの操作のために、自明の方法で対称化し、図１１の共振装置６”_ｐの倍のインピーダンスを有する共振装置６”_ｐを有する図１２の構造にすることも可能である。さらに、図１２において、電源装置５_ｓのインピーダンス５１とフィルタのインピーダンス７も、それぞれ、図１１におけるインピーダンスの倍である。
【００４２】
この種のフィルタ構造によって得られる通常の周波数応答を、位相におけるものを図１３（ａ）に、振幅におけるものを図１３（ｂ）に示す。これは、ｆ_ｓを標本化周波数とした時に、中央周波数ｆ_０＝３ｆ_ｓ／８を有するΣΔ変調器の開ループ応答を近似する線形応答である。このようなΣΔ変調器の構造例を図１４に示す。この図面において、このΣΔ変調器、アナログ−ディジタル変換機２およびディジタル−アナログ変換機３によって形成される対は、累積的な総合処理時間が４．８２個の標本化周期である。この応答は、アナログ−ディジタル変換機２によるスペクトルのエイリアシングやディジタル−アナログ変換機３によるシンク（Ｓｉｎｃ）フィルタリングを考慮したものである。
【００４３】
図１４に提案される実施例において、ループフィルタ１１は２つのフィルタ１１（２）および１１（３）からなる。各フィルタ１１は、３つの部分に分けることができる。ループフィルタ１１は、さらに、第１の増幅器１２（１）、第１のフィルタ１１（２）、第２の増幅器１２（２）、第２のフィルタ１１（３）および第３の増幅器１２（３）を、順番に配置した直列回路を挟んだ両側に２つの共振セル６_ｐ（１）および６_ｐ（４）を具備する。
【００４４】
各フィルタ１１（２）および１１（３）の３つの部分は、いずれも、図１１に示すような直列装置６”_ｓおよび並列装置６”_ｐからなる２つの共振装置を有する。共振セル６_ｐ（１）および６_ｐ（４）は、アナログ−ディジタル変換機２によって設けられるスペクトルのエイリアシングによる応答への影響を最小化するように設計されるため、低過電圧セルである。従って、閉ループの場合の変調器の動作は、位相において±２０度、振幅において±３ｄＢの限界を以って安定である。
【００４５】
次の表は、フィルタ１１（２）および１１（３）の各部分の要素の代表的な値を示すものである。

【００４６】
差動モードによる操作の特例の場合に、他の構造を提案することができる。その構造とは、バランスブリッジ構造であり、その原理を図１５に示す。バランスブリッジは、共振装置６”_ｓ（ａ）および６”_ｓ（ｂ）の静電キャパシタ６４と、同値のさらなるキャパシタ６２_１および６２_３を有する。共振装置６”_ｓ（ａ）および６”_ｓ（ｂ）における２つの抵抗６３（ａ）および６３（ｂ）と２つの共振アーム６１〜６２（ａ）および６１〜６２（ｂ）の存在によって、ブリッジがアンバランスになる。その結果、帯域内で応答を得ることができ、さらに、近範囲の拒絶による準プラトーで応答を制限することで、位相変動を抑えることができる。
【００４７】
通過帯域、すなわち共振装置６”_ｓ（ａ）および６”_ｓ（ｂ）の共振周辺において、追加された静電キャパシタ６２_１および６２_３のインピーダンスを、２つのインダクタ６１_１および６１_３によって補償することができる。この操作態様が、ＬＣω_ｒ ^２＝１における最適の操作である。
【００４８】
これらのブリッジ構造は、通常は異なる中央周波数でカスケード接続することによって、高次フィルタリングを実現することができる。
【００４９】
図１６（ａ）および１６（ｂ）は、中央周波数ｆ_０＝３ｆ_ｓ／４の、累積的総合処理時間が７．５標本化周期であるアナログ−ディジタル変換機２とディジタル−アナログ変換機３からなる対を有するΣΔ変調器の、開ループにおける、位相および振幅の周波数応答の例をそれぞれ示すものである。ΣΔ変調器は、さらに、図１５に示すブリッジ型構造を４つ有するカスケードによって得られるフィルタ１１を含むものである。共振器の周波数およびインピーダンス値は、次の条件を満たすものである：ω_ａ ^２／ω_ｒ ^２−１＝１／１５０、ＲＣω_ｒ＝０．９４３および（ω_ｒ−ω_０）／ω_０＝±２．５３×１０^−３および±２．９４×１０^−３。
【００５０】
図１６（ａ）および１６（ｂ）に示す応答を読取ると、閉ループ変調器の操作が安定しており、次の限界を有することが示されている：位相において±２０度、振幅において±３ｄＢ。
【００５１】
ΣΔ変調器の変換機は、標本化周期より長い遅延を設けるように選択することができる。ΣΔ変調器のある実施形態によると、ΣΔ変調器の１つの要素または特定の要素またはすべての要素が、半導体内に集積される。
【００５２】
抵抗６３は、圧電基板上またはセラミックパック内またはその上に取り付けることができる。キャパシタ６２は、セラミックパック内またはその上に取り付けることができる。１つまたは複数の共振器６１〜６２は、セラミック共振器または表面波共振器（ＳＡＷ）またはバルク波共振器（ＢＡＷ）、またはその変形であるＦＢＡＲ（基本バルク波共振器）またはＨＢＡＲ（高次バルク波共振器）またはＴＦＲ（薄膜共振器）、または誘電体共振器、または超伝導体材料からなる共振器、またはＧｍＣ型共振器（キャパシタ＋トランスコンダクタンス増幅器）であってもよい。さらに、音響共振器（ＳＡＷ、ＢＡＷ、ＴＦＲ、ＦＢＡＲ、ＨＢＡＲ）の圧電基板は、シリコン上に集積されたものであってもよい。
【００５３】
フィルタ要素（抵抗、キャパシタおよびインダクタ）を圧電基板上に製造することによって、要素間の相互接続の手間がなくなり、フィルタの製造を容易化する。フィルタの要素（抵抗、キャパシタおよびインダクタ）を圧電基板上またはセラミックパック内に形成する利点の１つは、フィルタの伝達関数を制御し易くなることである。さらに、圧電基板上に形成されたフィルタは、ΣΔ変調器の１つまたは複数の要素を含んだ半導体上に搭載されたものだってもよい。
【００５４】
ここであげる応用例は、ΣΔ変調器によって示したが、あらゆる種類のフィードバックループに適用することも可能である。本発明により、ループが不安定になることなく、フィードバックループの潜時値を１より大きくすることができる。
【図面の簡単な説明】
【図１】図１（ａ）および１（ｂ）は、それぞれ、あらゆる種類の信号と、アナログ信号を処理するための連続時間帯域通過ΣΔ変調器を示す一般図である。
【図２】図２（ａ）および２（ｂ）は、従来技術による１次連続時間帯域通過積分フィルタを示すものである。
【図３】図３（ａ）および３（ｂ）は、それぞれ、図２のフィルタの位相と振幅における周波数応答を示すものである。
【図４】図４（ａ）および４（ｂ）は、本発明による１次連続時間帯域通過積分フィルタの第１変形と第２変形を示すものである。
【図５】図５（ａ）および５（ｂ）は、それぞれ、図４のフィルタの位相と振幅における周波数応答を、共振器Ｑ_ｄの過電圧の関数として示すものである。
【図６】図６（ａ）および６（ｂ）は、本発明による１次連続時間帯域通過積分フィルタの第３変形と第４変形を示すものである。
【図７】図７（ａ）および７（ｂ）は、それぞれ、図６のフィルタの位相と振幅における周波数応答を、共振器Ｑ_ｄの過電圧の関数として示すものである。
【図８】図８は、本発明による高次連続時間帯域通過積分フィルタの第５変形を示すものである。
【図９】図９は、従来技術による共振器の等価回路を示すものである。
【図１０】図１０（ａ）および１０（ｂ）は、本発明による等価共振装置の２つの実施形態を示すものである。
【図１１】図１１は、図１０の等価共振装置を使用した梯子構造を有する差動モードの高次連続時間帯域通過積分フィルタの第６の変形を示すものである。
【図１２】図１２は、図１０の等価共振装置を使用した梯子構造を有する差動モードの高次連続時間帯域通過積分フィルタの第７の変形を示すものである。
【図１３】図１３（ａ）および１３（ｂ）は、それぞれ、図１２のフィルタの位相と振幅における周波数応答を示すものである。
【図１４】図１４は、図１１の高次連続時間帯域通過積分フィルタを使用した連続時間帯域通過積分ΣΔ変調器を示すものである。
【図１５】図１５は、図１０の等価共振装置を使用したブリッジ構造を有する差動モードの高次連続時間帯域通過積分フィルタの第８の変形を示すものである。
【図１６】図１６（ａ）および１６（ｂ）は、それぞれ、図１５のフィルタの位相と振幅における周波数応答を示すものである。

Claims (16)

1. 入力側に供給された信号の帯域通過積分処理を行うフィルタであって、該処理が実時間で行われ、該フィルタが最小位相変動を有する要素を少なくとも１つ有するフィルタ。
2. 最小位相変動を有する共振装置を少なくとも１つ有する、上記請求項に記載のフィルタ。
3. 前記最小位相変動を有する共振装置が、共振器と、１つまたは複数の周波数帯域においてその作用が共振器より優勢になる抵抗とを有する、上記請求項に記載のフィルタ。
4. 共振周波数に対して対称であり、共振周波数を含まない周波数帯域において抵抗の作用が優勢である場合、前記最小位相変動を有する共振装置が位相遅れ装置である上記請求項に記載のフィルタ。
5. 前記最小位相変動を有し、位相遅れを伴う共振装置が、
   −抵抗に対して並列接続された直列共振器であって、直列接続されたインダクタおよびキャパシタを有する直列共振器、または
   −抵抗に対して直列接続された並列共振器であって、並列接続されたインダクタおよびキャパシタを有する並列共振器を有する、上記請求項に記載のフィルタ。
6. 共振周波数を含む周波数帯域において、抵抗の作用が優勢である場合、前記最小位相変動を有する共振装置が位相進み装置である、上記請求項に記載のフィルタ。
7. 前記最小位相変動を有し、位相進みを伴う共振装置が、
   −抵抗に対して直列接続された直列共振器であって、直列接続されたインダクタおよびキャパシタを有する直列共振器、または
   −抵抗に対して並列接続された並列共振器であって、並列接続されたインダクタおよびキャパシタを有する並列共振器を有する、上記請求項に記載のフィルタ。
8. 前記最小位相変動を有する共振装置が、
   −直列接続されたインダクタとキャパシタを有する直列共振器を含む第１アーム、
   −第１アームの直列共振器に対して並列接続された第２アームであって、キャパシタを含む第２アーム、および
   −第１アームの直列共振器および第２アームのキャパシタに対して並列接続されているか、直列共振器およびキャパシタによって形成される装置に対して直列接続されている抵抗を含む等価図を有する請求項２または３に記載のフィルタ。
9. 高次フィルタである請求項２ないし８のいずれか１項に記載のフィルタ。
10. 最小位相変動を有する共振装置が、カスケードまたは梯子構造またはバランスブリッジ構造に配置される上記請求項に記載のフィルタ。
11. フィルタを構成する要素が、圧電基板上またはセラミックパッケージ内に形成される上記請求項のうちいずれか１項に記載のフィルタ。
12. １つまたは複数の共振器が、
    −セラミック共振器、
    −表面波共振器（ＳＡＷ）、
    −バルク波共振器（ＢＡＷ）、
    −基本バルク共振器（ＦＢＡＲ）、
    −高次バルク共振器（ＨＢＡＲ）、
    −薄膜共振器（ＴＦＲ）、
    −誘電体共振器、
    −超伝導体材料からなる共振器、および
    −ＧｍＣ型共振器からなる群より選択された共振器である上記請求項のうちいずれか１項に記載のフィルタ。
13. 請求項１ないし１２のうちいずれか１項に記載のフィルタを有するフィードバックループ。
14. 潜時値が１より大きい上記請求項に記載のフィードバックループ。
15. 請求項１４に記載のフィードバックループからなり、ループの順方向チャネルにアナログ−ディジタル変換機を有し、ループの戻りチャネルにディジタル−アナログ変換機を有する、フィードバックループを形成する帯域通過ΣΔ変調器。
16. ΣΔ変調器を形成する要素のうち１つまたは複数、あるいはΣΔ変調器を形成するすべての要素が、半導体内に集積され、
    フィルタが、半導体上に搭載された圧電基板上またはΣΔ変調器のセラミックパッケージ内に形成される上記請求項に記載の帯域通過ΣΔ変調器。

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