KR100925637B1 - 스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타변조기 - Google Patents

스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타변조기 Download PDF

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Abstract

차동연산증폭기 및 스위치드 캐패시터 회로로 구현된 상기 차동연산증폭기의 서브 피드백 회로를 포함하는 적어도 하나의 적분기 회로를 포함하는 스위치드 캐패시터 공진기가 개시된다. 상기 스위치드 캐패시터 공진기의 메인 입출력단을 서로 연결하는 메인 피드백 회로는 스위치드 캐패시터 회로로 구현될 수 있다. 상기 메인 피드백 회로와 상기 적분기 회로 중 하나에 포함된 서브 피드백 회로는 서로 연결될 수 있으며, 상기 메인 피드백 회로에 포함된 캐패시터가 상기 적분기 회로의 차동연산증폭기의 입출력단 사이에 연결된 적분 캐패시터로 적용될 수 있다. 이를 통해 적분기 회로의 안정화 시정수를 감소시켜 동작 속도를 향상시킬 수 있다.
시그마-델타, 스위치드 캐패시터(switched capacitor), 연산증폭기, 피드백, 공진기, 적분기, 안정화 시정수

Description

스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타 변조기{SWITCHED CAPACITOR RESONATOR AND SIGMA-DELTA MODULATOR USING THE SAME}
본 발명은 스위치드 캐패시터(switched capacitor) 공진기 및 이를 이용한 시그마-델타 변조기에 관한 것으로, 더욱 상세하게는 연산증폭기를 이용한 적분기를 포함하는 스위치드 캐패시터 공진기에서 적분기의 안정화 시정수를 감소시켜 고속동작이 가능하도록 설계된 스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타 변조기에 관한 것이다.
최근 무선통신 기술의 급속한 발달에 따라, 다양한 방식의 새로운 통신 시스템 및 회로에 대한 연구가 진행되고 있으며, 종래 개발된 무선통신 시스템과 새로운 무선통신 시스템을 모두 포함하는 상호 융합된 형태 통신 시스템 구조가 요구되고 있다. 이를 구현하기 위해서는 무선통신 시스템의 디지털화가 필수적이다. 이로 인해 아날로그 디지털 변환기(ADC)의 중요성이 크게 부각되고 있다.
아날로그 디지털 변환기는 아날로그 신호를 디지털 신호로 변환해주는 중요 한 회로로서, 통상 아날로그 디지털 변환기에는 플래시 아날로그 디지털 변환기(Flash ADC), 파이프라인 아날로그 디지털 변환기(Pipeline ADC), SAR(Successive Approximation) 아날로그 디지털 변환기, 시그마 델타(Sigma-Delta) 아날로그 디지털 변환기 등이 알려져 있다. 특히, 이들 중 시그마 델타 아날로그 디지털 변환기는 과표본(Over-sampling) 방식을 이용한 우수한 잡음처리(Noise Shaping) 특성으로 고성능의 아날로그 디지털 변환기 구현에 유리하다.
시그마 델타 아날로그 디지털 변환기는 연산증폭기(Operational Amplifier)를 기반으로 하는 회로구조를 가지므로 고속의 응용분야에는 적용이 어려워서, 종래에는 오디오 영역에만 한정적으로 사용되었다. 그러나, 고속 시그마 델타 변조기에 대한 지속적인 연구를 통해 최근에는 무선 통신영역에도 널리 사용되고 있다. 시그마 델타 디지털 아날로그 변환기는 크게 시그마 델타 변조기(Sigma-Delta Modulator)와 디지털 필터(양자화기)를 포함하는 구조를 가진다. 특히, 시그마 델타 변조기는 높은 잡음처리 특성이 필요한 위상 고정 루프(PLL: Phase Lock Loop) 회로 또는 전력 증폭기(PA: Power Amplifier) 분야에도 적용되고 있다.
일반적으로 시그마 델타 변조기는 저역통과(Lowpass) 방식과 대역통과(Bandpass) 방식으로 분류될 수 있으며, 각 방식은 이산시간(Discrete-Time) 구조와 연속시간(Continuous-Time) 구조로 구분될 수 있다. 각 방식은 서로의 장단점(Tradeoff)이 있으며, 각 응용분야에 따라 선택되어 적용된다. 또한 이산시간 대역통과 시그마 델타 변조기(Discrete-Time Bandpass Sigma-Delta Modulator)는 별도의 외부 공진기를 사용하거나 회로 내부의 스위치드 캐패시터 공진기(Switched- Capacitor Resonator)를 기반으로 구성될 수 있다. 또한, 스위치드 캐패시터 공진기는 연산 증폭기기와 이 연산 증폭기에 스위치를 통해 연결되는 샘플링 캐패시터, 적분 캐패시터를 포함하는 복수의 적분기로 이루어질 수 있다.
이러한 시그마 델타 변조기 중, 스위치드 캐패시터 공진기를 적용한 시그마 델타 변조기는 통상 느린 안정화 시간(settling time)에 의해 고속 동작이 요구되는 응용분야에 제약을 받아왔다. 이로 인해, 스위치드 캐패시터 공진기를 적용한 시그마 델타 변조기가 고속 동작이 요구되는 시스템에 적용되기 위해서는 연산증폭기의 특성에 기반하는 적분기의 안정화 시정수를 감소시키는 것이 필수적이다. 따라서, 당 기술분야에서는 스위치드 캐패시터 공진기를 적용한 시그마 델타 변조기의 고속 동작을 확보하기 위해 안정화 시간을 감소시킬 수 있는 스위치드 캐패시터 공진기의 개발이 절실히 요구되고 있다.
본 발명은, 연산증폭기를 이용한 적분기를 포함하는 스위치드 캐패시터 공진기에서 적분기의 안정화 시정수를 감소시킴으로써 고속동작이 가능한 회로구조를 갖는 스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타 변조기를 제공하는 것을 기술적 과제로 한다.
상기 기술적 과제를 해결하기 위한 수단으로서 본 발명은,
아날로그 차동신호가 입력되는 메인 입력단 및 아날로그 차동신호가 출력되는 메인 출력단;
상기 입력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 캐패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제1 신호입력회로;
상기 제1 신호입력회로에 연결된 입력단을 갖는 제1 차동연산증폭기와, 상기 제1 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제1 서브 피드백 회로를 포함하는 제1 적분기 회로;
상기 제1 차동연산증폭기의 출력단에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 제2 신호입력회로;
상기 제2 신호입력회로에 연결된 입력단 및 상기 메인 출력단에 연결된 출력 단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제2 서브 피드백 회로를 포함하는 제2 적분기 회로; 및
상기 제1 신호입력회로와 메인출력단 사이에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 메인 피드백 회로를 포함하며,
상기 메인 피드백 회로와 상기 제2 서브 피드백 회로의 스위치드 캐패시터 회로 구조가 서로 연결되어, 스위치의 단락/개방을 통해 상기 메인 피드백 회로에 포함된 캐패시터가 상기 제2 차동연산폭기의 입출력단 사이에 연결된 적분 캐패시터로 적용되는 것을 특징으로 하는 스위치드 캐패시터 공진기를 제공한다.
본 발명의 바람직한 실시형태에서, 상기 메인 입력단은 상기 아날로그 차동신호를 구성하는 두 신호가 각각 입력되는 제1 메인 입력단 및 제2 메인 입력단을 포함할 수 있다.
이 실시형태에서, 상기 제1 신호입력회로는, 상기 제1 메인 입력단에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 캐패시터와, 상기 제1 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 캐패시터와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 캐패시터의 연결노드와 접지 사이에 연결된 제4 스위치를 포함하는 제1 스위치드 캐패시터 회 로; 및 상기 제2 메인 입력단에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 캐패시터와, 상기 제2 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 캐패시터와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 캐패시터의 연결노드와 접지 사이에 연결된 제8 스위치를 포함하는 제2 스위치드 캐패시터 회로를 포함할 수 있다. 이 실시형태에서, 상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방될 수 있다.
상기 실시형태에서, 상기 제1 서브 피드백 회로는, 상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제9 스위치와, 상기 제9 스위치의 타단에 일단이 연결된 제3 캐패시터와, 상기 제3 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 비반전출력단에 타단이 연결된 제10 스위치와, 상기 제9 스위치와 상기 제3 캐패시터의 연결노드와 접지사이에 연결된 제11 스위치와, 상기 제3 캐패시터와 상기 제10 스위치의 연결노드와 접지 사이에 연결된 제12 스위치와, 상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제4 캐패시터와 상기 제4 캐패시터의 타단과 상기 제1 차동연산증폭기의 비반전출력단 사이에 연결된 제13 스위치와, 상기 제4 캐패시터와 상기 제13 스위치의 연결노드와 접지 사이에 연결된 제14 스위치를 포함하는 제3 스위치드 캐패시터 회로; 및 상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제15 스위치와, 상기 제15 스위치의 타단에 일단이 연결된 제5 캐패시터와, 상기 제5 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 반전출력단에 타단이 연결된 제16 스위치와, 상기 제15 스위치와 상기 제5 캐패시터의 연결노드와 접지사이에 연결된 제17 스위치와, 상기 제5 캐패시터와 상기 제16 스위치의 연결노드와 접지 사이에 연결된 제18 스위치와, 상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제6 캐패시터와 상기 제6 캐패시터의 타단과 상기 제1 차동연산증폭기의 반전출력단 사이에 연결된 제19 스위치와, 상기 제6 캐패시터와 상기 제19 스위치의 연결노드와 접지 사이에 연결된 제20 스위치를 포함하는 제4 스위치드 캐패시터 회로를 포함할 수 있다. 이 때, 상기 제9, 10, 14, 15, 16 및 20 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제11, 12, 13, 17, 18 및 19 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방될 수 있다.
또한, 상기 실시형태에서, 상기 제2 신호입력회로는, 상기 제1 차동연산증폭기의 비반전출력단에 일단이 연결된 제21 스위치와, 상기 제21 스위치의 타단에 일단이 연결된 제7 캐패시터와, 상기 제7 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 반전입력단에 타단이 연결된 제22 스위치와, 상기 제7 캐패시터와 상기 제22 스위치의 연결노드와 접지 사이에 연결된 제23 스위치와, 상기 제21 스위치와 상기 제7 캐패시터의 연결노드와 접지 사이에 연결된 제24 스위치를 포함하는 제5 스위치드 캐패시터 회로; 및 상기 제1 차동연산증폭기의 반전출력단에 일단이 연결된 제25 스위치와, 상기 제25 스위치의 타단에 일단이 연결된 제8 캐패시터와, 상기 제8 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 비반전입력단에 타단이 연결된 제26 스위치와, 상기 제8 캐패시터와 상기 제26 스위치의 연결노드와 접지 사이에 연결된 제27 스위치와, 상기 제25 스위치와 상기 제8 캐패시터의 연결노드와 접지 사이에 연결된 제28 스위치를 포함하는 제6 스위치드 캐패시터 회로를 포함할 수 있다. 이 때, 상기 제21, 23, 25 및 27 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제22, 24, 26 및 28 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방될 수 있다.
또한, 상기 제2 서브 피드백 회로는, 상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제29 스위치와, 상기 제29 스위치의 타단에 일단이 연결된 제9 캐패시터와, 상기 제9 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭기의 비반전출력단에 타단이 연결된 제30 스위치와, 상기 제9 캐패시터와 상기 제30 스위치의 연결노드와 접지 사이에 연결된 제31 스위치와, 상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제10 캐패시터와 상기 제10 캐패시터의 타단과 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제32 스위치와, 상기 제10 캐패시터와 상기 제32 스위치의 연결노드와 접지 사이에 연결된 제33 스위치를 포함하는 제7 스위치드 캐패시터 회로; 및 상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제34 스위치와, 상기 제34 스위치의 타단에 일단이 연결된 제11 캐패시터와, 상기 제11 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭 기의 반전출력단에 타단이 연결된 제35 스위치와, 상기 제35 스위치와 상기 제11 캐패시터의 연결노드와 접지사이에 연결된 제36 스위치와, 상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제12 캐패시터와 상기 제12 캐패시터의 타단과 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제37 스위치와, 상기 제12 캐패시터와 상기 제37 스위치의 연결노드와 접지 사이에 연결된 제38 스위치를 포함하는 제8 스위치드 캐패시터 회로를 포함할 수 있다. 이 때, 상기 제29, 30, 33, 34, 35 및 38 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제31, 32, 36 및 37 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방될 수 있다.
또한, 상기 실시형태에서, 상기 메인 피드백 회로는, 상기 제1 캐패시터와 상기 제2 스위치의 연결노드에 일단이 연결된 제39 스위치와, 상기 제39 스위치의 타단에 일단이 연결된 제13 캐패시터와, 상기 제13 캐패시터의 타단과 접지 사이에 연결된 제40 스위치와, 상기 제13 캐패시터와 상기 제40 스위치의 연결노드와 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제41 스위치를 포함하며, 상기 제39 스위치와 상기 제13 캐패시터의 연결노드와 상기 제11 캐패시터와 상기 제34 스위치의 연결노드가 서로 연결된 제9 스위치드 캐패시터 회로; 및 상기 제2 캐패시터와 상기 제6 스위치의 연결노드에 일단이 연결된 제42 스위치와, 상기 제42 스위치의 타단에 일단이 연결된 제14 캐패시터와, 상기 제14 캐패시터의 타단과 접지 사이에 연결된 제43 스위치와, 상기 제14 캐패시터와 상기 제43 스위치의 연결노드와 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제44 스위치를 포함하 며, 상기 제42 스위치와 상기 제14 캐패시터의 연결노드와 상기 제9 캐패시터와 상기 제29 스위치의 연결노드가 서로 연결된 제10 스위치드 캐패시터 회로를 포함할 수 있다. 이 때, 상기 제41 및 44 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제39, 40, 42 및 43 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방될 수 있다.
상기와 같은 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기에서, 상기 제1 내지 9, 11, 13 및 14 캐패시터는 동일한 캐패시턴스를 가지며, 상기 제10 및 12 캐패시터는 상기 제1 캐패시터의 2 배의 캐패시턴스를 갖는 것이 바람직하다.
본 발명의 기술적 과제를 해결하기 위한 다른 수단으로서 본 발명은, 전술한 스위치드 공진기를 적어도 하나 포함하는 시그마-델타 변조기를 제공한다.
본 발명에 따르면, 스위치드 캐패시터 공진기의 메인 피드백 회로와 상기 스위치드 캐패시터 공진기 내의 적분기에 포함된 서브 피드백 회로의 연결을 통해 상기 메인 피드백 회로에 포함된 캐패시터를 상기 적분기의 연산증폭기의 적분 캐패시터로 적용되게 함으로써 적분기의 안정화 시정수를 감소시켜, 상기 스위치드 캐패시터 공진기 및 상기 스위치드 캐패시터 공진기를 포함하는 시그마-델타 변조기 의 동작 속도를 향상시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
먼저, 도 1을 참조하여 본 발명이 적용될 수 있는 통상적인 시그마-델타 변조기의 예를 설명한다. 도 1은 통상적인 시그마-델타 변조기의 구조를 도시한 블록 구성도이다. 도 1에 도시된 바와 같이, 시그마-델타 변조기는, 공진기(11), 양자화기(12), 디지털-아날로그 변환기(13) 및 가산가(14)를 포함하는 구조를 가지며, 상기 공진기(11)는 연산증폭기와 스위치드 캐패시터 회로로 구현되는 적어도 하나의 적분기(111, 112)를 포함하는 구조를 가질 수 있다.
상기와 같은 시그마-델타 변조기 구조에서, 공진기(11)는 양자화 잡음 쉐이핑(quantization noise shaping)을 제공하는 핵심 요소이다. 상기 공진기(11)는 그 공진 주파수 근처의 주파수 대에서 대역통과 필터로서 작용한다. 상기 공진기(11) 는 고주파수에서 작동하고 높은 Q 값을 가질 필요가 있다. 상기 공진기(11)의 출력은 양자화기(12)로 입력되고, 양자화기(12)는 입력된 공진기(11)의 출력 크기에 따라, "0(LOW), 1(HIGH)"로 이루어진 1 비트 양자화 출력을 제공할 수 있다. 이 양자화기(12)의 출력은 디지털-아날로그 변환기(13)로 피드백되고, 디지털-아날로그 변환기(13)의 출력은 가산기(14)의 입력으로 제공된다. 상기 가산기(14)는 입력 신호에 상기 디지털-아날로그 변환기(13)의 출력을 감산한 결과를 공진기(11)의 입력으로 제공한다.
상기 공진기(11), 특히 스위치드 캐패시터 공진기는 연산증폭기 및 스위치드 캐패시터 회로를 포함하는 적어도 하나의 적분기로 구성될 수 있다. 도 2는 스위치드 캐패시터 공진기에 적용되는 연산증폭기를 포함하는 적분기의 안정화 시정수를 설명하기 위한 도면이다 도 2에 도시된 연산증폭기(OP)는 차동입력-차동출력을 갖는 차동연산증폭기이며, 도 2에 도시하지 않았지만 비반전 입력단과 반전 출력단 사이에도 도 2에 도시된 것과 동일한 캐패시터 연결구조가 적용될 수 있으며, 이 경우 하기에 설명하는 것과 동일한 동작을 하게 된다.
도 2에서 Cs는 적분기의 샘플링 캐패시터가 되고, Ci는 적분기의 적분 캐패시터가 되며, Cp는 출력단의 기생 캐패시터를 나타내는 것이다. 도 2에 도시된 것과 같은 조건에서 안정화 시정수(settling time constant: τ)는 다음의 식 1 내지 식 3에 의해 결정될 수 있다.
[식 1]
Figure 112007088832213-pat00001
[식 2]
Figure 112007088832213-pat00002
[식 3]
Figure 112007088832213-pat00003
(gm: 연산증폭기의 트랜스컨덕턴스)
도 3은 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기의 회로도이다.
도 3을 참조하면, 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기(30)는, 메인 입력단(INN, INP)과 메인 출력단(OUTN, OUTP), 제1 신호입력회로(31), 제1 적분기 회로(32), 제2 신호입력회로(33), 제2 적분기 회로(34) 및 메인 피드백 회로(35, 36)를 포함할 수 있다. 특히, 본 발명의 일실시형태는, 제2 적분기 회로(34)에 포함된 서브 피드백 회로와 상기 메인 피드백 회로(35, 36)가 연결됨으로써 상기 메인 피드백 회로(35, 36)에 포함된 캐패시터가 상기 제2 적분기 회로(34) 내의 제2 차동연산폭기(OP2)의 입출력단 사이에 연결되는 적분 캐패시터 로 적용되도록 설계된다. 이를 통해 제2 차동연산증폭기(OP2)의 적분 캐패시턴스를 변화시킴으로써 제2 적분기에 대한 안정화 시간을 단축하게 된다.
상기 메인 입력단(INN, INP)과 메인 출력단(OUTN, OUTP)은 스위치드 캐패시터 공진기(30) 전체의 신호 입력 및 출력이 이루어지는 단자로서, 각각을 통해 아날로그 차동 신호가 입력되고 공진기(30) 회로에 의해 필터링된 아날로그 차동 신호가 출력될 수 있다. 상기 메인 입력단(INN, INP)과 메인 출력단(OUTN, OUTP)은 차동신호를 구성하는 두 개의 신호가 입출력되도록 각각 두개의 단자로 구성될 수 있으며, 상기 메인 입력단은 제1 메인 입력단(INN)과 제2 메인 입력단(INP)을 포함할 수 있으며, 상기 메인 출력단은 제1 메인 출력단(OUTN)과 제2 메인 출력단(OUTP)을 포함할 수 있다.
상기 제1 신호입력회로(31)는, 상기 입력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 캐패시터를 포함하는 스위치드 캐패시터 회로 구조를 가질 수 있다. 이하의 설명에서 언급되는 스위치들은 제1 스위칭 클럭 및 제2 스위칭 클럭으로 구성되는 2 종의 스위칭 클럭에 의해 동작하며, 상기 제1 스위칭 클럭과 제2 스위칭 클럭은 서로 180°의 위상차를 갖는 클럭이다. 도 3에서 'SW1'로 표시되는 스위치는 상기 제1 스위칭 클럭에 의해 동작하는 스위치이고, 'SW2'로 표시되는 스위치는 상기 제2 스위칭 클럭에 의해 동작하는 스위치이다. 또한, 도 3에서, 도면의 간결한 표현을 위하여 각 스위치에 대 한 도면부호는 생략하였으며, 각 스위치가 포함된 구성요소와 연결된 캐패시터 또는 접지의 관계, 및 사용되는 스위칭 클럭을 참조하면 도면에서 해당 스위치의 위치를 확인할 수 있을 것이다.
더욱 구체적으로, 상기 제1 신호입력회로(31)는, 상기 제1 메인 입력단(INN)과 제1 적분기(32) 내의 제1 차동연산증폭기(OP1)의 반전입력단 사이에 연결된 제1 스위치드 캐패시터 회로와, 상기 제2 메인 입력단(INP)과 제1 적분기(32) 내의 제1 차동연산증폭기(OP1)의 비반전 입력단 사이에 연결된 제2 스위치드 캐패시터 회로를 포함할 수 있다.
상기 제1 스위치드 캐패시터 회로는, 상기 제1 메인 입력단(INN)에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 캐패시터(C1)와, 상기 제1 캐패시터(C1)의 타단에 일단이 연결되고 상기 제1 차동연산증폭기(OP1)의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 캐패시터(C1)와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 캐패시터(C1)의 연결노드와 접지 사이에 연결된 제4 스위치를 포함할 수 있다.
상기 제2 스위치드 캐패시터 회로는, 상기 제2 메인 입력단(INP)에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 캐패시터(C2)와, 상기 제2 캐패시터(C2)의 타단에 일단이 연결되고 상기 제1 차동연산증폭기(OP1)의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 캐패시터(C2)와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치 와 상기 제2 캐패시터(C1)의 연결노드와 접지 사이에 연결된 제8 스위치를 포함할 수 있다.
도 3에 도시된 스위치의 형상과 같이, 상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되는 스위치(SW1)이고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 스위치(SW2)일 수 있다.
상기 제1 적분기 회로(32)는, 상기 제1 신호입력회로(31)에 연결된 입력단을 갖는 제1 차동연산증폭기(OP1)와, 상기 제1 차동연산증폭기(OP1)의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제1 서브 피드백 회로를 포함할 수 있다.
상기 제1 서브 피드백 회로는 상기 제1 차동연산증폭기(OP1)의 반전입력단과 비반전출력단 사이에 연결되는 제3 스위치드 캐패시터 회로와, 상기 제1 차동연산증폭기(OP1)의 비반전입력단과 반전출력단 사이에 연결되는 제4 스위치드 캐패시터 회로를 포함할 수 있다.
상기 제3 스위치드 캐패시터 회로는, 상기 제1 차동연산증폭기(OP1)의 반전입력단에 일단이 연결된 제9 스위치와, 상기 제9 스위치의 타단에 일단이 연결된 제3 캐패시터(C3)와, 상기 제3 캐패시터(C3)의 타단에 일단이 연결되며 상기 제1 차동연산증폭기(OP1)의 비반전출력단에 타단이 연결된 제10 스위치와, 상기 제9 스위치와 상기 제3 캐패시터(C3)의 연결노드와 접지사이에 연결된 제11 스위치와, 상 기 제3 캐패시터(C3)와 상기 제10 스위치의 연결노드와 접지 사이에 연결된 제12 스위치와, 상기 제1 차동연산증폭기(OP1)의 반전입력단에 일단이 연결된 제4 캐패시터(C4)와 상기 제4 캐패시터(C4)의 타단과 상기 제1 차동연산증폭기(OP1)의 비반전출력단 사이에 연결된 제13 스위치와, 상기 제4 캐패시터(C4)와 상기 제13 스위치의 연결노드와 접지 사이에 연결된 제14 스위치를 포함할 수 있다.
상기 제4 스위치드 캐패시터 회로는, 상기 제1 차동연산증폭기(OP1)의 비반전입력단에 일단이 연결된 제15 스위치와, 상기 제15 스위치의 타단에 일단이 연결된 제5 캐패시터(C5)와, 상기 제5 캐패시터(C5)의 타단에 일단이 연결되며 상기 제1 차동연산증폭기(OP1)의 반전출력단에 타단이 연결된 제16 스위치와, 상기 제15 스위치와 상기 제5 캐패시터(C5)의 연결노드와 접지사이에 연결된 제17 스위치와, 상기 제5 캐패시터(C5)와 상기 제16 스위치의 연결노드와 접지 사이에 연결된 제18 스위치와, 상기 제1 차동연산증폭기(OP1)의 비반전입력단에 일단이 연결된 제6 캐패시터(C6)와 상기 제6 캐패시터(C6)의 타단과 상기 제1 차동연산증폭기(OP1)의 반전출력단 사이에 연결된 제19 스위치와, 상기 제6 캐패시터(C6)와 상기 제19 스위치의 연결노드와 접지 사이에 연결된 제20 스위치를 포함할 수 있다.
도 3에 도시된 스위치의 형상과 같이, 상기 제9, 10, 14, 15, 16 및 20 스위치는 제1 스위칭 클럭에 의해 단락/개방되는 스위치(SW1)이고, 상기 제11, 12, 13, 17, 18 및 19 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 스위치(SW2)일 수 있다.
상기 제2 신호입력회로(33)는, 상기 제1 차동연산증폭기(OP1)의 출력단과 상기 제2 적분기(34) 내의 제2 차동연산증폭기(OP2) 사이에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는다. 상기 제2 신호입력회로(33)를 구성하는 스위치드 캐패시터 회로 구조는 전술한 제1 신호입력회로(31)와 실질적으로 동일한 스위치와 캐패시터의 연결구조를 가질 수 있다. 상기 제2 신호입력회로(33)는 상기 제1 차동연산증폭기(OP1)의 비반전출력단과 상기 제2 적분기(34) 내의 제2 차동연산증폭기(OP2)의 반전입력단 사이에 연결된 제5 스위치드 캐패시터 회로와, 상기 제1 차동연산증폭기(OP1)의 반전출력단과 상기 제2 적분기(34) 내의 제2 차동연산증폭기(OP2)의 비반전 입력단 사이에 연결된 제6 스위치드 캐패시터 회로를 포함할 수 있다.
상기 제5 스위치드 캐패시터 회로는, 상기 제1 차동연산증폭기(OP1)의 비반전출력단에 일단이 연결된 제21 스위치와, 상기 제21 스위치의 타단에 일단이 연결된 제7 캐패시터(C7)와, 상기 제7 캐패시터(C7)의 타단에 일단이 연결되고 상기 제2 차동연산증폭기(OP2)의 반전입력단에 타단이 연결된 제22 스위치와, 상기 제7 캐패시터(C7)와 상기 제22 스위치의 연결노드와 접지 사이에 연결된 제23 스위치와, 상기 제21 스위치와 상기 제7 캐패시터(C7)의 연결노드와 접지 사이에 연결된 제24 스위치를 포함할 수 있다.
상기 제6 스위치드 캐패시터 회로는, 상기 제1 차동연산증폭기(OP1)의 반전출력단에 일단이 연결된 제25 스위치와, 상기 제25 스위치의 타단에 일단이 연결된 제8 캐패시터(C8)와, 상기 제8 캐패시터(C8)의 타단에 일단이 연결되고 상기 제2 차동연산증폭기(OP2)의 비반전입력단에 타단이 연결된 제26 스위치와, 상기 제8 캐패시터(C8)와 상기 제26 스위치의 연결노드와 접지 사이에 연결된 제27 스위치와, 상기 제25 스위치와 상기 제8 캐패시터(C8)의 연결노드와 접지 사이에 연결된 제28 스위치를 포함할 수 있다.
도 3에 도시된 스위치의 형상과 같이, 상기 제21, 23, 25 및 27 스위치는 제1 스위칭 클럭에 의해 단락/개방되는 스위치(SW1)이고, 상기 제22, 24, 26 및 28 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 스위치(SW2)일 수 있다.
상기 제2 적분기 회로(34)는, 상기 제2 신호입력회로(33)에 연결된 입력단 및 상기 메인 출력단(OUTN, OUTP)에 연결된 출력단을 갖는 제2 차동연산증폭기(OP2)와, 상기 제2 차동연산증폭기(OP2)의 입출력단 사이에 연결되며 스위치드 캐패시터 회로 구조를 갖는 제2 서브 피드백 회로를 포함할 수 있다. 상기 제2 차동연산증폭기(OP2)는 상기 제1 차동연산증폭기(OP1)과 동일한 차동연산증폭기일 수 있다. 또한, 상기 제2 적분기 회로(34)의 제2 서브 피드백 회로는 전술한 제1 서브 피드백 회로와 유사한 캐패시터 및 스위치의 연결구조를 가질 수 있으며, 후술하는 메인 피드백과 연결될 수 있다.
상기 제2 서브 피드백 회로는 상기 제2 차동연산증폭기(OP2)의 반전입력단과 비반전출력단 사이에 연결되는 제7 스위치드 캐패시터 회로와, 상기 제2 차동연산증폭기(OP2)의 비반전입력단과 반전출력단 사이에 연결되는 제8 스위치드 캐패시터 회로를 포함할 수 있다.
상기 제7 스위치드 캐패시터 회로는, 상기 제2 차동연산증폭기(OP2)의 반전입력단에 일단이 연결된 제29 스위치와, 상기 제29 스위치의 타단에 일단이 연결된 제9 캐패시터(C9)와, 상기 제9 캐패시터(C9)의 타단에 일단이 연결되며 상기 제2 차동연산증폭기(OP2)의 비반전출력단에 타단이 연결된 제30 스위치와, 상기 제9 캐패시터(C9)와 상기 제30 스위치의 연결노드와 접지 사이에 연결된 제31 스위치와, 상기 제2 차동연산증폭기(OP2)의 반전입력단에 일단이 연결된 제10 캐패시터(C10)와 상기 제10 캐패시터(C10)의 타단과 상기 제2 차동연산증폭기(OP2)의 비반전출력단 사이에 연결된 제32 스위치와, 상기 제10 캐패시터(C10)와 상기 제32 스위치의 연결노드와 접지 사이에 연결된 제33 스위치를 포함할 수 있다.
상기 제8 스위치드 캐패시터 회로는, 상기 제2 차동연산증폭기(OP2)의 비반전입력단에 일단이 연결된 제34 스위치와, 상기 제34 스위치의 타단에 일단이 연결된 제11 캐패시터(C11)와, 상기 제11 캐패시터(C11)의 타단에 일단이 연결되며 상기 제2 차동연산증폭기(OP2)의 반전출력단에 타단이 연결된 제35 스위치와, 상기 제35 스위치와 상기 제11 캐패시터(C11)의 연결노드와 접지사이에 연결된 제36 스위치와, 상기 제2 차동연산증폭기(OP2)의 비반전입력단에 일단이 연결된 제12 캐패시터(C12)와 상기 제12 캐패시터(C12)의 타단과 상기 제2 차동연산증폭기(OP2)의 반전출력단 사이에 연결된 제37 스위치와, 상기 제12 캐패시터(C12)와 상기 제37 스위치의 연결노드와 접지 사이에 연결된 제38 스위치를 포함할 수 있다.
도 3에 도시된 스위치의 형상과 같이, 상기 제29, 30, 33, 34, 35 및 38 스 위치는 제1 스위칭 클럭에 의해 단락/개방되는 스위치(SW1)이고, 상기 제31, 32, 36 및 37 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 스위치(SW2)일 수 있다.
상기 메인 피드백 회로(35)는, 상기 제1 신호입력회로와 메인출력단 사이에 연결되며, 스위치드 캐패시터 회로 구조를 갖는다. 상기 메인 피드백 회로(35)는, 상기 제1 신호입력회로(31)의 제1 스위치드 캐패시터 회로와 상기 제2 차동연산증폭기(OP2)의 반전출력단 사이에 연결되는 제9 스위치드 캐패시터 회로 및 상기 제1 신호입력회로(31)의 제2 스위치드 캐패시터 회로와 상기 제2 차동연산증폭기(OP2)의 비반전출력단 사이에 연결되는 제10 스위치드 캐패시터 회로를 포함할 수 있다. 또한, 상기 제9 스위치드 캐패시터 회로는 상기 제2 서브 피드백 회로의 제8 스위치드 캐패시터 회로와 연결될 수 있으며, 상기 제10 스위치드 캐패시터 회로는 상기 제2 서브 피드백 회로의 제7 스위치드 캐패시터 회로와 연결될 수 있다.
상기 제9 스위치드 캐패시터 회로는, 상기 제1 캐패시터(C1)와 상기 제2 스위치의 연결노드에 일단이 연결된 제39 스위치와, 상기 제39 스위치의 타단에 일단이 연결된 제13 캐패시터(C13)와, 상기 제13 캐패시터(C13)의 타단과 접지 사이에 연결된 제40 스위치와, 상기 제13 캐패시터(C13)와 상기 제40 스위치의 연결노드와 상기 제2 차동연산증폭기(OP2)의 반전출력단 사이에 연결된 제41 스위치를 포함할 수 있다. 또한, 상기 제9 스위치드 캐패시터 회로 내의 상기 제39 스위치와 상기 제13 캐패시터(C13)의 연결노드와 전술한 제8 스위치드 캐패시터 회로 내의 상기 제11 캐패시터(C11)와 상기 제34 스위치의 연결노드가 서로 연결될 수 있다.
상기 제10 스위치드 캐패시터 회로는, 상기 제2 캐패시터(C2)와 상기 제6 스위치의 연결노드에 일단이 연결된 제42 스위치와, 상기 제42 스위치의 타단에 일단이 연결된 제14 캐패시터(C14)와, 상기 제14 캐패시터(C14)의 타단과 접지 사이에 연결된 제43 스위치와, 상기 제14 캐패시터(C14)와 상기 제43 스위치의 연결노드와 상기 제2 차동연산증폭기(OP2)의 비반전출력단 사이에 연결된 제44 스위치를 포함g할 수 있다. 또한, 상기 제10 스위치드 캐패시터 회로 내의 상기 제42 스위치와 상기 제14 캐패시터(C14)의 연결노드와 상기 제7 스위치드 캐패시터 회로 내의 상기 제9 캐패시터(C9)와 상기 제29 스위치의 연결노드가 서로 연결될 수 있다.
전술한 것과 같은, 스위치드 캐패시터 공진기(30)에서, 상기 제1 내지 9, 11, 13 및 14 캐패시터(C1-C9, C11, C13 및 C14)는 동일한 캐패시턴스를 가지며, 상기 제10 및 12 캐패시터(C10, C12)는 상기 제1 캐패시터(C1)가 갖는 캐패시턴스의 2 배의 캐패시턴스를 갖는 것이 바람직하다.
이하, 스위칭 클럭에 의한 스위치의 동작에 따라 상기 스위치드 캐패시터 공진기의 동작을 설명한다.
도 4는 제1 스위칭 클럭이 하이(HIGH) 상태인 경우, 도 3에 도시된 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기의 회로구조를 도시한 회로도이다. 제2 스위칭 클럭은 상기 제1 스위칭 클럭과 180°의 위상차를 가지므로, 로우(LOW) 상태가 된다. 즉, 도 4는, 도 3에서 'SW1'으로 표시된 스위치들이 단락 상태이고, 'SW2'로 표시된 스위치들이 개방 상태인 경우를 도시한다.
도 4에 도시된 바와 같이, 제1 적분기 회로(32)의 제1 차동연산증폭기(OP1)에 대해 형성된 회로(41)에 따르면, 제4 캐패시터(C4)가 도 2의 샘플링 캐패시터(Cs)에 해당하고, 제3 캐패시터(C3)가 도 2의 적분 캐패시터(Ci)에 해당하며, 제7 캐패시터(C17)가 도 2의 기생 캐패시터와 병렬로 연결된 캐패시터가 된다. 본 발명의 일실시형태에 따라, 상기 제3, 4 및 7 캐패시터(C3, C4, C7)의 캐패시턴스가 모두 동일한 경우, 상기 식 1 내지 식 3에 의해, 제1 스위칭 클록이 하이 상태일 때 회로(41)에 대해서는 하기 식 4와 같이 안정화 시정수(τ1)를 구할 수 있다.
[식 4]
Figure 112007088832213-pat00004
상기 식 4에서 Cu는 제3, 4 및 7 캐패시터(C3, C4, C7)의 캐패시턴스이며, Cp는 제1 차동연산증폭기의 기생 캐패시턴스, gm은 제1 차동연산증폭기의 트랜스 컨덕턴스이다.
도 4에 도시된 바와 같이, 제2 적분기 회로(34)의 제2 차동연산증폭기(OP2)에 대해 형성된 회로(42)에 따르면, 제2 적분기 회로(34)의 서브 피드백 회로와 메인 피드백 회로(35)의 연결을 통해 상기 메인 피드백 회로(35)의 제14 캐패시 터(C14)가 제2 차동연산증폭기(OP2)의 적분 캐패시터로 적용이 된다. 따라서, 제2 차동 연산증폭기(OP2)에 대해서는, 제10 캐패시터(C10)가 샘플링 캐패시터로, 제9 캐패시터(C9)와 제14 캐패시터(C14)의 병렬연결이 적분 캐패시터로 적용될 수 있다. 이와 같은 제2 적분기 회로(34)의 제2 차동연산증폭기(OP2)에 대해 형성된 회로(42)에 대해서 안정화 시정수(τ2)를 구하면 하기 식 5와 같다. 본 발명의 일실시형태에 따라, 상기 제9 캐패시터(C9)와 제14 캐패시터(C14)는 서로 동일한 캐패시턴스(Cu)를 가지며, 상기 제10 캐패시터(C10)는 상기 제9 캐패시터(C9)의 두배의 캐패시턴스(2Cu)를 가질 수 있다.
[식 5]
Figure 112007088832213-pat00005
상기 식 5에서 gm은 제2 차동연산증폭기(OP2)의 트랜스 컨덕턴스이며, 상기 제1 차동연산증폭기(OP1)와 제2 차동연산증폭기(OP2)는 서로 동일한 것이므로 식 4의 gm과 같은 값이다.
도 5는, 제2 스위칭 클럭이 하이(HIGH) 상태인 경우, 도 3에 도시된 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기의 회로구조를 도시한 회로도이다. 상기 도 4의 설명에서와 같이, 제1 스위칭 클럭은 상기 제2 스위칭 클럭과 180°의 위상차를 가지므로, 로우(LOW) 상태가 된다. 즉, 도 5는, 도 3에서 'SW1'으로 표시 된 스위치들이 개방 상태이고, 'SW2'로 표시된 스위치들이 단락 상태인 경우를 도시한다.
상기 식 4에서 안정화 시정수를 구하는 방식과 마찬가지로, 제2 스위칭 클록이 하이 상태일 때 제1 차동연산증폭기(OP1)에 대해 형성되는 회로(51)에 대해서는 하기 식 6와 같이 안정화 시정수(τ3)를 구할 수 있다. 본 발명의 일실시형태에 따라, 제1 캐패시터(C1), 제4 캐패시터(C4) 및 제13 캐패시터(C13)은 모두 동일한 캐패시턴스(Cu)를 갖는다.
[식 6]
Figure 112007088832213-pat00006
또한, 제2 스위칭 클록이 하이 상태일 때 제2 차동연산증폭기(OP2)에 대해 형성되는 회로(52)에 대해서는 하기 식 7와 같이 안정화 시정수(τ4)를 구할 수 있다. 본 발명의 일실시형태에 따라, 제7 캐패시터(C7)는 Cu의 캐패시턴스를 가지며, 제10 캐패시터(C10)는 그 두 배인 2Cu의 캐패시턴스를 갖는다.
[식 7]
Figure 112007088832213-pat00007
상기와 같이 스위칭 클럭에 의한 스위치 상태에 따라 구한 안정화 시정수를 종래의 스위치드 캐패시터 공진기가 갖는 안정화 시정수와 비교하면 안정화 시정수의 감소를 확인할 수 있다.
도 6은 종래의 스위치드 캐패시터 공진기의 회로도이다. 즉, 도 6에 도시된 종래의 스위치드 캐패시터 공진기는 도 3에 도시된 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기와 동일한 개수의 캐패시터와 스위치를 사용한 것이다. 또한, 도 3 및 도 6에서 동일한 참조부호를 갖는 요소들은 서로 완전하게 동일한 것으로 간주될 수 있다. 도 6에 도시된 것과 같이, 종래의 스위치드 캐패시터 공진기(60)는 메인 피드백 회로와 서브 피드백 회로의 연결 구조가 존재하지 않는다.
도 6에 도시된 것과 같은 종래의 스위치드 캐패시터 공진기에 의해, 제1 스위칭 클럭이 하이(HIGH) 상태인 경우 구현되는 회로가 도 7에 도시된다. 도 7에 도시된 것과 같이, 종래의 스위치드 캐패시터 공진기는 메인 피드백 회로와 서브 피드백 회로의 연결이 존재하지 않으므로, 제2 차동연산증폭기(OP2)에 대한 회로(72)에서 제9 캐패시터(C9)만 적분 캐패시터로 적용된다. 제1 차동연산증폭기(OP1)에 대한 회로(71)는 도 4의 '41'로 지시된 회로와 동일하다. 따라서, 제1 스위칭 클록이 하이 상태일 때 종래의 스위치드 캐패시터 공진기의 제2 차동연산증폭기(OP2)에 대한 회로(72)에 대해서는 하기 식 8와 같이 안정화 시정수(τ5)를 구할 수 있다.
[식 8]
Figure 112007088832213-pat00008
제2 차동연산증폭기(OP2)에 대해 동일한 스위칭 조건인, 상기 식 5와 식 8을 비교하면, 도 8에 비해 도 5의 분자값이 감소하였음을 확인할 수 있다. 즉, 본 발명에 따르면, 종래의 스위치드 캐패시터 공진기에 비해 안정화 시정수를 감소시킬 수 있으며, 이를 통해 스위치드 캐패시터 공진기의 동작 속도를 향상시킬 수 있게 된다.
한편, 도 8은 도 2에 도시된 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기를 적용한 시그마-델타 변조기의 일례를 도시한 회로도이다. 즉, 도 8은, 상술한 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기를 이용하여 도 1에 도시된 것과 같은 시그마-델타 변조기를 구성한 예를 도시한다.
도 8에 도시된 시그마-델타 변조기는 상술한 본 발명의 일실시형태에 따른 공진기(81, 82)와, 비교기(83) 및 디지털-아날로그 변환회로(84a-84d)를 포함한다. 도 8에 도시된 시그마-델타 변조기는 상술한 두 개의 적분기를 갖는 스위치드 캐패시터 공진기 2 개(81, 82)를 서로 직렬 연결한 4 차 이산시간 대역통과 시그마-델타 변조기이다. 상기 연결된 공진 중 출력 측 공진기(82)의 출력에는 양자화기로 사용되는 비교기(83)가 연결될 수 있다. 상기 비교기(83)는 입력되는 아날로그 신호를 하이(HIGH)와 로우(LOW)로 표시하는 1 비트 아날로그-디지털 변환기의 기능을 수행한다. 또한, 비교기(83)의 디지털 출력은 피드백 되어, 스위칭 클럭에 따라 단락/개방되는 1 비트 디지털-아날로그 변환기의 역할을 수행하는 디지털-아날로그 변환기(84a-84d)에 입력된다. 상기 디지털-아날로그 변환기(84a, 84b)의 출력은 상 기 입력측 공진기(81)의 입력에 감산되고, 상기 디지털-아날로그 변환기(84c, 84d)의 출력은 출력측 공진기(82)의 입력에 감산된다.
이상 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 통상적인 시그마-델타 변조기의 구조를 도시한 블록 구성도.
도 2는 적분기의 안정화 시정수를 설명하기 위한 간단한 적분기 회로를 도시한 회로도.
도 3은 본 발명의 일실시형태에 따른 스위치드 캐패시터 공진기의 회로도.
도 4 및 도 5는 도 2에 도시된 스위치드 캐패시터 공진기의 스위치 단락/개방에 따른 회로 구조의 변동을 도시한 회로도.
도 6은 종래의 스위치드 캐패시터 공진기의 회로도.
도 7은 도 6에 도시된 스위치드 캐패시터 공진기의 스위치 단락/개방에 따른 회로 구조의 변동을 도시한 회로도.
도 8은 도 2에 도시된 스위치드 캐패시터 공진기를 적용한 시그마-델타 변조기의 회로도.
*도면의 주요 부분에 대한 부호의 설명*
31: 제1 신호입력회로 32: 제1 적분기 회로
33: 제2 신호입력회로 34: 제2 적분기 회로
35: 메인 피드백 회로

Claims (8)

  1. 아날로그 차동신호가 입력되는 메인 입력단 및 아날로그 차동신호가 출력되는 메인 출력단;
    상기 메인 입력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 캐패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제1 신호입력회로;
    상기 제1 신호입력회로에 연결된 입력단을 갖는 제1 차동연산증폭기와, 상기 제1 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제1 서브 피드백 회로를 포함하는 제1 적분기 회로;
    상기 제1 차동연산증폭기의 출력단에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 제2 신호입력회로;
    상기 제2 신호입력회로에 연결된 입력단 및 상기 메인 출력단에 연결된 출력단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제2 서브 피드백 회로를 포함하는 제2 적분기 회로; 및
    상기 제1 신호입력회로와 메인출력단 사이에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 메인 피드백 회로를 포함하며,
    상기 메인 피드백 회로와 상기 제2 서브 피드백 회로의 스위치드 캐패시터 회로 구조가 서로 연결되어, 스위치의 단락/개방을 통해 상기 메인 피드백 회로에 포함된 캐패시터가 상기 제2 차동연산폭기의 입출력단 사이에 연결된 적분 캐패시터로 적용되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  2. 제1항에 있어서,
    상기 메인 입력단은,
    상기 아날로그 차동신호를 구성하는 두 신호가 각각 입력되는 제1 메인 입력단 및 제2 메인 입력단을 포함하고,
    상기 제1 신호입력회로는,
    상기 제1 메인 입력단에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 캐패시터와, 상기 제1 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 캐패시터와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 캐패시터의 연결노드와 접지 사이에 연결된 제4 스위치를 포함하는 제1 스위치드 캐패시터 회로; 및
    상기 제2 메인 입력단에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 캐패시터와, 상기 제2 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 캐패시터와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 캐패시터의 연결노드와 접지 사이에 연결된 제8 스위치를 포함하는 제2 스위치드 캐패시터 회로를 포함하며,
    상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  3. 제2항에 있어서, 상기 제1 서브 피드백 회로는,
    상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제9 스위치와, 상기 제9 스위치의 타단에 일단이 연결된 제3 캐패시터와, 상기 제3 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 비반전출력단에 타단이 연결된 제10 스위치와, 상기 제9 스위치와 상기 제3 캐패시터의 연결노드와 접지사이에 연결된 제11 스위치와, 상기 제3 캐패시터와 상기 제10 스위치의 연결노드와 접지 사이에 연결된 제12 스위치와, 상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제4 캐패시터와 상기 제4 캐패시터의 타단과 상기 제1 차동연산증폭기의 비반전출력단 사이에 연결된 제13 스위치와, 상기 제4 캐패시터와 상기 제13 스위치의 연결노드와 접지 사이에 연결된 제14 스위치를 포함하는 제3 스위치드 캐패시터 회로; 및
    상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제15 스위치와, 상기 제15 스위치의 타단에 일단이 연결된 제5 캐패시터와, 상기 제5 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 반전출력단에 타단이 연결된 제16 스위치와, 상기 제15 스위치와 상기 제5 캐패시터의 연결노드와 접지사이에 연결된 제17 스위치와, 상기 제5 캐패시터와 상기 제16 스위치의 연결노드와 접지 사이에 연결된 제18 스위치와, 상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제6 캐패시터와 상기 제6 캐패시터의 타단과 상기 제1 차동연산증폭기의 반전출력단 사이에 연결된 제19 스위치와, 상기 제6 캐패시터와 상기 제19 스위치의 연결노드와 접지 사이에 연결된 제20 스위치를 포함하는 제4 스위치드 캐패시터 회로를 포함하며,
    상기 제9, 10, 14, 15, 16 및 20 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제11, 12, 13, 17, 18 및 19 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  4. 제3항에 있어서, 상기 제2 신호입력회로는,
    상기 제1 차동연산증폭기의 비반전출력단에 일단이 연결된 제21 스위치와, 상기 제21 스위치의 타단에 일단이 연결된 제7 캐패시터와, 상기 제7 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 반전입력단에 타단이 연결된 제22 스위치와, 상기 제7 캐패시터와 상기 제22 스위치의 연결노드와 접지 사이에 연결된 제23 스위치와, 상기 제21 스위치와 상기 제7 캐패시터의 연결노드와 접지 사이에 연결된 제24 스위치를 포함하는 제5 스위치드 캐패시터 회로; 및
    상기 제1 차동연산증폭기의 반전출력단에 일단이 연결된 제25 스위치와, 상기 제25 스위치의 타단에 일단이 연결된 제8 캐패시터와, 상기 제8 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 비반전입력단에 타단이 연결된 제26 스위치와, 상기 제8 캐패시터와 상기 제26 스위치의 연결노드와 접지 사이에 연결된 제27 스위치와, 상기 제25 스위치와 상기 제8 캐패시터의 연결노드와 접지 사이에 연결된 제28 스위치를 포함하는 제6 스위치드 캐패시터 회로를 포함하며,
    상기 제21, 23, 25 및 27 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제22, 24, 26 및 28 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  5. 제4항에 있어서, 상기 제2 서브 피드백 회로는,
    상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제29 스위치와, 상기 제29 스위치의 타단에 일단이 연결된 제9 캐패시터와, 상기 제9 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭기의 비반전출력단에 타단이 연결된 제30 스위치와, 상기 제9 캐패시터와 상기 제30 스위치의 연결노드와 접지 사이에 연결된 제31 스위치와, 상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제10 캐패시터와 상기 제10 캐패시터의 타단과 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제32 스위치와, 상기 제10 캐패시터와 상기 제32 스위치의 연결노드와 접지 사이에 연결된 제33 스위치를 포함하는 제7 스위치드 캐패시터 회로; 및
    상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제34 스위치와, 상기 제34 스위치의 타단에 일단이 연결된 제11 캐패시터와, 상기 제11 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭기의 반전출력단에 타단이 연결된 제35 스위치와, 상기 제35 스위치와 상기 제11 캐패시터의 연결노드와 접지사이에 연결된 제36 스위치와, 상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제12 캐패시터와 상기 제12 캐패시터의 타단과 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제37 스위치와, 상기 제12 캐패시터와 상기 제37 스위치의 연결노드와 접지 사이에 연결된 제38 스위치를 포함하는 제8 스위치드 캐패시터 회로를 포함하며,
    상기 제29, 30, 33, 34, 35 및 38 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제31, 32, 36 및 37 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  6. 제5항에 있어서, 상기 메인 피드백 회로는,
    상기 제1 캐패시터와 상기 제2 스위치의 연결노드에 일단이 연결된 제39 스위치와, 상기 제39 스위치의 타단에 일단이 연결된 제13 캐패시터와, 상기 제13 캐패시터의 타단과 접지 사이에 연결된 제40 스위치와, 상기 제13 캐패시터와 상기 제40 스위치의 연결노드와 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제41 스위치를 포함하며, 상기 제39 스위치와 상기 제13 캐패시터의 연결노드와 상기 제11 캐패시터와 상기 제34 스위치의 연결노드가 서로 연결된 제9 스위치드 캐패시터 회로; 및
    상기 제2 캐패시터와 상기 제6 스위치의 연결노드에 일단이 연결된 제42 스위치와, 상기 제42 스위치의 타단에 일단이 연결된 제14 캐패시터와, 상기 제14 캐패시터의 타단과 접지 사이에 연결된 제43 스위치와, 상기 제14 캐패시터와 상기 제43 스위치의 연결노드와 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제44 스위치를 포함하며, 상기 제42 스위치와 상기 제14 캐패시터의 연결노드와 상기 제9 캐패시터와 상기 제29 스위치의 연결노드가 서로 연결된 제10 스위치드 캐패시터 회로를 포함하며,
    상기 제41 및 44 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제39, 40, 42 및 43 스위치는 상기 제2 스위칭 클럭에 의해 단락/개방되는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  7. 제6항에 있어서,
    상기 제1 내지 9, 11, 13 및 14 캐패시터는 동일한 캐패시턴스를 가지며, 상기 제10 및 12 캐패시터는 상기 제1 캐패시터의 2 배의 캐패시턴스를 갖는 것을 특징으로 하는 스위치드 캐패시터 공진기.
  8. 제1항에 기재된 스위치드 캐패시터 공진기를 적어도 하나 포함하는 시그마-델타 변조기.
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